JPH01226063A - バス優先制御方法および該方法を実施するバス・アービタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 バスを支配しようとする複数のバス・マスタの間におい
てバス支配権の裁定を行うバス優先制御方法に関し、 一部のバス・マスタの使用頻度が高くなっても他のバス
・マスタのバス使用を太き（制限することがないように
することを目的とし、 複数のバス・マスタからのバス支配要求を受けて、設定
されている優先順位に従ってバス支配許可を与え、該バ
ス支配許可を与えた後、該バス支配許可を与えたバス・
マスタを含む所定のバス・マスタの群の優先順位を下げ
るように構成する。

〔産業上の利用分野〕

本発明は、バスを支配しようとする複数のバス・マスタ
の間においてバス支配権の裁定を行うバス優先制御方法
および該方法を実施するバス・ア−ビタに関する。

バスにバス・マスタ、例えば、ＣＰＵやＤＭＡ転送を行
う入出力制御装置等の、自ら該バスを支配して使用しよ
うとする装置を複数、接続してなるシステムにおいては
、これら複数のバス・マスタから該バスに対する支配要
求が同時に出されたときに、これらのバス支配要求の間
の裁定を行って、何れか１つのバス・マスタにバス支配
許可を与えるバス優先制御方法が定められ、該方法を実
施するバス・アービタが設けられる。

従来、このようなバス優先制御方法においては、上記の
ような複数のバス・マスタの間に所定の優先順位を定め
て、複数のバス・マスタから同時にバス支配要求があっ
たときには、この優先順位に従ってバス支配許可を与え
ている。しかしながら、従来のバス優先制御方法におい
ては、優先順位が上位のバス・マスタの使用頻度が高く
なると、優先順位が下位のバス・マスタのバス使用が太
き（制限され、下位のバス・マスタの処理速度が大いに
低下する等の問題があり、このような問題を解決する技
術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

第５図は複数のバス・マスタを接続するシステムの構成
例を示す図である。第５図において、６０はバス、６１
．６２．および６３はそれぞれバス・マスタ、例えば、
該バス６０を使用してＤＭＡ転送を行おうとする入出力
制御装置Ａ、Ｂ。

およびＣである。さらに、６４はＣＰＵであって、６５
は該ＣＰＵ６４が直接制御して動作させるプログラム・
モードのデータ入出力を行う装置である。そして、６６
は該バス・マスタＡ、Ｂ、およびＣ１そしてＣＰＵ６４
の間における該バス６０の支配権に関する調停を行うバ
ス・アービタである。

第６図は、上記の第５図のバス・アービタ６６のように
、バスに複数のバス・マスタを接続するシステムにおい
て該複数のバス・マスタ間で該バスの支配権に関する裁
定を行うバス・アービタの、従来の構成例を示すもので
ある。

第６図において、ｔｏ、、１０ｔ、・・・１０４および
３５はインバータ、１１３．１１ｇ、・・・１１．およ
び３３．３４はＤフリップ・フロップ回路、２０□２０
□、・・・２０４および３２はＡＮＤ回路、２２はＮＯ
Ｒ回路、そして３０１，３０ｚ、・・・３０４はＪＫフ
リップ・フロップ回路である。さらに第６図において、
＊ＤＲＱ、、＊ＤＲＱｂ　、＊ＤＲＱｃで示されるのは
、それぞれ、第５図のバス・マスタＡ、ＢおよびＣから
のバス支配要求信号、＊ＢＳＲＱで示されるのは、第５
図のＣＰＵ６４からのハス支配要求信号、＊ＤＧＮＴ、
、＊ＤＧＮＴｂ　。

＊ＤＧＮＴｃで示されるのは、それぞれ、第５図のバス
・マスタＡ、ＢおよびＣへのバス支配許可信号、＊ＢＳ
ＡＶは第５図のＣＰＵ６４へのバス支配許可信号、そし
て＊ＤＳは、それぞれのバス・マスタＡ、Ｂ、Ｃおよび
ＣＰＵ６４からデータ転送時に出力されるデータ・スト
ローブ信号、ＣＬＫは上記の全てのフリップ・フロップ
回路における動作の同期をとるシステム・クロック信号
である。なお、＊は負論理の信号を示すものである。

バス・マスタＡ、Ｂ、Ｃ，およびＣＰＵ６４からのバス
支配要求信号＊ＤＲＱ、、＊ＤＲＱ、。

＊ＤＲＱｃ、＊ＢＳＲＱは、それぞれ、インバータ１０
．１（ｌｚ、・・・１０４を介してＤフリップ・フロッ
プ回路ＩＬ、ＩＬ、・・・１１４に保持される。

ＡＮＤ回路２０．．２０□、・・・２０４は、上記バス
・マスタＡ、Ｂ、Ｃ１およびＣＰＵ６４それぞれに対応
して設けられ、所定の優先順位に基づいたゲート条件が
設定されたもので、上記Ｄフリップ・フロップ回路１１
２．１１２．・・・１１４の各々のＱ出力を入力の１つ
として受け、以下に述べる構成により、ｖｔｉ　Ｑ出力
が“１′であるもののうち、最も優先順位の高いバス・
マスタに対応するＡＮＤ回路の出力のみが“１”となる
。この機能は、より優先順位の高いバス・マスタに対応
するＤフリップ・フロップ回路１１．．１１２．・・・
１１．の−ζ′出力を、より下位のバス・マスタに対応
する全てのＡＮＤ回路２０Ｉ、２０ｚ、・・・２０４０
入力端子に印加することにより実現されている。すなわ
ち、第６図の構成においては、バス・マスタＡ、Ｂ、Ｃ
。

ＣＰＵ６４の順で優先順位が定められている。

上記のＡＮＤ回路２０．．２０□、・・・２０４の出力
端子は、それぞれ対応して設けられたＪＫフリップ・フ
ロアブ回路３０．．３０□、・・・３０４のＪ入力端子
に接続される。これらのＪＫフリフプ・フロアブ回路３
０．，３０□、・・・３０４の百出力が、それぞれ前記
のバス支配許可信号ＩＤＧＮＴ＆、＊ＤＧＮＴｂ　、＊
ＤＧＮＴｃ、＊ＢＳＡＶとなる。また、これらのＪＫフ
リップ・フロアブ回路３０１゜３０□、・・・３０４の
Ｑ出力は、それぞれＮＯＲ回路２２の４つの入力端子に
印加され、該ＮＯＲ回路２２の出力は前記ＡＮＤ回路２
０．．２０□、・・・２０４それぞれの入力端子の１つ
に印加される。こうして、何れかのバス支配許可信号が
出力されている間は全てのＡＮＤ回路２０．．２０２．
・・・２０４が閉となって、新たなバス支配要求信号に
対してバス支配許可が出されることはない。

前記データ・ストローブ信号＊ＤＳは第６図のＤフリッ
プ・フロップ回路３４のＤ入力端子に印加され、該Ｄフ
リップ・フロップ回路３４のＱ出力はＤフリップ・フロ
ップ回路３３のＤ入力端子に印加される。また、Ｄフリ
ップ・フロアブ回路３４の百出力は上記Ｄフリップ・フ
ロップ回路３３のＱ出力とともに、それぞれＡＮＤ回路
３２の２つの入力端子に印加される。こうして、該ＡＮ
Ｄ回路３２からは、上記データ・ストローブ信号＊ＤＳ
の後縁（負論理信号＊ＤＳの立ち上がり）のタイミング
を示す信号が出力される。該ＡＮＤ回路３２の出力は、
前記ＪＫフリップ・フロップ回路３０．．３Ｌ、・・・
３０４それぞれのに入力端子に印加され、上記データ・
ストローブ信号＊ＤＳの後縁のタイミングで全てのＪＫ
フリフプ・フロップ回路３ｏ＋、３ｏｚ、・・・３０４
はリセットされ、そのときまで出力されていたバス支配
許可信号は停止される。

第７図は第６図の構成のタイミング図である。

まず、時刻ｔ、においてＣＰＵ６４からのバス支配要求
信号＊ＢＳＲＱが有効になると、このとき他にバス支配
要求信号を出力するバス・マスタがなく、また、バス支
配許可信号を出力しているバス・マスタもないことによ
り、該＊ＢＳＲＱは第６図のＡＮＤ回路２０４を通過し
てＪＫフリフプ・フロップ回路３０４をセットし、該Ｊ
Ｋフリ７プ・フロアブ回路３０４の百出力端子より、Ｃ
ＰＵ６４に対してバス支配許可信号＊ＢＳＡＶが出力さ
れる。該バス支配許可信号＊ＢＳＡＶが有効となったこ
とにより、ＣＰＵ６４からのバス支配要求信号＊ＢＳＲ
Ｑが停止されるとともに、該ＣＰＵ６４より、データ転
送のためのデータ・ストローブ信号＊ＤＳが出力される
。ＣＰＵ６４によるバス６０の使用が終了すると、該デ
ータ・ストローブ信号＊ＤＳは停止され、前述のように
、該データ・ストローブ信号＊ＤＳの後縁を検出するこ
とによりて、上記バス支配許可信号＊ＢＳＡＶも停止さ
れる。

前記ＪＫフリフプ・フロ７プ回路３Ｌ、３０ｇ。

・・・３０４から出力される、全てのバス支配許可信号
が停止することによって、第６図のＮＯＲ回路２２のか
らの、ＡＮＤ回路２０．．２０□、・・・２０４を閉と
する信号の出力は停止される。こうして、時刻ｔ！にお
いて、このとき有効となっているバス支配要求信号＊Ｄ
ＲＱａ　、＊ＤＲＱｂ　、＊ＤＲＱｃに対応するバス・
マスタのうち、最も優先順位の高いバス・マスタＡ（第
５図の６１）に対してバス支配許可信号＊ＤＧＮＴ、が
出力される。この後の、該バス・マスタＡからのバス支
配要求信号の停止、およびデータ・ストローブ信号＊Ｄ
Ｓの開始および停止等のタイミング関係は、前述のＣＰ
Ｕ６４によるバス支配の際と同様である。

該バス・マスタＡによるバス支配が終了する時刻ｔ３に
おいてはバス・マスタＢおよびＣ１そしてＣＰＵ６４か
ら、それぞれバス支配要求信号＊ＤＲＱｂ　、＊ＤＲＱ
ｃおよび＊ＢＳＲＱが出力されている。したがって、こ
れらの中で最も優先順位の高いバス・マスタＢに対して
バス支配許可信号＊　Ｄ　Ｇ　Ｎ　Ｔ　ｂが出力され、
上記バス・マスタＡの場合と同様の動作を行う。

該バス・マスタＡによるバス支配が終了すると時刻ｔ４
においてはバス・マスタＣ１およびＣＰＵ６４から、そ
れぞれバス支配要求信号＊ＤＲＱｃおよび＊ＢＳＲＱが
出力されている。したがって、より優先順位の高いバス
・マスタＣに対してバス支配許可信号＊ＤＧＮＴｃが出
力され、上記バス・マスタＡおよびＢの場合と同様の動
作を行う。

時刻ｔｓにおいて、ようやく、ＣＰＵ６４より優先順位
の高いバス・マスタからのバス支配要求信号がなくなっ
たことにより、該ｃｐｕ６４に対してバス支配許可信号
＊ＢＳＡＶが出力され、該ＣＰＵ６４によるバス６０の
支配が行われる。

このように、上述のような、従来の、優先順位を固定し
たバス優先順位制御方法、あるいは、該バス優先順位制
御方法を実施するバス・アービタによれば、優先順位が
上位のバス・マスタの使用頻度が高くなると、優先順位
が下位のバス・マスタのバス使用が大きく制限され、下
位のバス・マスタの処理速度が大いに低下するという問
題があった。

本発明は上記の問題点に鑑み、なされたもので、一部の
バス・マスタの使用頻度が高くなっても、他のバス・マ
スタのバス使用を大きく制限することのないバス優先制
御方法、および該方法を実施するバス・アービタを提供
することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の第１の形態の基本構成図である。本図
に示されるように、本発明の第１の形態によるバス優先
制御方法においては、複数のバス・マスタからのバス支
配要求を受ける第２段階Ｓ２、設定されている優先順位
に従ってバス支配許可を与える第２段階Ｓ２、該バス支
配許可を与えた後、該バス支配許可を与えたバス・マス
タを含む所定のバス・マスタの群の優先順位を下げる第
３段階Ｓ３を有してなることを特徴とする。

第２図は本発明の第２の形態の基本構成図である。本図
に示されるように、本発明の第２の形態によるバス・ア
ービタにおいては、複数のバス・マスタからのバス支配
要求ＲＱ、、　ＲＱ、、・・・ＲＱ。

に応じ、設定されている優先順位に従って、バス支配許
可ＧＮＴ、、ＧＮＴ、、・・・ＧＮＴ、ｌを与えるバス
・マスタを定める優先順位ゲート部２と、新たにバス支
配許可が出力される毎に、該優先順位ゲート部２に対し
て、該バス支配許可が与えられたバス・マスタの優先順
位を下げるゲート条件を出力する可変ゲート条件発生部
４とを有することを特徴とする。

〔作　用〕

本発明の第１の形態によるバス優先制御方法においては
、バス支配許可を得たバス・マスタを含む所定のバス・
マスタの群の優先順位は、バス支配許可を得た後、下げ
られるので、相対的にバス支配許可を得なかったバス・
マスタの優先順位が上げられたことになる。したがって
、優先順位の高いバス・マスタのみにバス支配許可が集
中して与えられたり、固定的に優先順位が下位のバス・
マスタが、いつまでもバス支配許可を得られなかったり
することがなくなる。

本発明の第２の形態によるバス・アービタによれば、可
変ゲート条件発生部４が、新たにバス支配許可が出力さ
れる毎に、該優先順位ゲート部２に対して、該バス支配
許可が与えられたバス・マスタの優先順位を下げるゲー
ト条件を出力する。

したがって、優先順位の高いバス・マスタのみにバス支
配許可が集中して与えられたり、固定的に優先順位が下
位のバス・マスタが、いつまでもバス支配許可を得られ
なかったりすることがなくなる。

〔実施例〕

第３図は第２図の本発明の第２の形態によるバス・アー
ビタの実施例の構成図であり、したがって、本発明の第
１の形態のバス優先制御方法を実施するものである。前
述の第６図の従来のバス・アービタにおけると同様に、
第３図においても、＊ＤＲＱｍ　、＊ＤＲＱｂ　、＊Ｄ
ＲＱｃで示されるのは、それぞれ、第５図のバス・マス
タＡ、　ＢおよびＣからのバス支配要求信号、＊ＢＳＲ
Ｑで示されるのは、第５図のＣＰＵ６４からのバス支配
要求信号、＊ＤＧＮＴ、、＊ＤＧＮＴｂ　、＊ＤＧＮＴ
ｃで示されるのは、それぞれ、第５図のバス・マスタＡ
、ＢおよびＣへのバス支配許可信号、＊ＢＳＡＶは第５
図のＣＰＵ６４へのバス支配許可信号、そして＊ＤＳは
、それぞれのバス・マスタＡ、　Ｂ、　ＣおよびＣＰＵ
６４からデータ転送時に出力されるデータ・ストローブ
信号、ＣＬＫは上記の全てのフリップ・フロップ回路に
おける動作の同期をとるシステム・クロック信号である
。

また、＊は負論理の信号を示すものである。

第３図において、インバータ１０１，１０□、・・・１
０４および３５、Ｄフリップ・フロップ回路１１、．１
１□、・・・１１４および３３．３４、ＡＮＤ回路２０
ｔ、２０ｇ、・・・２０４および３２、ＮＯＲ回路２２
、そしてＪＫフリフプ・フロップ回路３０．。

３０□、・・・３０４からなる構成は、第６図の構成に
対応するもので、第６図におけると同様に、バス・マス
タＡ、Ｂ、ＣおよびＣＰＵ６４からのバス支配要求信号
＊ＤＲＱ＠　、＊ＤＲＱｂ　、＊ＤＲＱｃ。

＊ＢＳＲＱは、それぞれ、インバータ１０．．１０．。

・・・１０４を介してＤフリップ・フロップ回路１１．
。

１１□、・・・ｌｌａに保持される。ＡＮＤ回路２０．
。

２０□、・・・２０４は、上記Ｄフリップ・フロップ回
路１１．．１１□、・・弓１４の各々に対応して設けら
れ、これらのＡＮＤ回路２０１．２０□、・・・２０４
の間には、以下に述べるように、所定の優先順位に基づ
いたゲート条件が設定されている。各ＡＮＤ回路２０．
，２０□、・・・２０．は、それぞれ対応するＤフリッ
プ・フロップ回路１１１．１１□、・・・１１４のＱ出
力を入力の１つとして受け、該Ｑ出力が“ｌ”であるも
ののうち、最も優先順位の高いバス・マスタに対応する
ＡＮＤ回路の出力のみが＠１”となる。第６図における
と同様に、この機能は、より優先順位の高いバス・マス
タに対応するＤフリップ・フロップ回路１１＋、１１ｇ
、・・・１１４ので出力を、より下位のバス・マスタに
対応する全てのＡＮＤ回路２０．．２０□、・・・２０
４の入力端子に印加することにより実現されている。す
なわち、第３図の構成においては、ＡＮＤ回路２０１゜
２０□、・・・２０４の間では、すなわち、上記の、第
６図の構成に対応する部分の構成図においては、バス・
マスタＡ、Ｂ、Ｃ５ＣＰＵ６４の順で優先順位が定めら
れている。

さらに、第６図の構成におけると同様に、上記のＡＮＤ
回路２０．．２０．、・・・２０４の出力端子はそれぞ
れ対応して設けられたＪＫフリフプ・フロップ回路３０
．．３０□、・・・３０４のＪ入力端子に接続される。

これらのＪＫフリフプ・フロップ回路３０、．３０□、
・・・３０４のうち、ＪＫフリフプ・フロップ回路３０
．．３０．、および３０３の−ζ−出力が、それぞれ前
記のバス支配許可信号＊ＤＧＮＴ、。

＊ＤＧＮＴｂ　、＊ＤＧＮＴｃとなる。

さらに、第３図の構成においては、第６図の構成におけ
ると同様に、前記データ・ストローブ信号＊ＤＳは第３
図のＤフリ７プ・フロップ回路３４のＤ入力端子に印加
され、該Ｄフリップ・フロップ回路３４のＱ出力はＤフ
リップ・フロップ回路３３のＤ入力端子に印加される。

また、Ｄフリップ・フロップ回路３４の百出力は上記Ｄ
フリップ・フロップ回路３３のＱ出力とともに、それぞ
れＡＮＤ回路３２の２つの入力端子に印加される。こう
して、該ＡＮＤ回路３２からは、上記データ・ストロー
ブ信号＊ＤＳの後縁（負論理信号本ＤＳの立ち上がり）
のタイミングを示す信号が出力される。該ＡＮＤ回路３
２の出力は、前記ＪＫフリップ・フロップ回路３０１．
３０ｇ、・・・３０４それぞれのに入力端子に印加され
、上記データ・ストローブ信号１ｋＤｓの後縁のタイミ
ングで全てのＪＫフリップ・フロップ回路３０＋、３０
ｇ、・・・３０、かリセフトされ、該ＡＮＤ回路３２の
出力により、これらのＪＫフリップ・フロップ回路３０
、．３０□、・・・３．０４の百出力として出力される
バス支配許可信号は停止される。

第３図の構成は、上述のような第６図と同様の構成に対
応する部分に加え、ＡＮＤ回路２００゜４２．４３およ
び４６、ＮＯＲ回路２１および３１、ＪＫフリフプ°・
フロップ回路３０゜および４４、ＮＡＮＤ回路４０およ
び４９、ＯＲ回路４１、Ｄフリップ・フロップ回路４５
、インバータ４７および５０、そして、アドレス・デコ
ーダ４８を有する構成を備えてなる。

第３図の構成においては、前記Ｄフリップ・フロップ回
路１１．のＱ出力は、前述のように前記ＡＮＤ回路２０
．の１つの入力端子に印加されるとともに、ＡＮＤ回路
２０．の１つの入力端子にも印加される。該Ｄフリップ
・フロップ回路１１４の百出力および、後述するＪＫフ
リップ・フロップ回路４４のＱ出力は、それぞれＮＡＮ
Ｄ回路４０における２つの反転された入力端子に印加さ
れ、該ＮＡＮＤ回路４０の出力は上述のＡＮＤ回路２０
゜の反転された入力端子に印加されるとともに、ＡＮＤ
回路２０．．２０□、および２０．それぞれにおける１
つの入力端子にも、そのまま印加される。そして、該Ａ
ＮＤ回路２Ｌの出力はＪＫフリップ・フロップ回路３０
゜のＪ入力端子に印加される。該ＪＫフリフプ・フロッ
プ回路３０゜の百出力は前記ＪＫフリフブ・フロップ回
路３０４の百出力とともに、それぞれＮＯＲ回路３１の
反転された２つの入力端子に印加され、該ＮＯＲ回ｆ￥
３３１の出力は、第５図のＣＰＵ６４に対するバス支配
許可信号＊ＢＳＡＶとなる。

なお、前記ＡＮＤ回路３２の出力は、ＪＫフリップ・フ
ロップ回路３０゜のに入力端子に対しても印加されてお
り、３５　Ｊ　Ｋフリップ・フロップ回路３０゜は、前
述のＪＫフリップ・フロップ回路３０、．３０□、・・
・３０４と同様に、データ・ストローブ信号＊ＤＳの後
縁のタイミングでリセットされる。

前記ＪＫフリップ・フロップ回路４４のＪ入力端子には
ＡＮＤ回路４２の出力が印加され、該ＪＫフリップ・フ
ロップ回路４４のに入力端子にはＡＮＤ回路４３の出力
が印加される。該ＡＮＤ回路４２および４３、それぞれ
における一方の入力端子には、前述の、データ・ストロ
ーブ信号＊ＤＳＯ後縁のタイミングで出力されるＡＮＤ
回路３２の出力が印加される。そして、ＡＮＤ回路４２
の他方の入力端子には前記ＮＯＲ回路３１の出力がイン
バータ５０を介して印加され、ＡＮＤ回路４３の他方の
入力端子にはＯＲ回路４１の出力が印加される。また、
該ＯＲ回路４１の３つの入力端子には、前記ＪＫフリッ
プ・フロップ回路３ｏ＋、３ｏｚ、および３０．のＱ出
力が並列に印加される。

また、ＪＫフリップ・フロップ回路３０゜、３０．。

・・・３０．のＱ出力は全てＮＯＲ回路２１の、それぞ
れ対応する入力端子に印加され、該ＮＯＲ回路２１の出
力は、ＡＮＤ回路２０゜、２０．、・・・２０４それぞ
れにおける、もう１つの入力端子に印加されており、い
ずれかのバス支配許可信号が出力されている間はＡＮＤ
回路２０゜、２０．、・・・２０４は新たなバス支配要
求信号を受は付けないように構成されている。

以上の第３図の構成において、インバータ１０．。

１０、、・・・１０４およびＤフリップ・フロップ回路
１１＋、ｌ１ｇ、・・・１１４からなる部分は、前述の
第２図の構成における要求レジスタ部１に対応し、ＡＮ
Ｄ回路２０゜、２０．、・・・２０４およびＮＯＲ回路
２１からなる部分は、第２図の構成の優先順位条件ゲー
ト部２に対応し、ＪＫフリップ・フロップ回路３０゜、
３０．、・・・３０４およびＮＯＲ回路３１からなる部
分は、第２図の構成の許可レジスタ部３に対応する。そ
して、第３図における、その他の部分が、第２図の構成
における可変ゲート条件発生部４に対応する。

以上述べた様な構成によって、ＪＫフリップ・フロップ
回路３０□３０ｔ、および３０：ｌのＱ出力のいずれか
が“ｌ”となっているとき、すなわち、バス・マスタＡ
、ＢまたはＣのいずれかに対してバス支配許可が与えら
れたときには、データ・ストローブ信号＊ＤＳの後縁の
タイミングで、すなわち、第５図のバス・マスタＡ、Ｂ
またはＣによるデータ転送の終了のタイミングで、上記
ＪＫフリフプ・フロップ回路４４のＱ出力は“Ｏ”とな
り、前記ＮＡＮＤ回路４０の反転された入力端子の一方
には、負論理における有効な信号（“Ｏ”）が印加され
る。このとき、もし、前記ＣＰＵ６４からバス支配要求
信号＊ＢＳＲＱが出力されて、Ｄフリップ・フロップ回
路１１．の百出力が“０゛となると、上記ＮＡＮＤ回路
４０の２つの反転された入力端子にともに有効（負論理
）な信号が印加されるため、該ＮＡＮＤ回路４０の出力
は“０”となる。ｇｌＮＡＮＤ回路４０の出力は、前記
ＡＮＤ回路２０゜の他の１つの入力端子に反転されて入
力されるとともに、ＡＮＤ回路２０．．２０□および２
０．の他の１つの入力端子にそのまま印加される。こう
して、第５図のバス・マスタＡ、　ＢまたはＣによるデ
ータ転送の終了のタイミングで、該バス・マスタＡ、Ｂ
およびＣに対応するＡＮＤ回路２０．．２０．および２
０３の出力は“０”に固定され、バス・マスタＡ、Ｂま
たはＣからの新たなバス支配要求信号に対応するＤフリ
ップ・フロップ回路１１．．１１□および１１３のＱ出
力を受は付けない。このとき、もし、該バス・マスタＡ
、ＢまたはＣからの新たなバス支配要求信号があった場
合には、これに対応して出力されるＤフリップ・フロッ
プ回路１１＋、ｌｌｚまたは１１゜の百出力によってＡ
ＮＤ回路２０．の出力は１０”に固定されるが、ＡＮＤ
回路２０．は開状態にあるので、ＣＰＵ６４からのバス
支配要求信号＊ＢＳＲＱはＡＮＤ回路２０゜を通過して
ＪＫフリップ・フロップ回路のＪ入力端子に“１″レベ
ルの信号として印加され、該ＪＫフリンプ・フロップ回
路３０゜の百出力を“０゛レベルとする。前述のように
、該百出力はＮＯＲ回路３１の一方の反転された入力端
子に印加され、ＣＰＵ６４に対するバス支配許可信号＊
ＢＳＡＶとなる該ＮＯＲ回路３１の出力を有効にする。

以上述べたように、第３図の構成においては、バス・マ
スタＡ、ＢまたはＣに対してバス支配許可が与えられた
直後は、ＣＰＵ６４の優先順位が最も高くなるように優
先順位が変更される。

ＣＰＵ６４に対してバス支配許可信号＊ＢＳＡＶが出力
されたとき、すなわち、上記ＪＫフリップ・フロップ回
路３０゜あるいは、３０．の百出力が“０”となるとき
には、ＮＯＲ回路３１の出力が“０”となる。該Ｎ０８
回路３１の出力は、前述のように、インバータ５ｏを介
してＡＮＤ回路４２の１つの入力端子に“ｌ”として印
加される。これにより、ＣＰＵ６４がらのデータ・スト
ローブ信号水ＤＳの後縁のタイミングでＡＮＤ回路４２
の出力は“１”となって、ＪＫフリップ、・フロップ回
路４４のＱ出力を１１”とする。そして、これに応じて
、前記ＮＡＮＤ回路４０の出力は、ＣＰＵ６４からのバ
ス支配要求信号＊ＢＳＲＱの有無に係わらず、“１”と
なって、ＡＮＤ回路２０１，２０□、および２０．は、
バス・マスタＡ。

ＢまたはＣからのバス支配要求信号に対応するＤフリッ
プ・フロップ回路１１１，１１□、および１１゜のＱ出
力を受は付は得るようになり、また、該ＮＡＮＤ回路４
０の出力は、ＡＮＤ回路２０゜に対しては反転されて印
加されるので、該ＡＮＤ回路２０゜はＣＰＵ６４からの
バス支配要求信号に応じて出力されるＤフリップ・フロ
ップ回路１１４のＱ出力を受は付ける事ができなくなる
。他方、ＡＮＤ回路２０．．２０！、・・・２０４の間
におけるゲート条件によって、前述のように、バス・マ
スタＡ、Ｂ、Ｃ，そして、ＣＰＵ６４の順に優先順位が
定められているので、ＣＰＵ６４がバス支配許可を得た
直後は、該ＣＰＵ６４の優先順位はバス・マスタＡ、Ｂ
、Ｃのいずれよりも下位になる。

このように、第３図のバス・アーとりにおいては、ＣＰ
Ｕ６４と他のバス・マスタＡ、Ｂ、Ｃの群との間で、該
バス・マスタＡ、Ｂ、Ｃの群のいずれかにバス支配許可
が与えられた直後は、ＣＰＵ６４の優先順位を該バス・
マスタＡ、Ｂ、Ｃの群のいずれよりも高くし、該ＣＰＵ
６４にバス支配許可を与えられた直後には、再び該ＣＰ
Ｕ６４の優先順位を該バス・マスタＡ、Ｂ、Ｃの群のい
ずれよりも低（するような制御が行われる。

前述の構成に加えて第３図の構成においては、以下に述
べるように、前記ＪＫフリフプ・フロップ回路４４のプ
リセット入力ＰＲをＣＰＵ６４から制御することを可能
する。すなわち、ＣＰＵ６４からは、上記のプリセット
制御を行うために、当該バス・アービタを指定するアド
レスＡＤＤＲ。

当該バス・アービタへの書き込み信号ＷＴ、さらに上記
ＪＫフリフプ・フロップ回路４４をプリセットするか否
かを示すデータ信号ＢＳ、が出力される。これに対して
第３図のバス・アービタにおいては、まず、該アドレス
ＡＤＤＲをアドレス・デコーダ４８においてデコードす
る。これにより、該アドレスＡＤＤＲが当該バス・アー
ビタを指定するものであったときには、該アドレス・デ
コーダ４８からの有効な信号がＮＡＮＤ回路４９の一方
の入力端子に印加される。該ＮＡＮＤ回路４９の他方の
入力端子には上記の、ＣＰＵ６４からの書き込み信号Ｗ
Ｔが印加され、該書き込み信号ＷＴと上記アドレス・デ
コーダ４８からの有効な信号を受けると該ＮＡＮＤ回路
４９は、書き込みレジスタ選択信号＊ＷＴ−ＲＥＧＳＬ
を出力し、この信号は、インバータ４７を介してＡＮＤ
回路４６の１つの入力端子に印加される。該ＡＮＤ回路
４６の他の２つの入力端子には、前述のＤフリップ・フ
ロップ回路３４のＱ出力およびＤフリップ・フロップ回
路３３の百出力が印される。これら２つの信号の論理積
によっては前記データ・ストローブ信号＊ＤＳの前縁（
負論理のデータ・ストローブ信号＊ＤＳの立ち下がり）
のタイミングを示す信号が形成される。該ＡＮＤ回路４
６の出力はＤフリップ・フロップ回路４５のエツジ・ト
リガ入力端子に印加される。該Ｄフリップ・フロップ回
路４５のデータ入力端子には、上記ＣＰＵ６４からの、
ＪＫフリップ・フロップ回路４４をプリセットするか否
かを示すデータ信号ＢＳ、が印加される。こうして、Ｃ
ＰＵ６４から、当該バス・アービタを指定するアドレス
ＡＤＤＲ，および当該バス・アービタへの書き込み信号
ＷＴが出力され、且つ、前記データ信号ＢＳ、が、ＪＫ
フリップ・フロップ回路４４をプリセットすることを示
しているときく第３図の構成では該データ信号ＢＳ、が
Ｏ”のとき）には、データ・ストローブ信号＊ＤＳの前
縁のタイミングで、該Ｄフリップ・フロップ回路４５の
Ｑ出力は“０”となり、この信号は該ＪＫフリップ・フ
ロップ回路４４のプリセット入力端子ＰＲに印加されて
該ＪＫフリップ・フロップ回路４４のＱ出力を“１”に
固定する。こうして、前記ＮＡＮＤ回路４０の出力は“
ｌ”に固定され、前記ＡＮＤ回路２０＋、２０ｇ。

および２０．は、それぞれ、前記Ｄフリップ・フロップ
回路１１＋、ｌ１ｇ、および１１３を介してバス・マス
タＡ、Ｂ、Ｃからのバス支配要求信号を常に受は付は得
るようになる。すなわち、このとき、第３図の構成は、
従来の第６図の構成のバス・アービタと同様の動作をす
るようになる。

逆に、前記データ信号ＢＳ、が“ｌ”のときには、該Ｊ
Ｋフリップ・フロップ回路４４に対するプリセット信号
は有効でなくなり、第３図のバス・アービタは、前述の
ように、ＣＰＵ６４と他のバス・マスタＡ、Ｂ、Ｃの群
との間で、該バス・マスタＡ、Ｂ、Ｃの群のいずれかに
バス支配許可が与えられた直後は、ＣＰＵ６４の優先順
位を該バス・マスタＡ、Ｂ、Ｃの群のいずれよりも高く
し、咳ＣＰＵ６４にバス支配許可を与えられた直後には
、再び該ＣＰＵ６４の優先順位を該バス・マスタＡ、Ｂ
、Ｃの群のいずれよりも低くするような制御が行われる
。

第４図は第３図の構成のタイミング図である。

第４図には、上記のＣＰＵ６４からのデータ信号ＢＳ、
が“１”のときの動作、すなわち、本発明の第１の形態
によるバス優先制御方法が実現される状態における動作
のタイミングのみを示す（該データ信号ＢＳ、が′″０
”のときの動作は、先に第７図において示した通りであ
る）。

まず、時刻ｔ１においては、ＣＰＵ６４からのみバス支
配要求信号＊ＢＳＲＱが出力されている。

また、バス支配許可信号を出力しているバス・マスタも
ないことにより、該＊ＢＳＲＱに応じて、第３図のＤフ
リップ・フロップ回路１１．のＱ出力が“ｌ”となり、
ＡＮＤ回路２０４の出力も１１″となってＪＫフリップ
・フロップ回路３０゜がセットされて、該ＪＫフリフプ
・フロップ回路３０、の百出力が”０”となる。この百
出力はＮＯＲ回路３１に印加され、該ＮＯＲ回路３１の
出力が“０”となることにより、ＣＰＵ６４に対してバ
ス支配許可信号＊ＢＳＡＶが出力される。これに応じて
、ＣＰＵ６４からのバス支配要求信号＊ＢＳＲＱが停止
されるとともに、該ＣＰＵ６４より、データ転送のため
のデータ・ストローブ信号＊ＤＳが出力される。ＣＰｔ
Ｊ６４によるバス６０の使用が終了すると、該データ・
ストローブ信号＊ＤＳは停止され、前述のように、該デ
ータ・ストローブ信号＊ＤＳの後縁を検出することによ
って、上記バス支配許可信号＊ＢＳＡＶも停止される。

該バス支配許可信号＊ＢＳＡＶの停止に応じて、第３図
のＮＯＲ回路２１の出力は“１″となり、時刻ｔ２にお
いて、第３図のＡＮＤ回路２０゜、２０．。

・・・２０４は次のバス支配要求信号に対応するＤフリ
ップ・フロップ回路１１．．１１□、・・・１１．のＱ
出力を受は付は得るようになる。

時刻１１においては、バス・マスタＡおよびＣから、そ
れぞれバス支配要求信号＊　Ｄ　ＲＱ＆および＊ＤＲＱ
Ｃが出力されている。バス・マスタＣよリバス・マスタ
Ａの方が優先順位が高いことにより、このときは、第３
図における、バス・マスタＡに対応するＤフリップ・フ
ロップ回路１１１のＱ出力が、ＡＮＤ回路２０．および
ＪＫフリップ・フロップ回路３０．を介して、バス・マ
スタＡに対するバス支配許可信号＊ＤＧＮＴ、となって
出力される。上記のＣＰＵ６４に対するバス支配許可の
場合と同様にして、該バス・マスタＡに対　　　　−す
るバス支配許可信号＊ＤＧＮＴ、の出力に応じて該バス
・マスタＡからのバス支配要求信号＊ＤＲＱ、は停止さ
れ、データ・ストローブ信号＊ＤＳが出力される。

上記バス・マスタＡからのデータ・ストローブ信号＊Ｄ
Ｓの後縁のタイミングで該バス支配許可信号＊ＤＧＮＴ
、が停止される、時刻ｔ、においては、バス・マスタＢ
およびＣ１そして、ＣＰＵ６４から、それぞれバス支配
要求信号ＩＤＲＱｂ。

＊ＤＲＱＣ，ｌＩ’ＢｓＲＱが出力されている。ところ
で、第３図の構成においては、バス・マスタＡ。

Ｂ、または、Ｃのいずれかにバス支配許可が与えられた
ときには、前述のように、上記データ・ストローブ信号
＊ＤＳの後縁のタイミングで、ＣＰＵ６４の優先順位が
、バス・マスタＡ、Ｂ、または、Ｃのいずれよりも高く
なる。したがって、該時刻ｔ３においては、ＣＰＵ６４
に対してバス支配許可信号＊ＢＳＡＶが出力される。

上記ＣＰＵ６４からのデータ・ストローブ信号本ＤＳの
後縁のタイミングで該バス支配許可信号＊ＢＳＡＶが停
止される、時刻ｔ４においては、バス・マスタＢおよび
Ｃから、それぞれバス支配要求信号＊ＤＲＱ、、＊ＤＲ
Ｑｃが出力されている。

これらのうち、優先順位の高いのは、バス・マスタＢの
方であるので、このときは、バス・マスタＢに対してバ
ス支配許可信号ＤＧＮＴ、が出力される。

上記バス・マスタＢからのデータ・ストローブ信号＊Ｄ
Ｓの後縁のタイミングで該バス支配許可信号ＤＧＮＴ、
が停止される、時刻ｔ、においては、バス・マスタＣお
よびＣＦ’ｔＪ６４から、それぞれバス支配要求信号＊
ＤＲＱＣおよび＊ＢＳＲＱが出力されている。直前にバ
ス・マスタＢに対してバス支配許可が与えられたことに
より、今度はＣＰＵ６４の優先準位が最も高くなってお
り、該ＣＰＵ６４に対してバス支配許可信号＊ＢＳＡＶ
が出力される。

上記ＣＰＵ６４からのデータ・ストローブ信号＊ＤＳの
後縁のタイミングで該バス支配許可信号＊ＢＳＡＶが停
止される、時刻ｔ６においては、バス・マスタＣのみか
らバス支配要求信号＊　Ｄ　ＲＱｅが出力されている。

したがって、バス・マスタＣに対してバス支配許可信号
ＤＧＮＴｃが出力される。

以上述べた実施例は、第５図に示したような、バスにＣ
ＰＵと、複数のＤＭＡ転送を行うバス・マスタＡ、Ｂ、
Ｃとを接続してなるシステムにおいて、ＣＰＵと、バス
・マスタＡ、Ｂ、Ｃの群との間で、バス支配許可を得た
方については、その直後のバス裁定の際の優先順位を下
げるように制御するものであるが、−ａに、このような
優先順位の変更は、それぞれ複数のバス・マスタからな
る群の間において行うこともでき、あるいは、単数のバ
ス・マスタの間において行うこともできる。

〔発明の効果〕

本発明によれば、一部のバス・マスタの使用頻度が高く
なっても他のバス・マスタのバス使用を大きく制限する
ことがないようにすることができる。

【図面の簡単な説明】

第１図は本発明の第１の形態の基本構成図、第２図は本
発明の第２の形態の基本構成図、第３図は本発明の第２
の形態によるバス・アービタの実施例の構成図、 第４図は第３図の構成のタイミング図、第５図は複数の
バス・マスタを接続するシステムの構成例を示す図、 第６図は従来のバス・アービタの構成例を示す図、そし
て 第７図は第６図の構成のタイミング図である。 〔符号の説明〕 １・・・要求レジスタ部、 ２・・・優先順位条件ゲート部、 ３・・・許可レジスタ部、 ４・・・可変ゲート条件発生部、 １０、．１０．、〜１０４．３５．４７．５０・・・イ
ンバータ、 １１０．１１ｔ、〜１１．．３３．３４．４５・・・Ｄ
フリップ・フロップ回路、 ２０゜、２０□、〜２０４．３２．４２．４３゜４６・
・・ＡＮＤ回路、 ２１．２２．３１・ＮＯＲ回路、 ３０゜、３０！、〜３０．．４４・・・ＪＫフリップ・
フロップ回路、 ４０．４９・・・ＮＡＮＤ回路、 ４１・・・ＯＲ回路、 ４８・・・アドレス・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １、複数のバス・マスタ（６１、６２、６３、６４）か
   らのバス支配要求を受けて（Ｓ１）、設定されている優
   先順位に従ってバス支配許可を与え（Ｓ２）、該バス支
   配許可を与えた後、該バス支配許可を与えたバス・マス
   タを含む所定のバス・マスタの群の優先順位を下げる（
   Ｓ３）ことを特徴とするバス優先制御方法。 ２、複数のバス・マスタ（６１、６２、６３、６４）か
   らのバス支配要求（ＲＱ＿１，ＲＱ＿２，…ＲＱ＿ｎ）
   に応じ、設定されている優先順位に従って、バス支配許
   可を与えるバス・マスタを定める優先順位ゲート部（２
   ）と、新たにバス支配許可が出力される毎に、該優先順
   位ゲート部（２）に対して、該バス支配許可が与えられ
   たバス・マスタの優先順位を下げるゲート条件を出力す
   る可変ゲート条件発生部（４）とを有してなることを特
   徴とするバス・アービタ。