JPH0281253A

JPH0281253A - 割込み処理装置

Info

Publication number: JPH0281253A
Application number: JP23420388A
Authority: JP
Inventors: Tatsuki Nakada; 達己中田; Akisumi Koike; 小池　夫澄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1990-03-22
Anticipated expiration: 2012-02-19
Also published as: JP2582414B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ｌｌｌｆｆ要〕複数の中央処理装置からなる計算機システムにおいて、
外部装置からの割込みをどの中央処理装置で処理するの
かを決定する外部割込み制御回路へ割込の受理を通知す
る割込み処理装置に関し、高速に割込み処理を行なうこ
とを目的とし、外部装置からの割込み要求を複数の中央
処理装置のうちのどの中央処理装置で処理するかを決定
する外部割込み制御回路をもつ計算機システムの前記複
数の中央処理装置内に各々設けられる割込み処理装置に
おいて、前記外部割込みｔＩＩＪ１１１回路から送られ
る複数の第１の割込み要求と、その中央処理装置内部で
発生した第２の割込み要求とを入力とし、それらのうち
最も優先度の高い割込み要求を選択してそのＳ１込みコ
ードを出力するプライオリティエンコーダと、該プライ
オリティエンコーダからの割込みコードをデコードし、
該別込みコードが前記第１の割込み要求に閃づくもので
あるときは該第１の割込み要求の中で受理された割込み
要求に対する外部割込み受理コードを生成するコード変
換回路とよりなり、該外部割込み受理コードを前記外部
割込み制御回路に供給して、外部装置からの割込み要求
の受理を通知するように構成する。

〔産業上の利用分野〕

本発明は割込み処理装置に係り、特に複数の中央処理装
置からなる計算機システムにおいて、外部装置からの割
込みをどの中央処理装置で処理するかを決定する外部割
込み制御回路へ割込みの受理を通知する割込み処理装置
に関する。

複数の中央処理装置（以下ＣＰｔＪと略す）からなる計
Ｉｉｉ［Ｉ１１システムにおいて、この中にあるＣＰＵ
がサービスプロセッサ（以下ＳｖＰと略す）等の外部装
置からの割込みを受理した場合（すなわち割込み要求が
そのＣＰＵ内で発生したものでない場合）、そのＣＰＵ
はそれらの外部装置からの割込みを管理する装置に割込
みを受理したことを通知しなくてはならない。

なぜならば、ＣＰＵが正しく割込み要求を受理したかど
うかを判断するためであり、もし送った割込みが正しく
受理されないならば、その割込み要求に対する処理を別
のＣＰＵで処理するように制御する等の対処が必要であ
るためである。従って、ＣＰＵが外部装置からの割込み
を受理した場合は、割込みを管理する外部割込み制御回
路へ割込みの受理を通知する必要があり、またその通知
も迅速に行なうことが必要とされる。

〔従来の技術〕

複数ＣＰＵを持つ計算機システムの一例のブロック図を
第４図に示す。同図中、１１及び１２はＣＰＵ、２＋及
び２２は５ＶＰ１３は記憶管理装Ｗｌ（以後ＭＣＵと略
す）で、これらは互いに双方向バスを介して接続されて
いる。また、４１及び４２は主記憶装置（以後ＭＳＵと
略す）、５Ｉ及び５２はチャネル装Ｍ（以後ＣＨと略す
）、６１〜６３は入出力装置（以ｖ＆ｉｏと略す）であ
る。

−船釣には他の幾つかの装置が付加されるが、ここでは
省略する。

かかる構成の計算機システムの立ち上げや、動作中の監
視には５ＶＰ２＋　、２２が利用される。

また、ＭＣＵ３はＣＰＵ１＋　、１２やＣＨ５＋　。

５２から発生するＭＳＵ４＋や４２のアクセスの制御を
行なう。また、ＭＣＬＩ３は計算機システムの中に一つ
だけあればよいが、５ＶＰ２＋　、２２などの割込み要
求を出す外部装置や、割込みの受理をするＣＰＬｌｌｌ
、１２とは割込みに関する通信を頻繁にするために、Ｍ
ＣＵ３はＣＰＵ１＋。

１２と５ＶＰ２＋　、２２に接続されている。

このような計ｎ！１Ｎシステムにおいて、５ｖＰ２１又
は２２から割込み要求が発生すると、この割込み要求は
ＭＣｔＪ３に送られ、ここで外部割込み要求データに生
成された後優先順に従って最優先のＣＰＬＩ　（ここで
は例えば１１とする）へ供給される。

ＣＰＬＩ＋はこの外部割込み要求データが入力されると
、内部のプライオリティエンコーダで最も優先度の高い
割込み要求を選択し、割込みコードに変換した後、ＣＰ
Ｕ１　Ｉの中で実際に割込み処理が開始される。

割込みが起動されると、ＣＰＵ１＋はそのマイクロプロ
グラムにより割込みコードを読み出し、その割込みコー
ドがＣＰＬＩ　１　＋内部からの要求によるものか外部
装置からの要求によるものかを判断する。割込みコード
はＣＰＵ内部のものと外部装置のものとではコードパタ
ーンが異なるようにされているので、このコードパター
ンから上記の判断が行なえる。ただし、割込みコードは
多くあリ、その中から上記の判断をするには、何度かの
条件判定をいくつかの場合毎にする。

もし、ＣＰＩＪ内部の割込み要求によるものならば、判
定処理の後に本来の割込み処理に移る。これに対し、外
部装置（ここでは５ＶＰ２＋又は２２）からの割込み要
求によるものならば、割込みコードから更にどの外部割
込み要因によるものであるかを判定し、外部割込み受理
コードを作成する。この外部割込み受理コードは、どの
外部装置からの割込み要求によるものかが判れば、どの
ようなコードでもよい。

このようにして作成された外部Ｖ（込み受理コードは、
ＭＣＵ３に送られ、ＭＣＵ３内部の割込み要求保持回路
や割込みフラグをクリアする。

処理を行なっている割込みの原因を表わすυ１込みコー
ドから、いくつかの条件判断を行なうステップにより、
その割込みコードが割込みの受理の通知を必要とするか
どうか（すなわち、外部装置からの割込みかどうか）を
判断し、更に割込み受理の通知を必要とするならば、割
込み受理の通知を行なうものである。

このため、従来はマイクロプログラム領域が多く必要で
あり、しかも割込み処理に必要な時間を増大させ、特に
割込みの受理の通知を行なわない場合にも処理時間がか
かるという問題があった。

本発明は上記の点に鑑みてなされたもので、高速に割込
み処理を行なうことができる割込み処理装置を提供する
ことを目的とする。

〔発明が解決しようとする課題〕

従来は上記の説明かられかるように、外部装置からの割
込みに対するＭＣＵ３への受理の通知は、割込み時にＣ
ＰＵ内のマイクロプログラムによってなされていた。こ
のマイクロプログラムは現在（課題を解決するための手
段〕第１図は本発明の原理ブロック図を示す。同図中、１０
１〜１０？ｌは複数（０台）の外部装置、１１は外部割
込み制御回路、１２１〜１２ｍは複数（ｍ台）の中央処
理装置である。本発明はこれらからなる計算機システム
の中央処理装置１２１〜１２ｍの各々にプライオリティ
エンコーダ１３１〜１３ｍとコード変換回路１４１〜１
４ｍを設けたものである。

ここで、プライオリティエンコーダ１３１〜１３ｍは、
外部割込み制御回路１１がら送られる複数の第１の割込
み要求ｌＮＴｌと、その中央処理装置内部で発生した第
２の割込み要求ＩＮＴ２とを入力とし、それらのうち最
も優先度の高い割込み要求を選択してその割込みコード
を出力する。

また、コード変換回路１４１〜１４ｍは入力された割込
みコードが前記第１の割込み要求に基づくものであると
きは外部割込み受理コードを生成して出力する。

〔作用〕

外部装ｒａ１０　＋〜１０ηのいずれかより入力された
複数の割込み要求は、外部割込み制御回路１１において
中央処理装置（ＣＰＵ）１２＋〜１２ｍの中で最も優先
度の高いＣＰＵへ割込み要求を送ることが決定される。

例えば、最も優先度の高いｃＰＵが１２＋のときには、
外部割込み１１１１１［１回路１１がらＣＰ　Ｕ　１２
＋へ第１の割込み要求があり、これによりプライオリテ
ィエンコーダ１３１から最も優先度の高い割込み要求を
選択してその割込みコードが出力され、コード変換回路
１４１により外部割込み受理コードが生成される。

この外部割込み受理コードは外部割込み制御回路１１へ
供給され、外部装置１０１〜１０ηのうちいずれかより
入力された割込み要求のｃｐｕｉ２１による受理が通知
される。

このように、本発明によれば、外部割込み受理コードが
マイクロプログラムではなく、ハードウェアであるコー
ド変換回路１４＋〜１４ｍにより生成される。

〔実施例〕

第２図は本発明の一実施例の構成図を示す。同図中、１
０は外部装置で、第１図中の外部装置１０１〜１０Ｔｌ
のうちの任意の一台だけを示しており、また第４図の５
ＶＰ２＋及び２２の任意の一台にも相当する。また、２
０はＭＣＵで、第１図の外部割込み制御回路１１及び第
４図のＭＣＵ３に相当する。第２図では第１図のＣＰＵ
１２＋〜１２Ｔｎに相当するＣＰＵは１２１と１２２の
２台（すなわち、ｍ＝２）であり、便宜上そのうちのＣ
ＰＵ１２＋の方だけを図示しである。本実施例ではＭＣ
ＬＪ２０の構成は従来と同じであり、ＣＰＵ　１２＋な
どＣＰＵの構成が従来と異なる。

第２図において、外部装置１０から割込み要求が発生す
ると、その割込み要求はＭＣＵ２０内の割込み要求保持
回路２１により、割込み要求が実際に処理開始されるま
で保持される。この割込み要求保持回路２１は一般的な
セット・リセット型のフリップフロップで構成すること
ができ、後述する外部割込み受理コードの返送によりク
リアされる。

割込み要求保持回路２１の出力は割込みマスク処理回路
２２１及び２２２に夫々供給され、ここで予め設定され
た割込みマスクによりＣＰＵｔ２＋及び１２２が許可し
ている割込み要求のみが取り出される。割込みマスク処
理回路２２＋及び２２２は、実際には一つの割込み要因
に対して、計算機システムに存在するＣＰＵの数だけ存
在する。従って、ＭＣＵ２０の中にはＣＰＬＪの数と割
込み要因の積に等しい数の割込みマスク処理回路が存在
することになる。この割込みマスク処理回路２２１及び
２２２は割込みマスクを記憶するラッチと、実際のマス
ク処理を行なうＡＮＤ回路とから構成することができる
。

割込みマスク処理回路２２１及び２２２によってＣＰＬ
Ｉ　１２＋及び１２２が受理可能であることが確認され
た割込み要求はｃｐｕｗ先回路２３に供給され、複数の
割込み受理可能なＣＰＵ　１２＋及び１２２の中で最も
優先度の高いＣＰＵに割込み要求を送ることが決定され
る。このＣＰＵＩａ先回路２３も実際には計算機システ
ム内のＣＰＵの数と割込み要因の積に等しい数だけ存在
する。

第３図にこのＣＰＬＩ侵先回路２３の一実施例の構成図
を示す。この例ではＣＰＵ１２＋〜１２４の４台あり、
ＡＮＤ回路３２はＣＰＵ１２＋用の割込み要求がなく、
かつ、ＣＰＵ１２２用の割込み要求があるときのみＣＰ
Ｕ１２２用の割込み要求を出力し、ＡＮＤ回路３３はＣ
ＰＵ１２＋　と１２２からの各別込み要求がなく、かつ
、ＣＰＵ１２３用の割込み要求があるときのみＣＰ　ｔ
Ｊ　１２゜用の割込み要求を出力し、更にＡＮＤ回路３
４はＣＰＵ１２＋〜１２３から割込み要求がなく、かつ
、ＣＰＬＪｌ　２４用の割込み要求があったときのみＣ
ＰＵ１２４用の割込み要求を出力し、またＣＰＬＪ　１
２１用の割込み要求はそのまま次段へ通過出力させる。

従って、この第３図に示すＣＰＵ優先回路２３によれば
、ＣＰＬＪ　１２＋が最も優先度が高く、次いでＣＰＬ
Ｊ１２２．１２３及び１４４の順で優先度が低くなるよ
うに構成されている。なお、第３図ではＣＰＵの数は４
であるが、前記したように第２図ではＣＰＵの数は２と
して図示しである。

ＣＰＵ優先回路２３によりどのＣＰＵに送るかが決定さ
れた割込み要求は割込み要求フラグ２４及び２４２のう
ち、割込み要求を処理するＣＰＵとして指定された方の
割込み要求フラグに記憶される。ここでは、−例として
ＣＰＵ１２＋により割込み要求が処理されるものとする
と、割込み要求フラグ２４１に割込み要求が記憶される
ことになる。この割込み要求フラグ２４＋　、２４２も
実際にはＣＰＵの数と割込み要因の積に等しい数だけ存
在する。割込み要求フラグ２４＋　、２４２は割込み要
求の処理が開始されるまで保持されるものであり、後述
する外部割込み受理コードの返送によりクリアされる。

割込み要求フラグ２４１゜２４２はセット・リセット型
フリップ７０ツブにより構成することができる。

第２図では１つの割り込み要求フラグで割り込み要求の
数の要求を保持できるように図示されている。

ＭＣＵ２０とＣＰＵ１２＋及び１２２の間の通信は、配
線の本数を削減するために、本実施例ではシリアル通信
方式をとることとする。そのために割込み要求フラグ２
４＋　、２４２の各出力は対応して設けられたシフトレ
ジスタ２５＋　、２５２に並列に供給され、ここで並直
列変換されてからＣＰＵ１２＋　、１２２へシリアル転
送される。このとき、シフトレジスタ２５＋　、２５２
には複数の割込み要求がセットされる可能性がある。ま
た、シフトレジスタ２５１及び２５２の長さは割込み要
因の数と同じである（同期やチエツクのために増加する
ことはある）。また、シフトレジスタ２５＋　　２５２
はここではＣＰＵが１２１と１２２の２台なので２つで
あるが、ＣＰＵがｍ台とすれば、このシフトレジスタも
ｍ台設けられる。

ＣＰＵ１２＋の中では、上記のシフトレジスタ２５＋か
らシリアルに入力された外部割込み要求データをシフト
レジスタ２６により直並列変換してからブライオリティ
エコーダ１３１に入力する。

このシフトレジスタ２６の並列出力は１ビツトが一つの
割込み要因に対応している。

プライオリティエンコーダ１３＋には上記の外部割込み
要求データと共にＣＰＵ１２＋内部で発生された割込み
要求も入力されており、プライオリティエンコーダ１３
＋はこれらのなかで最も優先度の高い割込み要求を選択
し、選択した割込み要求についての割込みコードを出力
する。このプライオリティエンコーダ１３１の構成は従
来より公知のものである。

プライオリティエンコーダ１３１より取り出された割込
みコードは割込みコードラッチ２７により保持された後
、ＣＰＬＪ１２＋内部の所定の回路部へ転送されて割込
み処理を開始させる一方、本実施例の要部であるコード
変換回路１４１に入力される。

コード変換回路１４１は従来プログラムで行なっている
部分をハードウェア化したもので、外部装置１０からの
割込みによるものかどうかという判定と、外部装置１０
からの割込みの場合に外部割込み受理コードを生成する
こととを行なう。外部割込み受理コードの形式は従来と
同じである。

ここでは外部装置１０からの割込み要求があり、それが
ＣＰＵ１２＋で処理されるように制御されているので、
コード変換回路１４１は入力された割込みコードから、
その割込み要因に対応した所定のビットがセットされた
外部割込み受理コードを生成して出力する。すなわち、
プライオリティエンコーダ１３１により、割込み要求が
複数あったとしても、その中から最優先のものが一つだ
け出力されるから、コード変換回路１４１からは１ビツ
トだけがセットされた外部割込み受理コードが出力され
、シフトレジスタ２８に入力される。

なお、ブライオリデイエンコーダ１３１によりＣＰＵ１
２＋内部で発生された割込み要求が選択されてその割込
みコードが出力された場合は、コード変換回路１４１の
並列出力はすべての外部割込み要因に対し受理されなか
ったことを示すオール゛０”となる。よって、外部割込
み要因の有無に関係なく常にコード変換回路１４１の並
列出力はシフトレジスタ２８に入力され、ここで並直列
変換された後ＭＣＵ２０へシリアル転送され、ＭＣＵ２
０内のシフトレジスタ２９で直並列変換される。

シフトレジスタ２９の並列出力は１ビツトが一つの外部
割込み要因に対応している。従って、外部割込み受理コ
ードが入力された場合はその割込み要因に対応した所定
の１ビツトが論理レベル１１１　ＩＩとなっており、こ
れが割込み要求保持回路２１をクリアすると同時に、割
込み要求フラグ２４１をクリアする。

なお、外部割込み受理データがＣＰＵ１２＋よりＭＣＵ
２０へ送られてから割込み要求フラグ２４１がクリアさ
れ、プライオリティエンコーダ１３１の入力が変化する
までは時間が若干必要となる。しかし、−膜内にはＣＰ
Ｕ１２＋内での割込み処理時間はこれよりも十分に長い
時間かかるので、受理した外部割込み要求が再度受理さ
れてしまうことはない。

このように、本実施例によれば、外部割込み受理コード
をコード変換回路１４１により生成しているので、従来
のマイクロプログラムによるものに比べてかなり高速に
外部割込み受理をＭＣＵ２０に通知することができる。

なお、第２図には図示されていないが、コード変換回路
１４＋の出力をマイクロプログラムで統むよう構成する
ことができ、この場合には外部装置１０からの割込みに
対するＣＰＬＩ内部の割込み処理を従来より少ないステ
ップ数で行なうことができる。

〔発明の効果〕

上述の如く、本発明によれば、入力された割込みコード
が外部装置からの割込みであるかどうかの判断と、その
割込みコードが外部装置からのものであった場合には外
部割込み受理コードを生成することをマイクロプログラ
ムでなくハードウェアで行なうようにしたため従来に比
べて高速に外部割込み要求の受理を通知できると共に、
ＣＰＵ内で発生した割込みに対しても高速に割込み処理
を行なうことができ、またこのことから外部割込み要因
が従来の数倍程度増えたとしても従来と同程度又はそれ
より速い時間で割込み処理及び通知ができ、更に従来に
比べてマイクロプログラムの領域を削減することができ
、これは特に外部割込み要因が多いほど効果的である等
の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例の構成図、第３図はＣＰＵ優先回路の一実施例の構成図、第４図は
複数ＣＰＵを持つ計算機システムの一例のブロック図を示す。図において、１０１〜１０Ｔ１．１０は外部装置、１１は外部割込み制御回路、１２１〜１２Ｔｎは中央処理装置ｆ（ＣＰＬＩ）、１３
１〜１３ｙｎはプライオリティエンコーダ、１４＋〜１
４ｍはコード変換回路である。割込みマスク処理回路からＣＰＵ優先回路の一実施例の構成図第３図本発明の原理プロンク図第１図複数ＣＰＵを持つ計算機／ステムの一例のブロック図第
４図

Claims

【特許請求の範囲】外部装置（１０＿１〜１０＿ｎ）からの割込み要求を複
数の中央処理装置（１２＿１〜１２＿ｍ）のうちのどの
中央処理装置で処理するかを決定する外部割込み制御回
路（１１）をもつ計算機システムの前記複数の中央処理
装置（１２＿１〜１２＿ｍ）内に各々設けられる割込み
処理装置において、前記外部割込み制御回路（１１）から送られる複数の第
１の割込み要求と、その中央処理装置内部で発生した第
２の割込み要求とを入力とし、それらのうち最も優先度
の高い割込み要求を選択してその割込みコードを出力す
るプライオリティエンコーダ（１３＿１〜１３＿ｍ）と
、該プライオリティエンコーダ（１３＿１〜１３＿ｍ）か
らの割込みコードをデコードし、該割込みコードが前記
第１の割込み要求に基づくものであるときは該第１の割
込み要求の中で受理された割込み要求に対する外部割込
み受理コードを生成するコード変換回路（１４＿１〜１
４＿ｍ）とからなり、該外部割込み受理コードを前記外
部割込み制御回路（１１）に供給して、外部装置（１０
＿１〜１０＿ｎ）からの割込み要求の受理を通知するこ
とを特徴とする割込み処理装置。