JPH06175822A - １０進演算命令処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの動作サイクルレートに応じて１０進
演算命令処理が可能な１０進演算命令処理装置を提供す
る。 【構成】 ＣＰＵの１０進演算命令処理において、ニブ
ル単位のデータを処理する加算器２ａ等と、加算器から
供給される加算結果データに基づき１０進演算命令処理
の要否を判断する判断手段４ａ等と、判断手段の送出デ
ータに基づき上記加算器へ供給する、１０進演算命令処
理に必要な定数を発生する定数発生器１と、を有するブ
ロックを複数備え、上記ブロックを演算可能とする制御
手段を備え、又、各ブロックにて発生した桁上り信号
は、例えば前サイクルにおける桁上り信号との論理和演
算され保持される桁上り信号発生手段を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置を構
成する算術論理演算回路において１０進演算命令処理を
行う１０進演算命令処理装置に関する。

【０００２】

【従来の技術】１０進加減算命令を備えた中央演算処理
装置(以下、ＣＰＵと記す)において、例えば３２ビット
データを演算する場合、ＣＰＵは表１に示すような処理
を行う。尚、表１を含め後述する各表においてそれぞれ
一つの数字は４ビットから構成されており、「hex」 の
表示は１６進数表示を意味し、「Ｄec」 の表示は１０進
数表示を意味する。

【０００３】

【表１】

【０００４】表１に示される例の場合、ＣＰＵはＣＰＵ
内に備わる算術論理演算回路(以下、ＡＬＵと記す)に
て、まず２進数で演算を行い１６進数表示すると「３５
３５４６８Ａ」の答えを生成し、続いて上記答えを１０
進データに補正することで「３５３５４６９０」の答えを
得る。尚、以下の説明において上記２進数の演算による
答えを「答１」とし、１０進データに補正された答えを
「答２」とする。

【０００５】１０進データへの上記補正の手法は、「答
１」を得る演算が加算演算の場合、上記加算演算を行っ
たデータのニブルにおける値が１６進数で「１０」、即ち
２進数で「１０１０」を越えるとき、上記ニブル値に対し
て１６進数で「６」(＝０１１０)を加算することで解が得
られるという手法を原則とする。尚、ニブル値とは、１
バイトが８ビットからなる場合、その半分の４ビット分
のデータをいう。このような補正動作をＣＰＵにて実現
する場合、以下に示す２種類の方法が考えられる。

【０００６】第１の方法は、上記「答１」のデータに対
し、１０進データに補正する補正値を加算する専用の定
数加算器を設ける方法である。第２の方法は、例えば表
２に示すように、上記「答１」のデータをそのままのデー
タ長にてＣＰＵ内のＡＬＵに再入力し、一方、上記「答
１」のデータに対応した値でありＡＬＵに供給される補
正値と上記再入力データとをＡＬＵにて加算をし、「答
２」を算出する方法である。

【０００７】

【表２】

【０００８】

【発明が解決しようとする課題】上記第１の方法におい
ては、２進演算と１０進補正との加算演算を専用の加算
器で行うため、最高１ＣＰＵ動作サイクル内で補正が完
了するため、ＡＬＵにて２回演算を要する上記第２の方
法に比べ高速に命令を実行することができる長所があ
る。しかし、専用の加算器を設けるため、ハードウエア
は増大するという問題点があるとともに、加算演算中に
発生する桁上げ等のデータの伝搬遅延時間を考慮する第
２の方法に比べ、回路上にて配慮しない限りＣＰＵの動
作サイクルレートの高速化に対し追従できないという問
題点もある。

【０００９】又、上記第２の方法においても、２進演算
サイクルにより「答１」を得た後、補正サイクルで使用す
る定数を決定するが、以下の表２に示すような例の場
合、最上位ニブル値の補正値を決定するために最下位ニ
ブル値からの桁上りを考慮する必要があるので伝搬遅延
が発生し、上記第１の方法の場合と同様に、演算データ
サイズが増加したときにはＣＰＵの動作サイクルレート
の高速化に対し追従できない、即ち動作サイクルレート
が高速化されＣＰＵは高速動作可能となったが、ＣＰＵ
に１０進演算命令処理を行わせることで該１０進演算命
令処理に時間を要し結局ＣＰＵの動作が停止しＣＰＵ全
体としての動作速度を向上させることはできないという
問題点がある。

【００１０】本発明はこのような問題点を解決するため
になされたもので、回路構成を変更することなくＣＰＵ
のＡＬＵ内に備わる加算器の演算動作速度に応じてＣＰ
Ｕの動作サイクルレートに応じて１０進演算命令処理が
可能な１０進演算命令処理装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段とその作用】本発明は、算
術論理演算手段から送出された２進数表現の演算結果デ
ータを上記算術論理演算手段にて１０進数表現に変換す
る１０進演算命令処理を行う場合、上記算術論理演算手
段にフィードバック供給される上記演算結果データと、
定数データとに基づき上記１０進演算命令処理を行う、
１０進演算命令処理装置において、上記算術論理演算手
段は１０進演算命令処理される上記演算結果データが４
ビット単位にてそれぞれに供給される複数のブロックを
備え、各ブロックは、上記フィードバック供給される上
記演算結果データにおける４ビット単位のデータと、４
ビットからなる定数データとを加算する加算手段と、上
記加算手段から供給される４ビット単位のデータに基づ
き上記４ビット単位のデータについての１０進演算命令
処理の要否を判断する補正決定手段と、上記補正決定手
段から供給される１０進演算命令処理の要否に関するデ
ータに基づき上記定数データを発生し上記加算手段へ送
出する定数発生手段と、を有し、４ビット単位に分割さ
れた上記１０進演算命令処理される上記演算結果データ
について複数回に分割して１０進演算命令処理が可能な
ように、当該１０進演算命令処理装置が備わる中央演算
処理装置の１動作サイクルにて演算処理可能な範囲内に
ある上記ブロックを演算可能状態とし、その他の上記ブ
ロックを非演算処理状態とする制御信号を上記各ブロッ
クへ送出する制御手段を備えたことを特徴とする。

【００１２】このように構成することで制御手段は、算
術論理演算手段に備わる複数のブロックの内、演算可能
とするブロックへ制御信号を送出することで、１０進演
算命令処理される演算結果データを複数に分割して１０
進演算命令処理が可能なように作用する。例えば、上記
演算結果データが３２ビットからなり、４ビット毎に８
つのブロックに分けられている場合、１回目の１０進演
算命令処理において制御手段は前半の４つのブロックを
演算可能とし、まず上記４つのブロックにおいて１０進
演算命令処理を行わせ、２回目の１０進演算命令処理に
て後半の４つのブロックにおいて１０進演算命令処理を
行わせることができる。このように１０進演算命令処理
させる演算結果データを複数回に分けて１０進演算命令
処理が可能となることで、中央演算処理装置の動作サイ
クルレートが高速化されたとしても、高速化された１サ
イクルレートにて１０進演算命令処理が実行可能なブロ
ックまでを制御手段は演算可能とするので、制御手段は
上記動作サイクルレートの高速化に追従して１０進演算
命令処理を実行可能とするように作用する。

【００１３】又、本発明は、算術論理演算手段から送出
された２進数表現の演算結果データを上記算術論理演算
手段にて１０進数表現に変換する１０進演算命令処理を
行う場合、上記算術論理演算手段にフィードバック供給
される上記演算結果データと、定数データとに基づき上
記１０進演算命令処理を行う、１０進演算命令処理装置
において、上記算術論理演算手段は１０進演算命令処理
される上記演算結果データが４ビット単位にてそれぞれ
に供給される複数のブロックを備え、各ブロックは、上
記フィードバック供給される上記演算結果データにおけ
る４ビット単位のデータと、４ビットからなる定数デー
タとを加算する加算手段と、上記加算手段から供給され
る４ビット単位のデータに基づき上記４ビット単位のデ
ータについての１０進演算命令処理の要否を判断する補
正決定手段と、上記補正決定手段から供給される１０進
演算命令処理の要否に関するデータに基づき上記定数デ
ータを発生し上記加算手段へ送出する定数発生手段と、
を有し、４ビット単位に分割された上記１０進演算命令
処理される上記演算結果データについて複数回に分割し
て１０進演算命令処理が可能なように、当該１０進演算
命令処理装置が備わる中央演算処理装置の１動作サイク
ルにて演算処理可能な範囲内にある上記ブロックを演算
可能状態とし、その他の上記ブロックを非演算処理状態
とする制御信号を上記各ブロックへ送出する制御手段を
備え、上記補正決定手段は、加算にて上記演算結果デー
タを得た場合には、上記加算手段から供給される４ビッ
ト単位のデータが、１０進数で１０以上のとき、又は、
１０進数で９でありかつ下位側の上記加算手段から桁上
り信号が供給されるときに当該ブロックの出力データに
ついて１０進演算命令処理要と判断し、又、減算にて上
記演算結果データを得た場合には、４ビット単位にて桁
上り信号が発生しないときに上記ブロックの出力データ
について１０進演算命令処理要と判断し、所定データを
送出する、所定値判断及び定数基礎データ発生手段と、
加算にて上記演算結果データを得た場合には複数回に分
割して行われる１０進演算命令処理における前回の１０
進演算命令処理における桁上り信号と下位側の加算手段
から供給される桁上り信号との論理和演算を行い、該論
理和演算にて得られたデータを保持し、一方、減算にて
上記演算結果データを得た場合には上記２進数表現の初
回演算結果データにおいて発生した桁上り信号を保持
し、保持した桁上り信号を外部並びに上記所定値判断及
び定数基礎データ発生手段へ送出する桁上り信号発生手
段と、を備えたことを特徴とする。

【００１４】このように構成することで、桁上り信号発
生手段は上記各ブロック毎に備えられているので、各ブ
ロック単位に桁上り信号を発生する。さらに、加算にて
演算結果データを得た場合では、前回の１０進演算命令
処理にて発生した桁上り信号と下位側の加算手段から供
給される桁上り信号との論理和演算を行なうことで、桁
上り信号発生手段は１０進演算命令処理において発生す
べき桁上り信号が消失することなく発生するように作用
する。

【００１５】

【実施例】本発明の１０進演算命令処理装置の一実施例
について図１等を参照し以下に説明する。本実施例に示
す１０進演算命令処理装置は、上述した第２の方法にお
ける動作と同様の動作を行うタイプ、即ちＡＬＵからの
送出データを再度ＡＬＵに供給し、上記送出データに基
づき発生させた定数と上記送出データとを加算して１０
進演算結果を送出するタイプに同様のものではあるが、
本実施例の１０進演算命令処理装置では、ＡＬＵの送出
データが３２ビットの場合ＡＬＵの送出データと加算さ
れる上記定数について、例えばまず１回目は上記送出デ
ータの下位側の１６ビットに対応する定数のみにて１０
進演算命令処理を行い答えを求め、次の第２回目にて上
記送出データの上位側の１６ビットに対応する定数のみ
にて１０進演算命令処理を行い、最終的に１０進演算さ
れた答えを求めようとするものである。尚、１０進演算
命令処理は上記のように２回行うことに限られるもので
はなく、後述するように、本実施例における１０進演算
命令処理装置では４ビット毎、即ちニブル単位で処理可
能としたのでニブル単位にて１０進演算命令処理を行う
こともできる。又、本１０進演算命令処理装置は、上記
「答１」が加算演算にて得られた場合に対する１０進演
算命令処理のみならず上記「答１」が減算演算にて得ら
れる場合に対する１０進演算命令処理も実行可能なもの
である。

【００１６】図１には、ニブル毎、即ち４ビット単位毎
の処理を行うブロックが合計８ブロック設けられ、合計
３２ビットのデータについて１０進演算命令処理を行う
ＡＬＵの一構成例が示されている。尚、上記３２ビット
のデータの内、下位側である第１から第４ビットを処理
するブロックを第１ブロック、次の第５ビットから第８
ビットまでを処理するブロックを第２ブロック、以下同
様に第８ブロックまで存在するものであり、図１におい
て紙面の上側から下側方向へ第１から第８ブロックが存
在するものとする。そして本実施例では、第１ブロック
からいずれのブロックまでを１回にて１０進演算命令処
理を行うかを、各ブロックに備わる、後述の定数基礎デ
ータ発生回路を制御回路から送出する制御信号（ＤＡＪ
信号）にていずれのブロックまでの定数基礎データ発生
回路を動作状態とするかによって制御するものである。

【００１７】本実施例に示す１０進演算命令処理装置に
ついて図１を参照しその構成を以下に示す。上記それぞ
れのブロックには、Ａバスに接続され該Ａバスから伝送
される３２ビットのデータの内、所定の４ビットのデー
タが供給され、又、後述する定数発生器１から信号線f
を介して定数が供給される４ビット加算器２と、加算器
２の出力側に接続され、信号線bを介して加算器２の出
力データを格納するラッチ回路３と、ラッチ回路３及び
加算器２の出力側に接続され、信号線gを介してラッチ
回路３から供給されるデータ及び加算器２から送出され
る桁上り信号dに基づき１０進演算命令処理の実行が必
要か否かを決定するフラグラッチ及び補正決定器４と、
フラグラッチ及び補正決定器４の出力側に信号線cを介
して接続され、又、Ｂバスに接続され、所定の４ビット
の定数を発生する定数発生器１と、が設けられる。尚、
ラッチ回路３の出力側はＡバスに接続され、各ブロック
毎における１０進演算命令処理された４ビットのデータ
はラッチ回路３からＡバスへ送出される。

【００１８】尚、フラグラッチ及び補正決定器４は、詳
細後述するが、Ａバス及びＢバスから供給されるデータ
の加算演算及び減算演算にて発生するデータを異にす
る。又、図１に示すように、第１ブロックにはフラグラ
ッチ及び補正決定器４aが備わり、第２ブロックにはフ
ラグラッチ及び補正決定器４bが備わり、第３ブロック
にはフラグラッチ及び補正決定器４cが備わり、第４ブ
ロックにはフラグラッチ及び補正決定器４bが備わり、
第５ブロックにはフラグラッチ及び補正決定器４cが備
わり、第６ブロックにはフラグラッチ及び補正決定器４
bが備わり、第７ブロックにはフラグラッチ及び補正決
定器４cが備わり、第８ブロックにはフラグラッチ及び
補正決定器４bが備わり、これらのフラグラッチ及び補
正決定器を総括してフラグラッチ及び補正決定器４と記
す。

【００１９】そして、第２、第３…の各ブロックにおい
て、加算器２には上位側のブロックに含まれる加算器か
ら信号線dを介して桁上り信号が供給され、又、フラグ
ラッチ及び補正決定器４にも上位側のブロックに含まれ
るフラグラッチ及び補正決定器４から信号線eを介して
桁上り信号が供給される。

【００２０】本実施例の１０進演算命令処理装置の全体
構成は上述したものであるが、以下にラッチ回路３等の
具体的な回路構成を説明する。本実施例において加算器
２の回路構成は特に限定するものではない。ラッチ回路
３は、１ビット分の構成が例えば図２に示すような回路
構成であり、加算器２の出力データの内の１ビットが信
号線bに供給され、出力データは信号線gに出力される。
又、定数発生器１は図３に示すような回路構成であり、
フラグラッチ及び補正決定器４から出力される、図３に
〜にて示す３種の制御信号即ち、第１ないし第３ビ
ット目のデータが供給され、定数発生器１の４ビットか
らなる出力データは加算器２に供給される。

【００２１】尚、定数発生器１が発生するデータとフラ
グラッチ及び補正決定器４の出力データとの関係を以下
に示す。即ち、フラグラッチ及び補正決定器４の出力デ
ータの上記第１ないし第３ビットのデータが「０００」あ
るいは「００１」であるときには定数発生器１は「０００
０」のデータを加算器２へ送出し、上記第１ないし第３
ビットのデータが「０１１」であるときには定数発生器１
は「０１１０」のデータを加算器２へ送出し、上記第１な
いし第３ビットのデータが「１１０」であるときには定数
発生器１はＢバスから供給される４ビットのデータを加
算器２へ送出する。

【００２２】フラグラッチ及び補正決定器４は図４に示
す構成である。尚、図４に示す構成部分４a、４b、４c
は、図１に示す構成部分４a、４b、４cに一致する。そ
れぞれのフラグラッチ及び補正決定器４a等には、それ
ぞれのブロック等にて多少回路構成が異なるが、信号線
gを介してラッチ回路３から供給される４ビットのデー
タが所定値であるか否かを判断する所定値判断回路４１
a、４１b、４１cと、所定値判断回路４１a等の出力デー
タが供給され、定数発生器１から発生する定数のもとに
なるデータを送出する定数基礎データ発生回路４２a、
４２b、４２cと、第１ブロック等の各ブロック毎、換言
するとニブル単位毎における桁上り信号を発生する桁上
り信号発生回路４３a、４３b、４３cと、を設けてい
る。

【００２３】所定値判断回路４１a等は、上記「答１」
が加算演算にて得られたときには、ニブル値において、
(i)ラッチ回路３から供給される演算結果データが１６
進数で「Ａ」、即ち２進数で「１０１０」以上か否か、(ii)
上記演算結果データが１６進数で「９」、即ち２進数で
「１００１」であって、かつ下位の上記ブロックから桁上
りがあるか否か、又、上記「答１」が減算演算にて得ら
れたときには上記演算結果データがニブル単位で桁上り
信号を発生したか否か、のいずれかの条件を満たしたと
きに信号を定数基礎データ発生回路４２a等に送出す
る。

【００２４】尚、所定値判断回路４１aは、図示するよ
うにＯＲ回路、ＮＡＮＤ回路から構成され、第１ブロッ
クにおけるラッチ回路３が送出する４ビットのデータの
内、下位側の２ビット目及び３ビット目のデータ(図内
では、、にて示す)がＯＲ回路に供給され、４ビッ
ト目のデータ(図内では、にて示す)がＮＡＮＤ回路に
供給される。

【００２５】所定値判断回路４１bは、図示するように
３入力ＮＯＲ回路、ＮＡＮＤ回路、ＡＮＤ回路から構成
され、第２ブロックにおけるラッチ回路３が送出する４
ビットのデータの内、下位側の１ビット目及び４ビット
目の反転データ(図内では、バー、バーにて示す)が
ＮＯＲ回路に供給され、２ビット目及び３ビット目の反
転データ(図内では、バー、バーにて示す)がＮＡＮ
Ｄ回路に供給される。又、第１ブロックにおけるフラグ
ラッチ及び補正決定器４aの定数基礎データ発生回路４
２aから信号線eを介して供給されるデータが３入力ＮＯ
Ｒ回路の一端子に供給される。

【００２６】所定値判断回路４１cは、図示するように
３入力ＮＡＮＤ回路、ＯＲ回路、２入力ＮＡＮＤ回路回
路から構成され、第３ブロックにおけるラッチ回路３が
送出する４ビットのデータの内、下位側の１ビット目及
び４ビット目のデータ(図内では、、にて示す)がＮ
ＡＮＤ回路に供給され、２ビット目及び３ビット目のデ
ータ(図内では、、にて示す)がＮＡＮＤ回路に供給
される。又、第２ブロックにおけるフラグラッチ及び補
正決定器４bの定数基礎データ発生回路４２bから信号線
eを介して供給されるデータが３入力ＮＡＮＤ回路の一
端子に供給される。尚、所定値判断回路４１a等は、図
示した回路構成に限るものではなく上述した機能を行う
構成であればよい。

【００２７】定数基礎データ発生回路４２a等は、１０
進演算命令処理が行なわれるデータが加算演算にて得ら
れた場合と減算演算にて得られた場合とにおいて発生す
る定数データを変更させるためのＡＤＤ信号及び反転Ａ
ＤＤ信号が伝送されるＡＤＤ信号線、反転ＡＤＤ信号線
にそれぞれ一入力端子が接続され、他の入力端子には所
定値判断回路４１a等の出力端が接続される２入力ＡＮ
Ｄ回路等と、該２入力ＡＮＤ回路等の出力側が接続さ
れ、上記加算演算又は減算演算を区別するためのＤＡＪ
信号及び反転ＤＡＪ信号が伝送されるＤＡＪ信号線及び
反転ＤＡＪ信号線に接続されるＮＡＮＤ回路等にて構成
され、信号線cへ３ビットの定数基礎データを送出する
回路４２０と、を有する。尚、図４に示す補正決定器４
b,４cに含まれる回路４２０は、補正決定器４aに含まれ
る回路４２０と同一であるので、その記載を省略してい
る。

【００２８】尚、本実施例におけるフラグラッチ及び補
正決定器４では、加算時と減算時の補正の判断が基本的
に異なる。減算時には、最初の演算サイクルで桁上りが
（ニブル）発生しないことが補正の必要有を示し、加算
時とは逆の判断となる。従ってＡＬＵの制御上、定数基
礎データ発生回路において、加算時と減算時とを区別す
る必要があり、この区別を上記ＤＡＪ信号及び反転ＤＡ
Ｊ信号にて行っている。

【００２９】本実施例の１０進演算命令処理装置におけ
る特徴的な回路である桁上り信号発生回路４３a等は、
クロック端子に供給されるラッチ制御信号にて桁上り信
号を格納するフリップフロップ４３０と、フリップフロ
ップ４３０のデータ出力端子から上記格納データが供給
され、一方上記ＡＤＤ信号が供給されるこれらの論理積
演算を行う２入力ＡＮＤ回路４３２と、該ＡＮＤ回路４
３２の出力側が接続され、一方には上位側のブロックに
おける加算器２aから延在する信号線dが接続されるＯＲ
回路４３１と、から構成される。

【００３０】又、フラグラッチ及び補正決定器４a及び
４cにおいては、フリップフロップ４３０の反転出力端
子は、所定値判断回路４１a、４１c並びに定数基礎デー
タ発生回路４２a、４２cに接続され、フラグラッチ及び
補正決定器４bにおいては、フリップフロップ４３０の
出力端子が所定値判断回路４１b及び定数基礎データ発
生回路４２bに接続される。又、フリップフロップ４３
０から送出される桁上り信号は、このフリップフロップ
４３０が備わるブロックにおける桁上り信号として送出
される。

【００３１】このように構成される１０進演算命令処理
装置における動作を以下に説明する。尚、１６進数にて
表示すると「２３２３４５４５」の加算データがＡバスを
介して供給され、一方１６進数にて表示すると「２３２
７４４４５」の被加算データがＢバスを介して供給さ
れ、これらの加算演算結果を１０進演算命令処理する場
合を例にとる（以下、この例を例１と称する）。又、Ａ
ＬＵ演算時に上記データは各数字は２進数で４ビットに
て表現されており、合計３２ビットから構成される。

【００３２】加算データにおける最下位の数字「５」を表
現する２進数で４ビットのデータが図１に示す第１ブロ
ックに備わる加算器２aに供給され、被加算データにお
ける最下位の数字「５」を表現する２進数で４ビットのデ
ータが第１ブロックに備わる定数発生器１を介して加算
器２aに供給される。この最下位データの場合と同様
に、加算データにおける下位側２位の数字「４」を表現す
る２進数で４ビットのデータが第２ブロックに備わる加
算器２bに供給され、被加算データにおける最下位の数
字「４」を表現する２進数で４ビットのデータが第２ブロ
ックに備わる定数発生器１を介して加算器２bに供給さ
れる。以下同様して加算、被加算の最上位のそれぞれの
数字に対応する２進数で４ビットのデータが第８ブロッ
クの加算器２bに供給される。

【００３３】このようにして上記加算データと上記被加
算データとの加算演算が行なわれ、結果データ「４６４
Ａ８９８Ａ」が得られ、この結果データについて１０進
演算命令処理を行う。１０進演算命令処理を行う場合、
本実施例の１０進演算命令処理装置を構成する加算器２
の演算能力が、桁上り信号の伝搬速度との関係より、上
記１０進演算命令処理装置を含むＣＰＵの１動作サイク
ルレートにおいては図１に示す例えば第４ブロックまで
演算するのが限界であるとすれば、ＤＡＪ信号を複数本
数備え、本実施例の１０進演算命令処理装置では制御回
路５から送出する第１制御信号ＤＡＪ（以下、第１ＤＡ
Ｊ信号という）により第１から第４ブロックを一群と
し、第２制御信号ＤＡＪ（以下、第２ＤＡＪ信号とい
う）により第５から第８ブロックを他の一群として１０
進演算命令処理動作を行わせるものとする。

【００３４】即ち、この例１では、１０進演算命令処理
を２回行う。１回目の１０進演算命令処理では、上記結
果データ「４６４Ａ８９８Ａ」の下位側の「８９８Ａ」につ
いて、該「８９８Ａ」に対応して発生させる定数と１０
進演算命令処理を行い、このとき上位側の「４６４Ａ」
については「００００」（１６進数）のデータとの１０
進演算命令処理を行い、換言すると上位側「４６４Ａ」
については１０進演算命令処理を行わない。このように
して得られるデータについて再度１０進演算命令処理を
行なうが、次の２回目の１０進演算命令処理では、上記
上位側の「４６４Ａ」について、該「４６４Ａ」に対応し
て発生させる定数との１０進演算命令処理を行い、この
とき下位側の「８９８Ａ」については「００００」（１
６進数）のデータとの１０進演算命令処理を行い、換言
すると下位側「８９８Ａ」については１０進演算命令処
理を行わない。このように２回１０進演算命令処理を行
い、最終的に１０進演算命令処理されたデータを得る。

【００３５】このようにまず第１ないし第４ブロックに
ついて１０進演算命令処理を行い、次に第５ないし第８
ブロックについて１０進演算命令処理を行うための制御
は、図４に示す定数基礎データ発生回路４２ａ等に備わ
る回路４２０へ制御回路５からそれぞれ供給されるＤＡ
Ｊ信号によりいずれの回路４２０より有効なデータを送
出させるかを制御することにより行う。上記例１の場合
では、まず１回目の１０進演算命令処理では、第１ない
し第４ブロックにおける定数基礎データ発生回路４２ａ
等に備わる回路４２０から有効なデータが送出され第５
ないし第８ブロックにおける定数基礎データ発生回路４
２ａ等に備わる回路４２０からは「０」のデータが送出
されるように、第１ないし第４ブロックの回路４２０へ
は第１ＤＡＪ信号を供給し第５ないし第８ブロックの回
路４２０へは第２ＤＡＪ信号を供給する。次に２回目の
１０進演算命令処理では、第１ないし第４ブロックにお
ける定数基礎データ発生回路４２ａ等に備わる回路４２
０から「０」のデータが送出され、第５ないし第８ブロ
ックにおける定数基礎データ発生回路４２ａ等に備わる
回路４２０からは有効なデータが送出されるように、第
１ないし第４ブロックの回路４２０へは第２ＤＡＪ信号
を供給し第５ないし第８ブロックの回路４２０へは第１
ＤＡＪ信号を供給する。

【００３６】尚、例１では上記第１及び第２ＤＡＪ信号
は、４ブロック単位にて供給したがこれに限るものでは
なく、それぞれのブロック毎に個別に供給するようにし
ても良いし、逆に８つのすべてのブロックを一単位とし
てするようにしても良い。

【００３７】まず、上記結果データ「４６４Ａ８９８Ａ」
の下位側の「８９８Ａ」について１０進演算命令処理を行
う場合について説明する。上記結果データ「４６４Ａ８
９８Ａ」の最下位のデータ「Ａ」が図１に示す第１ブロ
ックのＡバスを介して加算器２ａに供給され、下２位の
データ「８」が第２ブロックのＡバスを介して加算器２
ｂに供給され、下３位のデータ「９」が第３ブロックの
Ａバスを介して加算器２ａに供給され、以下同様にし
て、最上位のデータ「４」が第８ブロックのＡバスを介
して加算器２ｂに供給される。以下に各位のデータ毎に
１０進演算命令処理動作を説明する。

【００３８】図１に示す第１ブロックに備わるフラグラ
ッチ及び補正決定器４aには、ラッチ回路３から最下位
の数字である「Ａ」、即ち２進数で「１０１０」が供給され
る。つまり、フラグラッチ及び補正決定器４aに含まれ
る所定値判定回路４１aに上記データ「１０１０」の第２
から第４ビット目のデータ、即ち「１０１」が供給され
る。該データ「１０１」が供給されることで所定値判定
回路４１aは、図４に示す論理回路構成による論理動作
を行い、その結果、１０進演算命令処理を必要とする旨
の信号を次段の定数基礎データ発生回路４２aに送出す
る。

【００３９】今、加算演算結果による１０進演算命令処
理を実行しているので、第１ＤＡＪ信号の信号レベルは
ハイレベル(＝１)であり、定数基礎データ発生回路４２
aは図示する論理回路構成による論理演算を行い、その
結果、３ビットの「０１１」のデータを信号線cを介して
定数発生器１へ送出する。定数発生器１は、供給される
上記３ビットのデータに基づき図３に示す論理回路構成
による論理動作を行い、その結果、１６進数で「６」、２
進数で「０１１０」のデータを加算器２aへ送出する。

【００４０】よって加算器２ａは、上記データ「８９８
Ａ」の最下位のデータ「Ａ」と１６進数で「６」のデー
タとの加算を、それぞれ２進数にて表現した４ビットの
データにて行う。そしてその結果得られた４ビットの結
果データはラッチ回路３へ送出されラッチ回路３からＡ
バスへ送出される。尚、このとき第１ＤＡＪ信号の信号
レベルをローレベルとすることでフラグラッチ及び補正
決定器４ａから信号線Cへ送出されるないしの値は
固定値であるＨレベルとなる。それによって図３に示す
定数発生器１には、Ｂ（０）ないしＢ（３）、つまりバ
スの値が供給される。又、加算器２ａにおける４ビット
のデータの演算により発生した桁上り信号は、信号線ｄ
を介してフラグラッチ及び補正決定器４ａに含まれる桁
上り信号発生回路４３ａを構成するＯＲ回路４３１に供
給されＡＮＤ回路４３２の出力データと論理和演算さ
れ、その結果がフリップフロップ４３０へ供給される。
そして、第１ブロックにおける桁上り信号としてフリッ
プフロップ４３０から桁上り信号Ｃ３が送出されるとと
もに、上記ＡＮＤ回路４３２へ送出される。

【００４１】次に、上記データ「８９８Ａ」の下２位の
データ「８」について１０進演算命令処理を行う場合を
説明する。尚、各動作説明は順に行うが各ブロックにお
ける１０進演算命令処理自体は同時に進行するものであ
る。図１に示す第２ブロックに備わるフラグラッチ及び
補正決定器４ｂには、ラッチ回路３から下２位の数字で
ある「８」、即ち２進数で「１０００」が供給される。そし
てフラグラッチ及び補正決定器４ｂに含まれる所定値判
定回路４１ｂには、図４に示すように、上記データ「１
０００」の反転データ「０１１１」が供給される。該デ
ータ「０１１１」が供給されることで所定値判定回路４
１ｂは、図４に示す論理回路構成による論理動作を行
い、その結果、１０進演算命令処理は不要とする旨の信
号を次段の定数基礎データ発生回路４２ｂに送出する。

【００４２】上述のごとく第１ＤＡＪ信号の信号レベル
はハイレベル(＝１)であり、定数基礎データ発生回路４
２ｂは図示する論理回路構成による論理演算を行い、そ
の結果、３ビットの「０１０」のデータを信号線cを介し
て定数発生器１へ送出する。定数発生器１は、供給され
る上記３ビットのデータに基づき図３に示す論理回路構
成による論理動作を行い、その結果、１６進数で「０」、
２進数で「００００」のデータを加算器２ｂへ送出す
る。

【００４３】よって加算器２ｂは、上記データ「８９８
Ａ」の下２位のデータ「８」と１６進数で「０」のデー
タと第１ブロックの加算器２ａから供給される桁上りデ
ータとの加算を、それぞれ２進数にて表現した４ビット
のデータにて行う。その結果得られた４ビットの結果デ
ータはラッチ回路３へ送出されラッチ回路３からＡバス
へ送出される。このとき第１ＤＡＪ信号の信号レベルが
ローレベルでありフラグラッチ及び補正決定器４ｂから
送出されるないしの値がＨレベルとなるのは上述し
た第１ブロックの場合と同様である。

【００４４】又、第２ブロックにおける演算では、加算
器２ｂにおいて桁上り信号は発生しないので、桁上り信
号発生回路４３ａを構成するＯＲ回路４３１には桁上り
信号は供給されない。よってフリップフロップ４３０に
「１」のデータが供給されることもないので第２ブロッ
クからは桁上り信号は送出されない。

【００４５】尚、第１ブロックの説明にて記載したよう
に、加算器２ｂから桁上り信号が供給されなくとも、桁
上り信号発生回路４３ａ等では加算器２ｂからの桁上り
信号とＡＮＤ回路４３２の出力データとの論理和演算が
行われるので、加算の場合、例えば前回演算サイクルで
桁上りが発生したときのようにＡＮＤ回路４３２から
「１」のデータが送出されている場合には各ブロックか
ら桁上り信号が送出される場合はある。

【００４６】次に、上記データ「８９８Ａ」の下３位の
データ「９」について１０進演算命令処理を行う場合を
説明する。図１に示す第３ブロックに備わるフラグラッ
チ及び補正決定器４ｃには、ラッチ回路３から下３位の
数字である「９」、即ち２進数で「１００１」が供給され
る。そしてフラグラッチ及び補正決定器４ｃに含まれる
所定値判定回路４１ｃには、図４に示すように上記デー
タ「１００１」が供給される。該データ「１００１」が供
給され、又、第２ブロックに備わる定数基礎データ発生
回路４２ｂから桁上り信号が供給されないことに基づ
き、所定値判定回路４１ｃは、図４に示す論理回路構成
による論理動作を行い、その結果、１０進演算命令処理
は不要とする旨の信号を次段の定数基礎データ発生回路
４２ｃに送出する。以下の動作は上述した第２ブロック
における動作と同様であるので説明を省略する。尚、第
３ブロックにおける演算の結果、桁上り信号は送出され
ない。

【００４７】次に、上記データ「８９８Ａ」の最上位の
データ「８」について１０進演算命令処理を行う場合を
説明する。第４ブロックに備わるフラグラッチ及び補正
決定器は、図１に示すように、上述した第２ブロックに
備わるフラグラッチ及び補正決定器４ｂと同じものであ
るので、上記最上位データ「８」の１０進演算命令処理
は上述した第２ブロックにおける動作説明と同様である
ので、その説明は省略する。尚、第４ブロックにおける
演算の結果、桁上り信号は送出されない。

【００４８】以上の動作にて上記結果データ「４６４Ａ
８９８Ａ」の下位側の「８９８Ａ」について１０進演算命
令処理を行ったことになり、又、上記結果データの上位
側の「４６４Ａ」を処理する第５ブロックないし第８ブ
ロックの回路４２０には上述したように第２ＤＡＪ信号
を供給しているので定数基礎データ発生回路４２ａ等か
ら定数発生器１へは「００Ｘ」（Ｘは１又は０）のデー
タが送出され、定数発生器１から加算器２ａ等には２進
数で４ビットの「００００」のデータが供給されるの
で、上記上位側の「４６４Ａ」については１０進演算命
令処理は行われず、当該１０進演算命令処理装置からは
上記「４６４Ａ」のデータがそのまま送出される。した
がって１回目の１０進演算命令処理にて得られるデータ
は「４６４Ａ８９９０」となる。そしてこの「４６４Ａ
８９９０」のデータに基づき２回目の１０進演算命令処
理を行う。

【００４９】上記データ「４６４Ａ８９９０」の最下位
のデータ「０」が図１に示す第１ブロックのＡバスを介
して加算器２ａに供給され、下２位のデータ「９」が第
２ブロックのＡバスを介して加算器２ｂに供給され、下
３位のデータ「９」が第３ブロックのＡバスを介して加
算器２ａに供給され、以下同様にして、最上位のデータ
「４」が第８ブロックのＡバスを介して加算器２ｂに供
給される。以下に各位のデータ毎に１０進演算命令処理
動作を説明する。

【００５０】上述したように、上記データ「４６４Ａ８
９９０」の下位側の「８９９０」を処理する第１ブロッ
クないし第４ブロックの回路４２０には上述したように
第２ＤＡＪ信号を供給しているので定数基礎データ発生
回路４２ａ等から定数発生器１へは「００Ｘ」（Ｘは１
又は０）のデータが送出され、定数発生器１から加算器
２ａ等には２進数で４ビットの「００００」のデータが
供給されるので、上記下位側の「８９９０」については
１０進演算命令処理は行われず、当該１０進演算命令処
理装置からは上記「８９９０」のデータがそのまま送出
される。

【００５１】第５ブロックに備わるフラグラッチ及び補
正決定器は、図１に示すように、１回目の１０進演算命
令処理にて説明した、第３ブロックに備わるフラグラッ
チ及び補正決定器４ｃと同じ構成である。第５ブロック
に備わるフラグラッチ及び補正決定器４ｃには、ラッチ
回路３から上記上位側の「４６４Ａ」のデータにおける
最下位の数字である「Ａ」、即ち２進数で「１０１０」のデ
ータが供給される。尚、第４ブロックにおける定数基礎
データ発生回路４２ｂでは桁上り信号は発生していない
ので桁上り信号の供給はない。したがって、データ「１
０１０」が供給されることで所定値判定回路４１ｃは、
図４に示す論理回路構成による論理動作を行い、その結
果、１０進演算命令処理を必要とする旨の信号を次段の
定数基礎データ発生回路４２aに送出する。

【００５２】定数基礎データ発生回路４２ｃは図示する
論理回路構成による論理演算を行い、その結果、３ビッ
トの「０１１」のデータを信号線cを介して定数発生器１
へ送出する。定数発生器１は、供給される上記３ビット
のデータに基づき図３に示す論理回路構成による論理動
作を行い、その結果、１６進数で「６」、２進数で「０１
１０」のデータを加算器２aへ送出する。

【００５３】よって加算器２ａは、上記データ「４６４
Ａ」の最下位のデータ「Ａ」と１６進数で「６」のデー
タとの加算を、それぞれ２進数にて表現した４ビットの
データにて行う。そしてその結果得られた４ビットの結
果データはラッチ回路３へ送出されラッチ回路３からＡ
バスへ送出される。尚、このとき第１ＤＡＪ信号の信号
レベルをローレベルとすることでフラグラッチ及び補正
決定器４ａから送出されるないしの値がＨレベルと
なる。又、加算器２ａにおける４ビットのデータの演算
により発生した桁上り信号は、信号線ｄを介してフラグ
ラッチ及び補正決定器４ｃに含まれる桁上り信号発生回
路４３ｃを構成するＯＲ回路４３１に供給されＡＮＤ回
路４３２の出力データと論理和演算され、その結果がフ
リップフロップ４３０へ供給される。そして、第５ブロ
ックにおける桁上り信号としてフリップフロップ４３０
から桁上り信号Ｃ１９が送出されるとともに、上記ＡＮ
Ｄ回路４３２へ送出される。

【００５４】次に、上記データ「４６４Ａ」の下２位か
ら最上位のデータ「４」、「６」、「４」について１０
進演算命令処理を行う場合については、１回目の１０進
演算命令処理にて説明した第２ブロックないし第４ブロ
ックにおける動作説明と同様であるので、その説明は省
略する。このようにして上記結果データ「４６４Ａ８９
８Ａ」の上位側の「４６４Ａ」について１０進演算命令処
理が終了する。したがって２回目の１０進演算命令処理
にて得られる１０進数のデータは「４６５０８９９０」
となり、又、このデータが最終的に必要とするデータで
ある。

【００５５】以上説明したように本実施例における１０
進演算命令処理装置は、加算あるいは減算した結果デー
タを再びＡＬＵに入力し１０進演算命令処理を行なうタ
イプであって、１０進演算命令処理を複数回に分けて行
なうことができるようにしたので、演算に要するサイク
ル数はその分増えるが、専用の１０進演算命令処理装置
をＡＬＵに付加し１サイクルにて１０進演算命令処理を
行わせるタイプに比べてＡＬＵの内部伝搬遅延時間を減
少させることができる。即ち、ＣＰＵの１サイクルにて
１０進演算命令処理を行わせる場合、ＣＰＵの動作サイ
クルレートを高速化しても１０進演算命令処理における
桁上り信号等の伝搬遅延により１０進演算命令処理を１
サイクル時間内に終了させることができなくなり、ＣＰ
Ｕの処理動作は停止する。１０進演算命令処理は、他の
処理動作と平行して実行させることが困難な独立性の高
い動作であり、又、付加的な動作であるが、このような
動作処理のためにＣＰＵ全体の動作が停止するのはシス
テム全体として不利である。しかし本実施例の１０進演
算命令処理装置のように１０進演算命令処理を複数分割
してＣＰＵの１サイクルにてＡＬＵが処理可能なところ
までを１回で処理するようにすることで、ＣＰＵの動作
サイクルレートは１０進演算命令処理を考慮せずに高速
化を図ることが可能であり、そのような高速化されたサ
イクルレートにおいても本実施例の１０進演算命令処理
装置はＣＰＵの動作処理を停止させることなく実行する
ことができ、又、別個に１０進演算命令処理装置を付加
するタイプではないのでハードウエアを付加する必要も
ない。

【００５６】次に信号発生回路４３ａ等を設けた理由及
び設けることで得られる効果を説明する。例えばデータ
「８３２３２３２５」（１６進数）とデータ「８００７
１２３４」（１６進数）との加算結果データ「０３２Ａ
３５５９」を１０進演算命令処理する場合を例に採る
（以下、この例を例２と称す）。尚、２進演算における
「８３２３２３２５」と「８００７１２３４」と加算演
算では加算結果データ「０３２Ａ３５５９」（１６進
数）において桁上り信号「１」が発生する。上述したよ
うな１０進演算命令処理装置にて桁上り信号発生回路４
３ａ等が除かれた装置において、上記加算結果データの
１０進演算命令処理を上記実施例のように例えば２回に
分けて実行した場合、その演算過程は以下の表３に示す
ようになる。

【００５７】

【表３】

【００５８】上記演算過程を略説すると、まず加算結果
データ「０３２Ａ３５５９」の下位側の「３５５９」に
ついて１０進演算命令処理を行うが、このとき定数発生
器から送出される定数データは、上記「３５５９」の場
合、上述した動作説明を参照すると、「００００」（１
６進数）となる。よって１回目の１０進演算命令処理で
は上記加算結果データ「０３２Ａ３５５９」と「０００
０００００」との加算演算となり、その結果データは
「０３２Ａ３５５９」となる。即ち、１回目の１０進演
算命令処理において桁上り信号は発生しない。

【００５９】次に、加算結果データ「０３２Ａ３５５
９」の上位側の「０３２Ａ」について１０進演算命令処
理を行うが、このとき定数発生器から送出される定数デ
ータは、上記「０３２Ａ」の場合、上述した動作説明を
参照すると、「６００６」（１６進数）となる。尚、上
記「０３２Ａ」の最上位の「０」のデータは実際には桁
上りが生じた結果における「０」であるから、該データ
「０」に対応する定数は「６」とある。よって２回目の
１０進演算命令処理では上記加算結果データ「０３２Ａ
３５５９」と「６００６００００」との加算演算とな
り、その結果データは「６３３０３５５９」となる。即
ち、２回目の１０進演算命令処理においても桁上り信号
は発生しない。又、上述したように「０」が桁上り後の
「０」であるのか否かを判断しなければならない。この
ように、１０進演算命令処理を単に複数回に分割して行
った場合には、本来発生すべき桁上り信号が発生しない
という問題点が生じ、この問題点を解消するためには発
生した桁上り信号を保持し、又、上述したように適切な
定数発生時期に適切な定数を発生させるという制御を必
要とする。

【００６０】又、桁上り信号がどのサイクルにて発生す
るかを認識しておく必要があるという問題点もある。例
えばデータ「２３２３２３２５」（１６進数）とデータ
「７６７６７６７５」（１６進数）との加算結果データ
「９９９９９９９Ａ」を１０進演算命令処理する場合を
例に採る（以下、この例を例３と称す）。尚、２進演算
における「２３２３２３２５」と「７６７６７６７５」
と加算演算では加算結果データ「９９９９９９９Ａ」
（１６進数）においては桁上り信号は発生しない。上述
したような１０進演算命令処理装置にて桁上り信号発生
回路４３ａ等が除かれた装置において、上記加算結果デ
ータの１０進演算命令処理を上記実施例のように例えば
２回に分けて実行した場合、その演算過程は以下の表４
に示すようになる。

【００６１】

【表４】

【００６２】上記演算過程を略説すると、まず加算結果
データ「９９９９９９９Ａ」の下位側の「９９９Ａ」に
ついて１０進演算命令処理を行うが、このとき定数発生
器から送出される定数データは、上記「９９９Ａ」の場
合、上述した動作説明を参照すると、「６６６６」（１
６進数）となる。よって１回目の１０進演算命令処理で
は上記加算結果データ「９９９９９９９Ａ」と「０００
０６６６６」との加算演算となり、その結果データは
「９９９Ａ００００」となる。即ち、１回目の１０進演
算命令処理において桁上り信号は発生しない。

【００６３】次に、加算結果データ「９９９Ａ０００
０」の上位側の「９９９Ａ」について１０進演算命令処
理を行うが、このとき定数発生器から送出される定数デ
ータは、上記「９９９Ａ」の場合、上述した動作説明を
参照すると、「６６６６」（１６進数）となる。よって
２回目の１０進演算命令処理では上記加算結果データ
「９９９Ａ００００」と「６６６６００００」との加算
演算となり、その結果データは「００００００００」と
なり、２回目の１０進演算命令処理において桁上り信号
が発生する。この場合、上記例２のように２進演算にお
ける結果にて発生する桁上り信号を保持するとすると、
この例３においては桁上り信号がないことになり、例
２、例３から分かるように、一律に所定時点のサイクル
における桁上り信号を保持するという制御では対応でき
ず、演算するデータによって桁上り信号を保持するタイ
ミングを制御しなければならないという問題がある。

【００６４】桁上り信号発生回路４３ａ等は、このよう
な問題点を解決するために設けたものである。上述した
動作説明においても説明したように、桁上り信号発生回
路４３ａ等は、第１ないし第８ブロックのそれぞれに設
けられ、かつ前回の１０進演算命令処理における桁上り
信号と、今回の１０進演算命令処理における下位側のブ
ロックにおける加算器２ａ等からの桁上り信号との論理
和演算を行なうことから、一度桁上り信号が発生する
と、上記例２のように発生すべき桁上り信号が発生しな
いという問題点は生じない。

【００６５】又、各ブロック毎に桁上り信号発生回路４
３ａ等を設けているので、例えば３２ビットのデータに
ついて１０進演算命令処理を行なう場合であっても、例
えば所要のデータが８ビット目までのデータであるよう
な場合には、ブロックを選択することで上記８ビット目
までにおける桁上り信号を得ることができる。

【００６６】又、図４に示すように、桁上り信号発生回
路４３ａ等の出力側を所定値判断回路４１ａ等、及び定
数基礎データ発生回路４２ａ等に接続しているので、桁
上りが生じたときに応じて、１０進演算命令処理に必要
な正しい定数を定数発生器１から発生させることができ
る。

【００６７】桁上り信号発生回路４３ａ等の具体的な動
作を上記例２の場合について説明する。２進演算におけ
る加算結果データ「０３２Ａ３５５９」の下位側のデー
タ「３５５９」については桁上りは発生しないので説明
を省略し、上位側のデータ「０３２Ａ」について説明す
る。データ「０３２Ａ」の最下位のデータ「Ａ」につい
ての１０進演算命令処理は図１に示す第５ブロックが行
なう。データ「Ａ」を表す２進数の４ビットの各データ
が補正決定器４ｃの所定値判断回路４１ｃに供給され、
又、第４ブロックにおける加算器２ｂからは桁上り信号
は供給されていないことから、桁上り信号発生回路４３
ｃのフリップフロップ４３０からは「０」のデータが所
定値判断回路４１ｃ及び定数基礎データ発生回路４２ｃ
へ送出される。よって定数基礎データ発生回路４２ｃか
ら送出される３ビットのデータは「０１０」となり、第
５ブロックの定数発生器１からは「６」（１６進数）の
データが加算器２ａへ送出される。

【００６８】よって加算器２ａは、「Ａ」と「６」のデ
ータの加算を行う。よって第５ブロックの加算器２ａか
らは桁上り信号が次段の第６ブロックにおける桁上り信
号発生回路４３ｂにおけるＯＲ回路４３１に送出され
る。次に、データ「０３２Ａ」の下２位のデータ「２」
についての１０進演算命令処理は図１に示す第６ブロッ
クが行なう。データ「２」を表す２進数の４ビットの各
データが補正決定器４ｂの所定値判断回路４１ｂに供給
され、桁上り信号発生回路４３ｂのフリップフロップ４
３０からは「１」のデータが所定値判断回路４１ｂ及び
定数基礎データ発生回路４２ｂへ送出されるとともに、
第６ブロックにおける桁上り信号として外部へ送出され
る。よって定数基礎データ発生回路４２ｂから送出され
る３ビットのデータは「００１」となり、第６ブロック
の定数発生器１からは「０」（１６進数）のデータが加
算器２ａへ送出される。よって加算器２ｂは、「２」と
「０」と第５ブロックの加算器２ａから供給される桁上
り信号とを加算し、データ「３」を送出する。

【００６９】以下同様に１０進演算命令処理を実行す
る。結果的に上記データ「０３２Ａ」と加算される定数
は「０００６」となり、２回目の１０進演算命令処理さ
れた答えは「０３３０」となり、かつ第６ブロックから
桁上り信号が送出されているので、２回目の１０進演算
命令処理にて桁上り信号が発生し、１，２回の１０進演
算命令処理された答えは「０３３０３５５９」となり桁
上り信号が「１」となる。

【００７０】このように桁上り信号発生回路４３ａ等を
設けることで、発生すべき桁上り信号が発生しないと
か、演算結果データを複数回に分割して１０進演算命令
処理を行なう場合、演算データに応じて桁上り信号発生
時期に注意を払う必要あるという問題点を解決すること
ができる。

【００７１】尚、上述した実施例では、加算演算結果デ
ータについて１０進演算命令処理を実行する場合につい
て説明したが、図１ないし図４に示す装置にて、減算演
算結果データについて１０進演算命令処理を行なうこと
もできる。減算演算に対して１０進演算命令処理を実行
する場合、図４に示すＤＡＪ信号の信号レベルを「０」
とする。又、図１に示す補正決定器４ａ等は、演算結果
データが桁上り信号を発生しないときに、定数発生器１
へ定数「６」の発生を指示する。又、補正決定器４ａ等
に備わる桁上り信号発生回路４３ａ等は、２進演算され
た減算結果データにおいて桁上り信号が発生した場合に
はこれを保持し、以後に行なう１０進演算命令処理にお
いて発生する桁上り信号は無視する。尚、減算演算の場
合、補正決定器４ａ等から定数発生器１へ供給されるデ
ータは、図３に示すデータを反転したものである。これ
らの制御は、この１０進演算命令処理装置を備えるＣＰ
Ｕに含まれるプログラムロジックアレイ（以下、ＰＬＡ
と記す）からのＡＤＤ制御信号にて制御される。

【００７２】

【発明の効果】以上詳述したように本発明によれば、算
術論理演算手段に複数のブロックを備え、制御手段にて
所定のブロックを演算可能とすることで、１０進演算命
令処理される演算結果データを複数に分割して１０進演
算命令処理を行なうことができる。このように１０進演
算命令処理する演算結果データを複数回に分けて１０進
演算命令処理が可能となることで、中央演算処理装置の
動作サイクルレートの高速化に追従して１０進演算命令
処理を実行することができる。

【００７３】又、各ブロック毎に桁上り信号発生手段を
備え、例えば加算にて演算結果データを得た場合では、
前回の１０進演算命令処理にて発生した桁上り信号と下
位側の加算手段から供給される桁上り信号との論理和演
算を行なうようにしたので、１０進演算命令処理におい
て発生すべき桁上り信号が演算途中で消失するという問
題点を解消することができ、又、各ブロックから桁上り
信号が発生するので桁上り信号が発生した時点に注意を
払う必要がなくなる。

【図面の簡単な説明】

【図１】 本発明の１０進演算命令処理装置の一実施例
における構成を示すブロック図である。

【図２】 図１に示すラッチ回路の一回路構成例を示す
回路図である。

【図３】 図１に示す定数発生器の一回路構成例を示す
回路図である。

【図４】 図１に示す補正決定器の一回路構成例を示す
回路図である。

【符号の説明】

１…定数発生器、２ａ，２ｂ…加算器、３…ラッチ回
路、 ４ａ，４ｂ，４ｃ…補正決定器、 ４１ａ，４１ｂ，４１ｃ…所定値判断回路、 ４２ａ，４２ｂ，４２ｃ…定数基礎データ発生回路、 ４３ａ，４３ｂ，４３ｃ…桁上り信号発生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 算術論理演算手段から送出された２進数
   表現の演算結果データを上記算術論理演算手段にて１０
   進数表現に変換する１０進演算命令処理を行う場合、上
   記算術論理演算手段にフィードバック供給される上記演
   算結果データと、定数データとに基づき上記１０進演算
   命令処理を行う、１０進演算命令処理装置において、 上記算術論理演算手段は１０進演算命令処理される上記
   演算結果データが４ビット単位にてそれぞれに供給され
   る複数のブロックを備え、各ブロックは、 上記フィードバック供給される上記演算結果データにお
   ける４ビット単位のデータと、４ビットからなる定数デ
   ータとを加算する加算手段と、 上記加算手段から供給される４ビット単位のデータに基
   づき上記４ビット単位のデータについての１０進演算命
   令処理の要否を判断する補正決定手段と、 上記補正決定手段から供給される１０進演算命令処理の
   要否に関するデータに基づき上記定数データを発生し上
   記加算手段へ送出する定数発生手段と、を有し、 ４ビット単位に分割された上記１０進演算命令処理され
   る上記演算結果データについて複数回に分割して１０進
   演算命令処理が可能なように、当該１０進演算命令処理
   装置が備わる中央演算処理装置の１動作サイクルにて演
   算処理可能な範囲内にある上記ブロックを演算可能状態
   とし、その他の上記ブロックを非演算処理状態とする制
   御信号を上記各ブロックへ送出する制御手段を備えたこ
   とを特徴とする１０進演算命令処理装置。
2. 【請求項２】 算術論理演算手段から送出された２進数
   表現の演算結果データを上記算術論理演算手段にて１０
   進数表現に変換する１０進演算命令処理を行う場合、上
   記算術論理演算手段にフィードバック供給される上記演
   算結果データと、定数データとに基づき上記１０進演算
   命令処理を行う、１０進演算命令処理装置において、 上記算術論理演算手段は１０進演算命令処理される上記
   演算結果データが４ビット単位にてそれぞれに供給され
   る複数のブロックを備え、各ブロックは、 上記フィードバック供給される上記演算結果データにお
   ける４ビット単位のデータと、４ビットからなる定数デ
   ータとを加算する加算手段と、 上記加算手段から供給される４ビット単位のデータに基
   づき上記４ビット単位のデータについての１０進演算命
   令処理の要否を判断する補正決定手段と、 上記補正決定手段から供給される１０進演算命令処理の
   要否に関するデータに基づき上記定数データを発生し上
   記加算手段へ送出する定数発生手段と、を有し、 ４ビット単位に分割された上記１０進演算命令処理され
   る上記演算結果データについて複数回に分割して１０進
   演算命令処理が可能なように、当該１０進演算命令処理
   装置が備わる中央演算処理装置の１動作サイクルにて演
   算処理可能な範囲内にある上記ブロックを演算可能状態
   とし、その他の上記ブロックを非演算処理状態とする制
   御信号を上記各ブロックへ送出する制御手段を備え、 上記補正決定手段は、加算にて上記演算結果データを得
   た場合には、上記加算手段から供給される４ビット単位
   のデータが、１０進数で１０以上のとき、又は、１０進
   数で９でありかつ下位側の上記加算手段から桁上り信号
   が供給されるときに当該ブロックの出力データについて
   １０進演算命令処理要と判断し、又、減算にて上記演算
   結果データを得た場合には、４ビット単位にて桁上り信
   号が発生しないときに上記ブロックの出力データについ
   て１０進演算命令処理要と判断し、所定データを送出す
   る、所定値判断及び定数基礎データ発生手段と、 加算にて上記演算結果データを得た場合には複数回に分
   割して行われる１０進演算命令処理における前回の１０
   進演算命令処理における桁上り信号と下位側の加算手段
   から供給される桁上り信号との論理和演算を行い、該論
   理和演算にて得られたデータを保持し、一方、減算にて
   上記演算結果データを得た場合には上記２進数表現の初
   回演算結果データにおいて発生した桁上り信号を保持
   し、保持した桁上り信号を外部並びに上記所定値判断及
   び定数基礎データ発生手段へ送出する桁上り信号発生手
   段と、を備えたことを特徴とする１０進演算命令処理装
   置。
3. 【請求項３】 上記定数発生手段は、上記補正決定手段
   から供給される上記所定データに基づき２進数にて０又
   は６の上記定数データを発生し上記加算手段へ送出す
   る、請求項１又は２のいずれかに記載の１０進演算命令
   処理装置。