JP2001125769A - 演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 演算処理に影響を与えることなくメモリ容量
を削減した演算装置を得る。 【解決手段】 演算ネットワークからの出力でデータ間
の差分を計算する演算器と、出力データと差分値を格納
するメモリを有し、メモリから演算処理データを出力す
る場合には、メモリに記録されたデータと差分値から元
のデータを計算する加算器を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は連続して大量のデ
ータを高速で演算を実行する演算装置において、データ
を保持するメモリ容量を削減するために、データ間の差
分値を計算し、そのデータの差分値を保持し、出力する
際に差分値からデータを復元する様に工夫した演算装置
に関するものである。

【０００２】

【従来の技術】図１２は、演算を高速に実施するための
計算機の構成を示すブロック図の例で、１は計算機を制
御するＣＰＵ、２はＣＰＵ１のプログラムやデータを格
納するメモリ、３は計算機と外部とのやりとりを行う外
部インタフェース、４は演算を高速に実行する演算器、
５は演算器４のデータを格納するローカルメモリ、６は
ＣＰＵ１とメモリ２と外部インタフェース３と演算器４
とローカルメモリ５との間のデータ転送を行うシステム
バス、７は演算器４とローカルメモリ５とのデータ転送
を行うローカルメモリ、８は演算器４とローカルメモリ
５とローカルバス７をまとめた演算装置である。図１３
は上記演算装置８の１例であるフレキシブルな演算ネッ
トワークのブロック図の例で、図において１と５は図１
２と同じものである。９はローカルメモリ６のうちの演
算処理データを格納しておく入力データメモリ、１０，
１１，１２，１３はデータバス、１４，１５，１６，１
７，１８は上記データバス１０，１１，１２，１３の中
から特定のデータバスを選択するデータセレクタ、１９
はデータセレクタ１４の出力を入力とする演算器、同様
に２０，２１，２２はそれぞれデータセレクタ１５，１
６，１７の出力を入力とする演算器、２３は演算器１
９，２０，２１，２２の出力を選択してデータバス１０
へ出力するデータセレクタ、同様に２４，２５，２６は
それぞれ演算器１９，２０，２１，２２の出力を選択し
てデータバス１１，１２，１３へ出力するデータセレク
タ、２７はデータセレクタ１８の出力を入力とし演算結
果を格納する出力データメモリ、２８は演算器１９，２
０，２１，２２及びデータセレクタ１４，１５，１６，
１７，１８，２３，２４，２５，２６を制御する制御レ
ジスタ群、２９は入力データメモリ９のアドレスを制御
する第１のアドレスジェネレータ、３０は出力データメ
モリ２７のアドレスを制御する第２のアドレスジェネレ
ータ、３１は高速に演算を行う演算ネットワーク部であ
る。また、演算器１９，２０，２１，２２はすべて同一
の機能をもった演算器でも、異なった機能を持った演算
器、例えば演算器１９はＡＬＵ、演算器２０は乗算器の
ようなものでもよい。

【０００３】高速に演算するための計算機は上記のよう
に構成され、例えば、外部インタフェース３を介して得
られた処理データをメモリ２に格納されたプログラムに
したがってＣＰＵ１はシステムバスを使用してローカル
メモリ６に転送し、演算器４はローカルバス７を介して
ローカルメモリ６のデータをアクセスして、演算処理を
実施し、結果をローカルメモリ６に書き込み、ＣＰＵ１
はシステムバスを介してローカルメモリ６から最終結果
を得るものである。従来の演算装置は例えば、フレキシ
ブルな演算ネットワークで構成した場合には図１３のよ
うに構成され、ＣＰＵ１により制御レジスタ群２８にセ
レクタ１４，１５，１６，１７，１８，２３，２４，２
５，２６及び演算器１９，２０，２１，２２の制御デー
タを設定し、初期データを入力データメモリ９に書き込
み、制御レジスタ群２８により演算器１９，２０，２
１，２２は演算モードを決定し、さらにセレクタ２３，
２４，２５，２６は演算器１１，１２，１３，１４のデ
ータをデータバス１０，１１，１２，１３のいずれに出
力するかを選択するよう演算ネットワークを構成する。
このように演算ネットワークを構成した後、第１のアド
レスジェネレータ２９でアドレスを更新し入力データメ
モリ９よりデータを出力させ、演算器群で演算を行い、
第２のアドレスジェネレータ３０でアドレスを更新する
ことで出力データメモリ２７にデータを格納し、結果は
システムバス５を介してＣＰＵ１で読み出すようになっ
ている。

【０００４】

【発明が解決しようとする課題】上記のように構成され
た演算装置では、大量のデータを処理する場合にはデー
タ量に比例してメモリの容量が大きくなるという課題が
あった。

【０００５】この発明はかかる課題を解決するためにな
されたものであり、演算処理に影響を与えることなくメ
モリ容量を削減することを目的としている。

【０００６】

【課題を解決するための手段】第１の発明による演算装
置は、データ間の差分を計算し、計算結果のビット幅に
より制御信号を出力する演算器と、差分値を格納するメ
モリを有し、差分値が差分値を記憶するメモリのビット
幅より大きい場合にはデータを記憶するメモリに書き込
みするように制御するアドレスジェネレータと、データ
を入力する場合には、データに符号拡張した差分値を加
算する加算器を付加したものである。

【０００７】また、第２の発明による演算装置は、デー
タ間の差分を計算し、オーバフローする場合には負の最
大値を出力するよう制御する演算器と、差分値を格納す
るメモリを有し、演算器がオーバフローした場合にはデ
ータを記憶するメモリに書き込みするように制御するア
ドレスジェネレータと、データを入力する場合には、デ
ータに符号拡張した差分値を加算する加算器を付加した
ものである。

【０００８】また、第３の発明による演算装置は、デー
タ間の差分を計算し、計算結果が出力メモリのビット幅
の半分以下の場合には次の計算結果と合成するよう制御
信号を出力する演算器を有し、初期データと差分値を格
納するメモリを有し、データを入力する場合には、初期
データに符号拡張した差分値を加算する加算器を付加し
たものである。

【０００９】

【発明の実施の形態】実施の形態１ 図１は演算装置を示すブロック図であり、図において３
１は従来の装置と同一のものなので説明を省略する。３
２は演算処理データを格納してある入力データメモリ、
３３はデータ間の差分値と差分値がメモリのビット幅よ
り大きいかどうかを示すフラグとビット幅より大きい場
合は何回繰り返してビット幅より大きいかを示す数を格
納してある入力差分値メモリ、３４は差分値が入力差分
値メモリ３３のビット幅より大きい場合には入力差分値
メモリ３３から繰り返し数を読み出し、入力データメモ
リ３２に格納された演算処理データを繰り返し数の値に
従って出力し、ビット幅内の場合には入力差分値メモリ
３３から入力差分値を読み出す第１のアドレスジェネレ
ータ、３５は入力差分値メモリ３３の符号を入力データ
メモリ３２のビット幅まで拡張する符号拡張回路、３６
は前回の値に差分値を加算する加算器、３７は差分値が
入力差分値メモリ３３のビット幅より大きい場合には入
力データメモリ３２のデータを出力し、差分値が入力差
分値メモリ３３のビット幅内の場合には加算器３６のデ
ータを出力するセレクタ、３８はセレクタ３７から出力
されたデータを保持するレジスタ、３９は演算ネットワ
ーク３１から出力されたデータを保持するレジスタ、４
０は演算ネットワーク３１から出力されたデータとレジ
スタ３９から出力されたデータの差分を計算し、計算し
た差分値がメモリのビット幅より大きい場合（オーバフ
ロー）には制御信号を出力する演算器、４１は演算ネッ
トワーク３１からのデータを格納する出力データメモ
リ、４２は演算器４０から制御信号が出力された場合に
は出力データメモリ４１にデータを書き込み指令を送
り、また連続してオーバフローした回数とメモリのビッ
ト幅より大きいことを示すフラグを出力する第２のアド
レスジェネレータ、４３は演算器４０がオーバフローし
なかった場合には演算器４０のデータを出力し、オーバ
フローした場合には、第２のアドレスジェネレータ４２
のデータを出力するセレクタ、４４はセレクタ４３から
出力されたデータを格納する出力差分値メモリである。

【００１０】図２は入力差分値メモリ３３と出力差分値
メモリ４４の構成を示す構成図であり、４５は差分値を
計算した際にデータメモリのビット幅より大きくなった
ことを示す演算オーバフローフラグ、４６は差分値を計
算した際にメモリのビット幅以内である場合には差分値
データを示し、メモリのビット幅より大きい場合には何
回繰り返してオーバフローしたかを示す差分値データま
たは繰り返し数である。前記のように構成された演算装
置においては、最初に第１のアドレスジェネレータ３４
は入力データメモリ３２に対してデータを出力するよう
に制御するとともに、セレクタ３７に入力データメモリ
３２のデータを出力するように選択信号を出力し、入力
差分値メモリ３３からデータを取り込む。レジスタ３８
はセレクタ３７から出力されたデータを保持し、演算ネ
ットワーク３１と加算器３６にデータを送る。２番目以
降は入力差分値メモリ３３から第１のアドレスジェネレ
ータ３４に入力されたデータの演算オーバフローフラグ
４５がセットされていなかったら、第１のアドレスジェ
ネレータ３４は入力差分値メモリ３３から出力された差
分値データまたは繰り返し数４６を符号拡張回路３５で
入力データメモリ３２のビット幅と同じだけ拡張したデ
ータとレジスタ３８の出力データを加えた加算器３６か
らのデータをセレクタ３７が選択するように制御し、入
力差分値メモリ３３のアドレスを進め、入力差分値メモ
リ３３からデータを取り込む。入力差分値メモリ３３か
ら第１のアドレスジェネレータ３４に入力されたデータ
の演算オーバフローフラグ４５がセットされていたら、
入力データメモリ３２のアドレスを進め、セレクタ３７
に入力データメモリ３２のデータを出力するように選択
信号を出力する。この状態を出力された差分値データま
たは繰り返し数４６の数分続ける。その後、入力差分値
メモリ３３のアドレスを進める。

【００１１】上記のデータの動作を図３を用いて説明す
る。ここでは、一例として入力データメモリ３２のビッ
ト幅を１２ビット、入力差分値メモリ３３の差分値デー
タまたは繰り返し数４６のビット幅を４ビットとする。
図３において３２，３３，４５，４６は図１、図２と同
一のものなので説明を省略する。４７はレジスタ３８の
出力を時系列に示したデータである。最初に第１のアド
レスジェネレータ３４は入力データメモリ３２にアドレ
スｂを与え図３（ａ）に示すようにデータ０００１００
１０００１１（２進数）を出力させるとともに、入力差
分値メモリ３３に対してアドレスｃを与え図３（ｂ）に
示すようにデータ００１１１（２進数）を取り出し、セ
レクタ３７に対し入力データメモリ３２のデータ０００
１００１０００１１（２進数）を選択するよう制御す
る。また、符号拡張回路３５は入力差分値メモリ３３か
ら差分値データまたは繰り返し数４６を入力し、最上位
ビットを符号と見なし、入力データメモリ３２と同じビ
ット幅、すなわち８ビット分拡張され００００００００
０１１１（２進数）を出力し、加算器に送出する。ま
た、セレクタ３７から出力されたデータ０００１００１
０００１１（２進数）はレジスタ３８に保持され、レジ
スタ３８からは図３（ｃ）の（１）に示すようにレジス
タ３８の出力を時系列に示したデータ４７の０００１０
０１０００１１（２進数）が出力される。

【００１２】第１のアドレスジェネレータ３４は入力デ
ータメモリ３２のアドレスをカウントアップし、アドレ
スｂ＋１を与える。次に第１のアドレスジェネレータ３
４は入力差分値メモリ３３から取り出された演算オーバ
フローフラグ４５をチェックし、セットされていないの
で、セレクタ３７の出力は加算器３６からの出力を選択
するように制御する。このとき加算器からは、レジスタ
３８からの出力値０００１００１０００１１（２進数）
と符号拡張回路３５からの出力値０００００００００１
１１（２進数）が加算された０００１００１０１０１０
（２進数）が出力されている。レジスタ３８はセレクタ
３７からのデータを保持し、レジスタ３８からは図３
（ｃ）の（２）に示すようにレジスタ３８の出力を時系
列に示したデータ４７の０００１００１０１０１０（２
進数）が出力される。

【００１３】第１のアドレスジエネレータ３４は入力差
分値メモリ３３のアドレスをカウントアップし、入力差
分値メモリ３３にアドレスｃ＋１を与え図３（ｂ）に示
すようにデータ０１１００（２進数）を取り出す。符号
拡張回路３５は差分値データまたは繰り返し数４６を入
力し、最上位ビットを符号と見なし、８ビット分拡張
し、１１１１１１１１１１００（２進数）を出力する。
次に同じように第１のアドレスジェネレータ３４は入力
差分値メモリ３３から取り出された演算オーバフローフ
ラグ４５をチェックし、セットされていないので、セレ
クタ３７の出力は加算器３６からの出力を選択するよう
に制御する。このとき加算器３６からは、レジスタ３８
からの出力値０００１００１０１０１０（２進数）と符
号拡張回路３５からの出力値１１１１１１１１１１００
（２進数）が加算された０００１００１００１１０（２
進数）が出力される。

【００１４】第１のアドレスジェネレータ３４は入力差
分値メモリ３３のアドレスをカウントアップし、入力差
分値メモリ３３にアドレスｃ＋２を与え図３（ｂ）に示
すようにデータ１００１１（２進数）を取り出す。符号
拡張回路３５は差分値データまたは繰り返し数４６を入
力し、最上位ビットを符号と見なし、８ビット分拡張
し、００００００００００１１（２進数）を出力する。
次に、第１のアドレスジェネレータ３４は入力差分値メ
モリ３３から取り出された演算オーバフローフラグ４５
をチェックし、セットされているので、セレクタ３７に
対し入力データメモリ３２のデータ０００１０００１０
００１（２進数）を選択するよう制御する。セレクタ３
７から出力されたデータ０００１０００１０００１（２
進数）はレジスタ３８に保持され、レジスタ３８からは
図３（ｃ）の（４）に示すようにレジスタ３８の出力を
時系列に示したデータ４７の０００１０００１０００１
（２進数）が出力される。また、アドレスジェネレータ
は差分値データまたは繰り返し数２０をカウントダウン
し、負でなければ負になるまで、入力データメモリ３２
のアドレスをカウントアップさせつつ、データを出力さ
せる。差分値データまたは繰り返し数４６をカウントダ
ウンし、負になれば、入力差分値メモリ３３のアドレス
をカウントアップし、アドレスｃ＋３を与える。以後、
これを繰り返す。

【００１５】次に演算ネットワーク３１の出力以後の説
明を行う。演算ネットワーク３１で計算されたデータは
レジスタ３９と演算器４０に送られる。第２のアドレス
ジェネレータ４２は最初に演算ネット３１から出力され
たデータを出力データメモリ４１に書き込むように制御
し、アドレスをカウントアップする。次に演算器４０が
演算ネットワーク３１から出力されたデータからレジス
タ３９の出力データを減算し、演算結果が出力差分値メ
モリ４４のビット幅を超えた場合には制御信号（オーバ
フローフラグ）を第２のアドレスジェネレータ４２に出
力する。第２のアドレスジェネレータ４２はオーバフロ
ーフラグがセットされていない場合にはセレクタ４３に
演算器４０の出力を選択するように制御し、出力差分値
メモリ４４にセレクタ４３からのデータを書き込むよう
に制御し、アドレスをカウントアップする。オーバフロ
ーフラグがセットされている場合には出力データメモリ
４１に演算ネットワーク３１からのデータを書き込むよ
うに制御し、アドレスをカウントアップするとともに、
それが何回繰り返すかをカウントし、セレクタ４３に第
２のアドレスジェネレータ４２の出力を選択するように
制御し、出力差分値メモリ４４にデータを書き込む。こ
のとき、出力差分値メモリ４４のアドレスはオーバフロ
ーフラグがセットされている間はカウントアップしな
い。

【００１６】上記のデータの動作を図４を用いて説明す
る。ここでは、一例として出力データメモリ４１のビッ
ト幅を１２ビット、出力差分値メモリ４４の差分値デー
タまたは繰り返し数４６のビット幅を４ビットとする。
図４において４１，４４〜４６は図１、図２と同一のも
のなので説明を省略する。４８は演算ネットワーク３１
の出力を時系列に示したデータであり、４９はレジスタ
３９の出力を時系列に示したデータである。最初に演算
ネットワーク３１からは図４（ａ）の（１）に示すよう
に演算ネットワーク３１の出力を時系列に示したデータ
４８は０００１００１０００１１（２進数）が出力され
レジスタ３９と演算器４０と出力データメモリ４１に送
られる。このとき、レジスタ３９からの出力データは図
４（ｂ）の（１）に示すようにレジスタ３９の出力を時
系列に示したデータ４９は不定である。第２のアドレス
ジェネレータ４２は出力データメモリ４１にアドレスｄ
を与え、図４（ｃ）の（１）に示すようにデータ０００
１００１０００１１（２進数）を書き込み、アドレスを
カウントアップし、ｄ＋１とする。次に演算ネットワー
ク３１からは図４（ａ）の（２）に示すように演算ネッ
トワーク３１の出力を時系列に示したデータ４８の００
０１００１０１０１０（２進数）が出力される。

【００１７】レジスタ３９からは図４（ｂ）の（２）に
示すようにレジスタ３９の出力を時系列に示したデータ
４９の０００１００１０００１１（２進数）が出力さ
れ、演算器４０で減算される。演算器４０の演算結果は
０００００００００１１１（２進数）であるので、差分
値データまたは繰り返し数４６のビット幅を越えていな
いので、セレクタ４３への出力は差分値データまたは繰
り返し数４６として下位４ビット、すなわち０１１１
（２進数）と演算オーバフローフラグ４５として０（２
進数）が出力される。演算器４０は第２のアドレスジェ
ネレータ４２に制御信号（正常）を出力し、第２のアド
レスジェネレータ４２はセレクタ４３に演算器４０のデ
ータ００１１１（２進数）を出力するように制御し、出
力差分値メモリ４４にアドレスｅを出力し、図４（ｄ）
に示すようにデータ００１１１（２進数）を書き込み、
アドレスをカウントアップし、ｅ＋１とする。

【００１８】次に演算ネットワーク３１から０００１０
０１００１１０（２進数）が出力され、レジスタ３９か
らは０００１００１０１０１０（２進数）が出力され
る。演算器４０の演算結果は１１１１１１１１１１００
（２進数）であるので、差分値データまたは繰り返し数
４６のビット幅を越えていないので、セレクタ４３への
出力は差分値データまたは繰り返し数４６として下位４
ビット、すなわち１１００（２進数）と演算オーバフロ
ーフラグ４５として０（２進数）が出力される。演算器
４０は第２のアドレスジェネレータ４２に対して制御信
号（正常）を出力し、第２のアドレスジェネレータ４２
はセレクタ４３に演算器４０のデータ０１１００（２進
数）を出力するように制御し、出力差分値メモリ４４に
図４（ｄ）に示すようにデータ０１１００（２進数）を
書き込み、アドレスをカウントアップし、ｅ＋２とす
る。

【００１９】次に演算ネットワーク３１から０００１０
００１０００１（２進数）が出力され、レジスタ３９か
らは０００１００１００１１０（２進数）が出力され
る。演算器４０の演算結果は１１１１１１１０１０１１
（２進数）であるので、差分値データまたは繰り返し数
４６のビット幅を越えているので、演算器４０は第２の
アドレスジェネレータ４２に対して制御信号（オーバフ
ロー）を出力し、第２のアドレスジェネレータ４２は演
算オーバフローフラグ４５として１（２進数）を出力
し、差分値データまたは繰り返し数４６として００００
を出力し、セレクタ４３に第２のアドレスジエネレータ
４２のデータ１００００（２進数）を出力するように制
御し、出力差分値メモリ４４に図４（ｄ）に示すように
データ１００００（２進数）を書き込む。

【００２０】また、図４（ｃ）の（２）に示すように出
力データメモリ４１に演算ネットワーク３１からのデー
タ０００１０００１０００１（２進数）を書き込むよう
制御し、アドレスをカウントアップし、ｄ＋２とする。
次に演算ネットワーク３１から００１０００１０００１
０（２進数）が出力され、レジスタ３９からは０００１
０００１０００１（２進数）が出力される。演算器４０
の演算結果は差分値データまたは繰り返し数４６のビッ
ト幅を越えているので、第２のアドレスジェネレータ４
２に対して制御信号（オーバフロー）を出力し、第２の
アドレスジェネレータ４２は演算オーバフローフラグ４
５として１（２進数）を出力し、前回の差分値データま
たは繰り返し数４６の値００００（２進数）をカウント
アップし、０００１（２進数）とする。これに、演算オ
ーバフローフラグ４５として１（２進数）を付加し、第
２のアドレスジェネレータ４２は１０００１（２進数）
を出力する。以下同様の動作を繰り返す。このようにし
て、入力差分値メモリ３３と出力差分値メモリ４４を使
用することにより、メモリを削減しつつ、元のデータを
復元することができる。

【００２１】実施の形態２ 図５は演算装置を示すブロック図であり、図において３
１，３２，３５〜３９，４１は実施の形態１と同一のも
のなので説明を省略する。５０は差分値またはデータ間
の差分値がメモリのビット幅より大きい場合は負の最大
値を示す数を格納してある入力差分値メモリ、５１は差
分値が負の最大値の場合には、入力データメモリ３２に
格納された演算処理データを出力し、ビット幅内の場合
には入力差分値メモリ５０から差分値を読み出す第１の
アドレスジェネレータ、５２は演算ネットワーク３１か
ら出力されたデータからレジスタ３９に格納されたデー
タを減算するとともに値がオーバフローするかどうか判
定を行う演算器、５３は負の最大値設定値、５４は負の
最大設定５３または演算器５２のいずれかの出力を出力
するセレクタ、５５は演算器５２が入力差分値メモリの
ビット幅に対してオーバフローした場合には出力データ
メモリ４１にデータを書き込み指令を送り、セレクタ５
４に対し、負の最大設定値５３を選択するように制御
し、オーバフローしなかった場合には、セレクタ５４に
演算器５２の出力を選択するよう制御する第２のアドレ
スジェネレータ、５６は第２のアドレスジェネレータ５
５の制御によりセレクタ５４から出力されたデータを格
納する出力差分値メモリである。

【００２２】前記のように構成された演算装置の動作を
説明する。ここでは、入力差分値メモリ５０と出力差分
値メモリ５６のビット幅を４ビットとして説明する。最
初に入力データメモリ３２のデータがセレクタ３７で選
択されるように第１のアドレスジェネレータ５１が制御
し、最初のデータをレジスタ３８に格納し、入力データ
メモリ３２のアドレスをカウントアップする。また、同
時に第１のアドレスジェネレータ５１は入力差分値メモ
リ５０からデータを出力するように制御し、データを第
１のアドレスジェネレータ５１に入力する。次に第１の
アドレスジェネレータ５１は読み込んだ入力差分値メモ
リ５０のデータをチェックし、負の最大値、すなわち−
２³ （１０００（２進数））であった場合には、第１の
アドレスジェネレータ５１は入力データメモリ３２から
のデータを選択するようにセレクタ３７を制御し、入力
データメモリ３２のアドレスと入力差分値メモリ５０の
アドレスをカウントアップする。負の最大でなかった場
合には、すなわち７（０１１１（２進数））以下かつ−
７（１００１（２進数））以上であった場合には、レジ
スタ３８の出力に入力差分値メモリ５０のデータを符号
拡張したものを加算器３６で加算したデータを選択する
ようにセレクタ３７を制御する。

【００２３】レジスタ３８から出力されたデータは演算
ネットワーク３１で演算処理され、レジスタ３９、出力
データメモリ４１、演算器５２に送られる。最初のデー
タは出力データメモリ４１に格納されるよう第２のアド
レスジェネレータ５５により制御される。次のデータは
演算ネットワーク３１から出力されたデータからレジス
タ３９に格納されたデータを演算器５２により減算し、
データが７以下かつ−７以上かを判定し、オーバフロー
していればオーバフローフラグを第２のアドレスジェネ
レータ５５に送出する。第２のアドレスジェネレータ５
５はオーバフローフラグがセットされている場合には、
負の最大設定値５３の値−８（１０００（２進数））を
選択するようセレクタ５４を制御し、−８（１０００
（２進数））を出力差分値メモリ５６に格納し、演算ネ
ットワーク３１からのデータを出力データメモリ４１に
格納する。オーバフローフラグがセットされていない場
合には、第２のアドレスジェネレータ５５は演算器５２
のデータを選択するようにセレクタ５４を制御し、演算
器５２のデータを出力差分値メモリ５６に格納する。こ
のようにして、入力差分値メモリ５０と出力差分値メモ
リ５６を使用することにより、メモリの容量を削減しつ
つ、元のデータを復元することができる。

【００２４】実施の形態３ 図６は演算装置を示すブロック図であり、図において３
１，３６，３８，３９は実施の形態１と同一のものなの
で説明を省略する。５７は初期データとデータ間の差分
値が格納された入力データメモリ、５８は入力データメ
モリ５７のデータを上位と下位に分けるデータ分割、５
９と６０はデータ分割５８から出力されたデータを保持
するレジスタ、６１と６２は各々レジスタ５９とレジス
タ６０から出力されたデータを保持するレジスタ、６３
はレジスタ６０とレジスタ６１のデータを選択するセレ
クタ、６４はレジスタ６１とレジスタ６２のデータを選
択するセレクタ、６５はセレクタ６４の最上位のビット
を符号として符号の拡張を行う符号拡張回路、６６はセ
レクタ６３と符号拡張回路６５のデータを選択するセレ
クタ、６７はセレクタ６６のデータを上位、セレクタ６
４のデータを下位としてデータを合成するデータ合成、
６８は演算ネットワーク３１から出力されたデータから
レジスタ３９のデータを減算する演算器、６９は演算器
６８のデータを上位と下位に分けるデータ分割、７０は
データ分割６９から出力された上位データを保持するレ
ジスタ、７１はデータ分割６９から出力された下位デー
タを保持するレジスタ、７２はレジスタ７０のデータと
データ分割６９の下位データを選択するセレクタ、７３
はレジスタ７０のデータとレジスタ７１のデータを選択
するセレクタ、７４と７５は各々セレクタ７２とセレク
タ７３のデータを保持するレジスタ、７６はレジスタ７
４のデータを上位、レジスタ７５のデータを下位として
データを合成するデータ合成、７７は初期値とデータ間
の差分値を格納する出力データメモリである。

【００２５】前記のように構成された演算装置の動作を
説明する。ここでは、入力データメモリ５７と出力デー
タメモリ７７のビット幅を１０ビットとして説明する。
図７は入力データメモリ５７の構成を示す構成図であ
り、７８は上位側オーバフロービット、７９は上位デー
タ、８０は下位側オーバフロービット、８１は下位デー
タである。また、図８は上位側オーバフロービット７
８、下位側オーバフロービット８０とセレクタ６３、セ
レクタ６４、セレクタ６６の関係を示す図である。ま
た、図９は演算ネットワーク３１の出力データ順とレジ
スタ３９の出力データ順と演算器６８の出力データ順と
出力データメモリ７７の構成を示す図である。図におい
て７７〜８１は図６、図７と同一のものなので、説明を
省略する。８２は演算ネットワーク３１の出力を時系列
に示したデータであり、８３はレジスタ３９の出力を時
系列に示したデータであり、８４は演算器６８の出力を
時系列に示したデータである。また、図１０はデータ分
割６９とレジスタ７０とレジスタ７１とセレクタ７２と
セレクタ７３とレジスタ７４とレジスタ７５の出力を時
系列に示す図である。図において７８〜８１は図６、図
７と同一のものなので、説明を省略する。８５はオーバ
フローフラグ、８６はデータ、８７はレジスタ７４とレ
ジスタ７５の出力データが有効か無効かを示すデータの
有効性である。また、図１１はレジスタ７１の出力のオ
ーバフローフラグ、レジスタ７４出力オーバフローフラ
グ、レジスタ７４とレジスタ７５の出力データの有効性
とセレクタ７２、セレクタ７３の出力の選択関係を示す
図である。

【００２６】最初に入力データメモリ５７からアドレス
ａに格納されたデータ０００１０１０１１０（２進数）
が出力される。データ分割５８では上位データとして０
００１０（２進数）が出力され、下位データとして１０
１１０（２進数）が出力される。上位データはレジスタ
５９に保持され、下位データはレジスタ６０に保持さ
れ、さらにレジスタ６１とレジスタ６２に送られる。下
位側オーバフロービット８０がセットされ、上位側オー
バフロービット７８がリセットされている。このとき、
図８（３）に示すように、セレクタ６４はレジスタ６２
を選択し、セレクタ６３はレジスタ６１を選択し、セレ
クタ６６はセレクタ６３を選択する。データ合成６７の
出力はセレクタ６６とセレクタ６４のデータを合成し、
上位側オーバフロービット７８と下位側オードフロービ
ット８０を削除した００１００１１０（２進数）が出力
される。レジスタ３８は最初リセット状態としておくこ
とで、加算器３６の出力データは００１００１１０（２
進数）が出力され、演算ネットワーク３１に送られる。

【００２７】次にアドレスａ＋１のデータがレジスタ６
１とレジスタ６２に格納された場合には、上位側オーバ
フロービット７８と下位側オーバフロービット８０がリ
セットされた状態なので、このアドレスのデータは、２
回分の処理を含んでいることになる。１回目の実行で
は、図８（１）に示すように、セレクタ６４はレジスタ
６２のデータを選択する。セレクタ６４のデータの最上
位ビット１（２進数）を符号と見なし、符号拡張回路６
５で１１１１１（２進数）に拡張される。セレクタ６６
は符号拡張回路６５のデータを選択し、データ合成６７
にデータを送出する。データ合成６７の出力は上位側オ
ーバフロービット７８と下位側オーバフロービット８０
を削除した１１１１１１００（２進数）が出力される。

【００２８】次に、２回目は図８（２）に示すようにセ
レクタ６４はレジスタ６１のデータを選択する。セレク
タ６４のデータの最上位ビット０（２進数）を符号と見
なし、符号拡張回路６５で０００００（２進数）に拡張
される。セレクタ６６は符号拡張回路６５のデータを選
択し、データ合成６７にデータを送出する。データ合成
６７の出力は上位側オーバフロービット７８と下位側オ
ーバフロービット８０を削除した００００００１１（２
進数）が出力される。

【００２９】次にアドレスがカウントアップされアドレ
スａ＋２のデータ００１００１１１０１（２進数）が実
行される。この場合下位側オーバフロービット８０がセ
ットされているので、差分値は上位側を含めたものとな
っている。したがって、図８（３）に示すようにセレク
タ６３はレジスタ６１を選択し、セレクタ６４はレジス
タ６２を選択し、セレクタ６６はセレクタ６３を選択す
る。データ合成６７の出力はセレクタ６６とセレクタ６
４のデータを合成し、上位側オーバフロービット７８と
下位側オーバフロービット８０を削除した０１００１１
０１（２進数）が出力される。

【００３０】次にアドレスａ＋３のデータを実行する。
下位側オーバフロービット８０がリセットされた状態な
ので、このアドレスのデータは、２回分の処理を含んで
いることになる。１回目の実行では、図８（４）に示す
ように、セレクタ６４はレジスタ６２のデータを選択す
る。セレクタ６４のデータの最上位ビット０（２進数）
を符号と見なし、符号拡張回路６５で０００００（２進
数）に拡張される。セレクタ６６は符号拡張回路６５の
データを選択し、データ合成６７にデータを送出する。
データ合成６７の出力は上位側オーバフロービット７８
と下位側オーバフロービット８０を削除した０００００
００１（２進数）が出力される。

【００３１】次に、２回目は上位側オーバフロービット
７８がセットされているので、図８（５）に示すよう
に、セレクタ６３はレジスタ６０を選択し、セレクタ６
４はレジスタ６１のデータを選択し、セレクタ６６はセ
レクタ６３のデータを選択する。このときレジスタ６０
にはアドレスａ＋４の下位側オーバフロービット８０の
０（２進数）と下位データ８１の１０１０（２進数）が
格納されており、セレクタ６６から出力されることにな
る。データ合成６７の出力はセレクタ６６とセレクタ６
４のデータを合成し、上位側オーバフロービット７８と
下位側オーバフロービット８０を削除した１０１０００
１１（２進数）が出力される。

【００３２】次にアドレスａ＋４のデータがレジスタ６
１とレジスタ６２に格納される。このとき、下位側のデ
ータは既に使用されたので、２回目と判断し、図８
（２）に示すように、セレクタ６４はレジスタ６１のデ
ータを選択する。セレクタ６４のデータの最上位ビット
１（２進数）を符号と見なし、符号拡張回路６５で１１
１１１（２進数）に拡張される。セレクタ６６は符号拡
張回路６５のデータを選択し、データ合成６７にデータ
を送出する。

【００３３】上記に示すようにして、上位側オーバフロ
ービット７８と下位側オーバフロービット８０とアクセ
ス回数によりセレクタ６３、セレクタ６４、セレクタ６
６の出力を決定し、データ合成６７から出力させる差分
値を決定する。

【００３４】次に、図９により演算ネットワーク３１と
レジスタ３９以降の動作を説明する。最初のデータが出
力されるまでレジスタ３９はリセット状態にする。演算
器６８は図９（ａ）の（１）に示すように演算ネットワ
ーク３１の出力を時系列に示したデータ８２の００１０
０１１０（２進数）から図９（ｂ）の（１）に示すよう
にレジスタ３９の出力を時系列に示したデータ８３の０
０００００００（２進数）（レジスタ３９は最初リセッ
トされているため００００００００（２進数）となって
いる）を減算する。演算結果は図９（ｃ）の（１）に示
すように演算器６８の出力を時系列に示したデータ８４
の上位データ７９は００１０（２進数）、下位データ８
１は０１１０（２進数）となる。最初のデータは必ず上
位データも有効なので、下位側オーバフラグ８０は１
（２進数）とする。上位側オーバフラグ７８は常に０
（２進数）固定とする。次に出力される演算ネットワー
ク３１のデータは図９（ａ）の（２）に示すように演算
ネットワーク３１の出力を時系列に示したデータ８２の
００１０００１０（２進数）であり、レジスタ３９のデ
ータは図９（ｂ）の（２）に示すようにレジスタ３９の
出力を時系列に示したデータ８３の００１００１１０
（２進数）である。演算器６８は同様に減算し、図９
（ｃ）の（２）に示すように演算器６８の出力を時系列
に示したデータ８４の上位データ７９は１１１１（２進
数）、下位データ８１は１１００（２進数）となる。こ
のとき、上位データ７９はすべて同じでかつ下位データ
８１の最上位ビットも同じとなる。言い換えると、下位
データ８１だけで表せるので、下位側オーバフローフラ
グ８０は０（２進数）とする。上位データ７９と下位デ
ータ８１の最上位ビットが１つでも異なっているとき
は、下位側オーバフローフラグ８０は１（２進数）とす
る。以下同様に演算処理することで図９（ｃ）に示すよ
うに演算器６８の出力を時系列で示したデータ８４の結
果を得る。

【００３５】次に、演算器６８の出力はデータ分割６９
で上位データと下位データに分割される。次に、図１０
によりデータ分割６９の出力以降の動作を説明する。図
１０（１）に示すようにデータ分割６９から上位として
０００１０（２進数）、下位として０１１００（２進
数）が出力され、次に図１０（２）でレジスタ７０から
０００１０（２進数）、レジスタ７１から０１１００
（２進数）が出力される。図１１で示すようにレジスタ
７１のオーバフローフラグ８５が１でかつレジスタ７４
とレジスタ７５のデータ有効性８７が無効であるので、
セレクタ７２の出力はレジスタ７０の出力が選択され０
００１０（２進数）となり、セレクタ７３の出力はレジ
スタ７１が選択され１０１１０（２進数）となる。次の
図１０（３）ではレジスタ７１のオーバフローフラグ８
５は０であるので、図１１で示すようにセレクタ７２の
出力はデータ分割６９の出力が選択され０００１１（２
進数）となり、セレクタ７３の出力はレジスタ７１が選
択され０１１００（２進数）となる。また、図１０
（７）の状況では、レジスタ７４とレジスタ７５のデー
タ有効性８７が有効でかつレジスタ７４のオーバフロー
フラグ８５が１であるので、図１１で示すようにセレク
タ７２の出力はデータ分割６９の出力が選択され０１０
００（２進数）となり、セレクタ７３の出力はレジスタ
７０が選択され０１０１０（２進数）となる。セレクタ
７２の出力とセレクタ７３の出力は各々レジスタ７４と
レジスタ７５に保持され、レジスタ７４とレジスタ７５
のデータ有効性８７が有効の場合に出力データメモリ７
７に書き込まれる。以下同様に動作させることで、図９
の（ｄ）に示すように出力データメモリ７７にデータを
書き込むことができる。このようにして、差分値を利用
して、データメモリを削減しつつ、元のデータを復元す
ることができる。

【００３６】

【発明の効果】第１の発明によれば、入力差分値メモリ
と出力差分値メモリに差分値データまたは繰り返し数を
格納することでメモリ容量を削減できる。

【００３７】また、第２の発明によれば、入力差分値メ
モリと出力差分値メモリに差分値または負の最大値を格
納することでメモリ容量を削減できる。

【００３８】また、第３の発明によれば、入力データメ
モリと出力データメモリに初期値と差分値を格納するこ
とでメモリ容量を削減できる。

【図面の簡単な説明】

【図１】 この発明による演算装置の実施の形態１を示
す図である。

【図２】 この発明による入力差分値メモリ、出力差分
値メモリの実施の形態１を示す図である。

【図３】 この発明による入力データメモリ、入力差分
値メモリ、レジスタ１２の出力データの形態１を示す図
である。

【図４】 この発明による演算ネットワークの出力デー
タ、レジスタ１３の出力データ、出力データメモリ、出
力差分値メモリの形態１を示す図である。

【図５】 この発明による演算装置の実施の形態２を示
す図である。

【図６】 この発明による演算装置の実施の形態３を示
す図である。

【図７】 この発明による入力データメモリの実施の形
態３を示す図である。

【図８】 この発明によるセレクタ６３、セレクタ６
４、セレクタ６６の出力選択関係を示す実施の形態３を
示す図である。

【図９】 この発明による演算ネットワーク３１の出力
データ、レジスタ３９の出力データ、演算器６８の出力
データ、出力データメモリ７７の実施の形態３を示す図
である。

【図１０】 データ分割６９とレジスタ７０とレジスタ
７１とセレクタ７２とセレクタ７３とレジスタ７４とレ
ジスタ７５の出力を時系列に示す実施の形態３を示す図
である。

【図１１】 この発明によるレジスタ７１の出力のオー
バフローフラグ、レジスタ７４出力オーバフローフラ
グ、レジスタ７４とレジスタ７５の出力データの有効性
とセレクタ７２、セレクタ７３の出力の選択関係を示す
実施の形態３を示す図である。

【図１２】 演算を高速に実施するための計算機の構成
を示すブロック図である。

【図１３】 従来の演算装置を示す図である。

【符号の説明】

３１ 演算ネットワーク、３２ 入力データメモリ、３
３ 入力差分値メモリ、３４ 第１のアドレスジェネレ
ータ、３５ 符号拡張回路、３６ 加算器、３７ セレ
クタ、３８ レジスタ、３９ レジスタ、４０ 演算
器、４１ 出力データメモリ、４２ 第２のアドレスジ
ェネレータ、４３ セレクタ、４４ 出力差分値メモ
リ、４５ 演算オーバフローフラグ、４６ 差分値デー
タまたは繰り返し数、４７ レジスタ１２の出力を時系
列に示したデータ、４８ 演算ネットワーク２の出力を
時系列に示したデータ、４９ レジスタ１３の出力を時
系列に示したデータ、５０ 入力差分値メモリ、５１
第１のアドレスジェネレータ、５２ 演算器、５３ 負
の最大設定値、５４ セレクタ、５５ 第２のアドレス
ジェネレータ、５６ 出力差分値メモリ、５７ 入力デ
ータメモリ、５８ データ分割、５９ レジスタ、６０
レジスタ、６１ レジスタ、６２ レジスタ、６３
セレクタ、６４ セレクタ、６５ 符号拡張回路、６６
セレクタ、６７データ合成、６８ 演算器、６９ デ
ータ分割、７０ レジスタ、７１ レジスタ、７２ セ
レクタ、７３ セレクタ、７４ レジスタ、７５ レジ
スタ、７６ データ合成、７７ 出力データメモリ、７
８ 上位側オーバフロービット、７９ 上位データ、８
０ 下位側オーバフロービット、８１ 下位データ、８
２演算ネットワーク２の出力を時系列に示したデータ、
８３ レジスタ１３の出力を時系列に示したデータ、８
４ 演算器４２の出力を時系列に示したデータ、８５
オーバフローフラグ、８６ データ、８７ レジスタ７
４とレジスタ７５の出力データが有効か無効かを示すデ
ータの有効性。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の演算器群（ＡＬＵ（Ａｒｉｔｈｍ
   ｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）や乗算器）で構成さ
   れたフレキシブルな演算ネットワークと、前記演算ネッ
   トワークの出力値を保持する出力データメモリと、前記
   演算ネットワークの現在の出力値と１つ前の出力値との
   差分を計算し、制御信号を出力する演算器と、前記演算
   ネットワークの現在の出力値と１つ前の出力値との差分
   値と差分値を保持するメモリのビット幅を超えていない
   ことを示すビットまたは差分値が差分値を保持するメモ
   リのビット幅を超えている場合には何回連続して越えて
   いるかの回数を保持する出力データメモリよりビット幅
   の小さい出力差分値メモリと、差分値が差分値を保持す
   るメモリのビット幅を超える場合に出力データメモリに
   データを書き込むように制御するアドレスジェネレータ
   と、差分値と差分値を保持するメモリのビット幅を超え
   ていないことを示すビットまたは差分値が差分値を保持
   するメモリのビット幅を超えている場合には何回連続し
   て越えているかの回数を保持する入力データメモリより
   ビット幅の小さい入力差分値メモリとデータを入力する
   際に入力データメモリのデータと入力差分値メモリのデ
   ータから元のデータに戻すための符号拡張回路と加算器
   とを備えたことを特徴とする演算装置。
2. 【請求項２】 複数の演算器群（ＡＬＵや乗算器）で構
   成されたフレキシブルな演算ネットワークと、前記演算
   ネットワークの出力値を保持する出力データメモリと、
   前記演算ネットワークの現在の出力値と１つ前の出力値
   との差分を計算し、オーバフローする場合には負の最大
   値を出力するよう制御する演算器と、前記演算ネットワ
   ークの現在の出力値と１つ前の出力値との差分値を保持
   する前記出力データメモリよりビット幅の小さい出力差
   分値メモリと、前記演算器がオーバフローした場合に出
   力データメモリにデータを書き込むように制御するアド
   レスジェネレータと、差分値または差分値が差分値を保
   持するメモリのビット幅を超えている場合には負の最大
   値を出力する入力データメモリよりビット幅の小さい入
   力差分値メモリデータと入力する際に入力データメモリ
   のデータと入力差分値メモリのデータから元のデータに
   戻すための符号拡張回路と加算器とを備えたことを特徴
   とする演算装置。
3. 【請求項３】 複数の演算器群（ＡＬＵや乗算器）で構
   成されたフレキシブルな演算ネットワークと、前記演算
   ネットワークの初期出力値および現在の出力値と１つ前
   の出力値との差分値を保持する出力データメモリと、前
   記演算ネットワークの現在の出力値と１つ前の出力値と
   の差分を計算し計算結果が出力データメモリのビット幅
   の半分で良い場合には次の計算結果と合成するよう制御
   信号を出力する演算器と、入力データメモリから出力さ
   れる初期入力データと差分値から元のデータに戻すため
   の符号拡張回路と加算回路とを備えたことを特徴とする
   演算装置。