JPH01147773A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトル処理装置に係り、特に命令リトライ
を行うのに好適な論理を有するベクトル処理装置に関す
る。

〔従来の技術〕

近年ベクトル処理装置の普及によって、長大なｃｐｕ処
理時間を要する数値計算ジョブがベクトル処理装置上で
行われるようになりつつある。このような数値計算を行
うベクトル処理装置は、システムの異常事態によって、
ジョブが計算処理の途中で異常終了しないように、チエ
ツクポイントリスタート機能を有し、これを利用するこ
とにより異常終了を防止している。従来、この種チエツ
クポイントリスタート機能は、Ｏ８がジョブの途中の指
定された時点のジョブ固有の論理空間を外部記憶装置上
に退避することによって実現されている。このため、ユ
ーザは、Ｏ８に対しチエツクポイントリスタート時点の
指定、空間退避用外部記憶の指定を行う必要があった。

また、チエツクポイントリスタート処理のためのｃｐｕ
処理時間は、ユーザ負担となるので、多くのチエツクポ
イントリスタート点を設定することが困難であった。

一方、汎用大型計算機では、命令リトライ機能等のハー
ドウェア上の種々のリトライ処理によって、ユーザ、Ｏ
８に負担を強いることなく、システム上の異常事態に対
してジョブの異常終了に至らないような工夫が図られて
いる。しかしベクトル処理装置は、汎用計算機と異り、
１オペレージロンで複数個のデータを処理するベクトル
命令を複数並列的に実行するため、オペレーション単位
が命令レベルで成立せず、汎用計算機と同等の命令リト
ライ処理が困難である。

このため、従来、ベクトル処理装置で命令リトライ機能
を持った処理装置は開発されていない。

例えば、ベクトル処理装置に関する従来技術として、特
開昭６０−３７０６４号公報等に記載された技術が知ら
れているが、これらの従来技術文献においても、命令リ
トライ処理については、言及されていない。

〔発明が解決しようとする問題点〕

−ａに、ベクトル処理装置において、ベクトル命令のリ
トライ処理を可能とし、これによってシステムの異常に
対しジョブが異常終了する確率を減少させることが望ま
れている。しかし、従来技術によるベクトル処理装置は
、前述したように、複数のベクトル命令がチエイニング
動作によって、重複した命令実行タイミングで並列的に
動作するため、命令単独でのリトライ動作を行わせるこ
とが困難であるという問題点を有する。

本発明の目的は、前述した従来技術の問題点を解決し、
ベクトル命令列のリトライ処理を可能とし、この処理に
よって、ジョブの異常終了の確率を減少させることので
きるベクトル処理装置を提供することにある。

〔問題点を解決するための手段〕

ベクトル命令のリトライ動作を可能とするためには、ベ
クトル命令の開始が前出のベクトル命令の完了後に行わ
れることを保障するプログラム上の位置が確定している
必要がある。このプログラム上の位置を以下Ｃ点と呼ぶ
ことにする。

ベクトル処理装置における命令実行方式として、２つの
ベクトル命令実行方式が知られている。その１つは、ス
カシ、ベクトル両命令の混在系を１個の命令解読部が処
理する方式である。もう１つは、スカラ、ベクトル両系
の命令を２つの命令解読部で処理する方式である。後者
は、ベクトル命令列を実行するためにスカシ命令の中に
ベクトル処理を開始するための命令が含まれている。両
方式において、前述の０点の設定は、次のように行われ
る。スカラ、ベクトル命令混在系では、ベクトル処理を
シリアライズする命令を新設し、この命令をプログラム
中に挿入して０点を新設する。

スカラ、ベクトル別個解読方式では、ベクトル処理開始
命令にベクトル処理シリアライズ機能を設け、ベクトル
処理の開始時点をＣ点とする。このように、Ｃ点はプロ
グラミング上の工夫によって設定可能である。本発明は
、このＣ点を基準にしてベクトル処理のリトライ動作を
行うように構成される。

すなわち、本発明によれば、前記目的は、（ｌ）、ベク
トル処理装置のベクトル処理部内にあるタスク切替時に
ＯＳの退避回復対象の記憶領域にベクトル命令列リトラ
イ可能表示ビットとベクトル命令列リトライ中の動作実
行中であることを示すビットを設け、 （２）、ベクトル命令列リトライ・ロケーションアドレ
スを保持するレジスタを具備し、該レジスタをタスク切
替時に退避回復対象のレジスタとし、（３）、ベクトル
レジスタ、ベクトルマスクレジスタ対応に、ベクトル命
令列リトライ可否判定のための２種類のフリップフロッ
プを設け、該フリップフロップからリトライ表示ビット
をセットする論理回路を具備し、上記２種類のフリップ
フロップもタスク切替時の退避回復処理の対象とし、ま
た、（４）、ベクトル命令解読部にストア系命令実行時
にリトライ表示ビットにリトライ可否情報をセットする
論理回路を具備させ、 （５）６ベクトル処理装置のベクトル処理部内部で発生
したマシンチエツク情報に従って命令列リトライ動作を
行う論理回路を具備させることにより、達成される。

〔作用〕

ベクトル命令列リトライ動作を説明するために該動作に
関与するリソースについて次にように名称を定める。

（１）、　Ｖ　Ｐ　Ｐ　ＳＷ　（Ｖｅｃｔｏｒ　Ｐｒｏ
ｃｅｓｓｉｎｇ　ＰｒｏｇｒａｍＳｔａｔｕｓ　Ｗｏｒ
ｄ）＊このｖｐｐｓｗの中のリトライ可能性を示すビッ
トを「リトライ表示ビット」といい、リトライ処理中を
示すビットをＲ−ビットという。

（２）、命令列リトライ時のＣ点のアドレスを保持する
レジスタをＣレジスタという。

（３）、ベクトル、ベクトルマスクレジスタ対応に具備
し、レジスタの状態を示す２種類のフリップフロップを
Ｓ−およびＴ−フリップフロップという。

ベクトル処理に関与するレジスタとして、（１）、ベク
トルデータを保持するベクトルレジスタ、（２）、マス
クデータを保持するベクトルマスクレジスタがある。こ
れらのレジスタの他に、（３）、スカラデータを保持す
るスカラレジスタがある。

スカラレジスタを具備しないベクトル処理装置も開発さ
れているが、この場合、スカラデータを保持する代りの
レジスタをスカラレジスタと見なす。

ベクトル命令列リトライ動作は、常に可能ではな（、本
発明では以下の場合を除き命令列のリトライを行うこと
が可能である。

＜１１．　Ｃ点からマシンチエツク検出時点までに、ス
トア系のベクトル命令を実行している。

（２）、スカラレジスタに書込を行っている。

＋３）、　　Ｃ点で確定しているベクトル又はベクトル
マスクレジスタの内容を用いていて、かつそのレジスタ
に書込を行っている。

本発明では、ベクトル命令列リトライ動作を行うための
ハードウェア量をいたずらに増大させないため上記の場
合をリトライ対象から除外することとした。しかし、ス
カシ。ベクトル命令混在系の処理装置では、Ｃ点以降ス
カラレジスタに主記憶から値をローディングしこれを使
用することができる。この場合スカラレジスタについて
もベクトルレジスタと同様にレジスタ対応にフリップフ
ロップを設けこれによってリトライ可能範囲を拡大する
ことが比較的簡単にできるが、本発明ではこの方法を採
用しない。

ベクトル命令列リトライ動作は次のように行われる。

Ｃ点において、ベクトル処理をシリアライズする命令又
はベクトル処理を開始する命令を実行する際、Ｃ点の次
の命令のアドレスをＣレジスタにセットする。同時にＳ
−、Ｔ−フリップフロップ、リトライ表示ビットを“０
”クリアする。

０点以降のベクトル処理で、ベクトル又はベクトルマス
クレジスタに主記憶からデータをロードすると、対応す
るＳ−フリップフロップをａｌ”にセットする。次にＳ
−フリップフロップの値が“Ｏ”のベクトルレジスタ等
を引用した場合、対応するＴ−フリップフロップの値を
“１”にセットする。ベクトル演算命令等でベクトルレ
ジスタ７はベクトルマスクレジスタに値を書込む際、Ｔ
−フリップフロップの値が“１”の場合、リトライ表示
ピットに“１”をセットする。

０点以降のベクトル処理でストア系のベクトル命令又は
スカラレジスタを書替える命令が処理された場合、リト
ライ表示ビットを“１”にセットする。

ベクトル処理部でマシンチエツクが発生した場合、リト
ライ表示ビットの値が“０”ならば、ベクトル命令続出
回路にＣレジスタ上のアドレスを転送し、主記憶上の該
アドレスから再度ベクトル命令列を読出し、命令解読回
路に送る。このときマシンチエツク信号は抑止される。

リトライ表示ビットが“１”ならぼリトライ動作不可と
見なし、マシンチエツク信号を抑止しない。

前記のベクトル命令列リトライ動作が無限に継続しない
ようにするため、命令列リトライ動作中のマシンチエツ
クは抑止しない。命令列リトライ動作中であることを示
すため、ｖｐｐｓｗ中のＲビットを“１”にする。

以上の処理を行うことにより、マルチジョブ処理中であ
ってもベクトル命令列リトライ動作が可能になる。

〔実施例〕

以下、本発明によるベクトル処理装置の一実施例を図面
により詳細に説明する。なお、説明を簡単にするため、
図示実施例は、ベクトル、スカラ両命令系が別個のデコ
ーダで解読されるものとする。

第１図は本発明の一実施例の構成を示す概略ブロック図
、第２図〜第５図は第１図における各機能回路の夫々の
ブロック部であり、第２図はリソース状態管理回路のブ
ロック図、第３図はＳ、　Ｔフリップフロップ関連論理
部のブロック図、第４図はスカラ命令デコード関連論理
部のブロック図、第５図はリトライ制御論理回路のブロ
ック図である。第１図において、１は主記憶部、２は主
記憶制御部、３はスカラ命令読出回路、４はスカラ命令
デコード部、５はベクトル命令続出回路、６はベクトル
命令デコード部、７はリソース状態管理回路、８はディ
スパッチャ、９はリソース、１０はレジスタ、１２はＣ
レジスタ、１３はＳ、Ｔフリップフロップ、１４はリト
ライ表示ピットレジスタ、１５はＲビットレジスタ、１
６はフリップフロップ値更新論理回路、１７はリトライ
表示ピットセット論理回路、１８はリトライ制御回路で
ある。

いま、第１図に示すベクトル処理装置が初期化され、ス
カラ命令続出回路３から、パス５０を介して主記憶制御
部２に命令フェッチリクエストが送られたものとする。

このリクエストにより、主記憶部１から読出された命令
は、パス５１を通ってスカラ命令デコード部４に送られ
る。スカラ命令デコード部４は、命令を解読し、命令実
行に必要なリソースに対し、起動指示、オーダ情報等を
送出する。第１図では本発明の動作に直接関係のないこ
れらのスカラ命令処理動作部分の論理は省略されて図示
されていない。

スカラ命令デコード部４は、ベクトル命令起動命令が解
読されると、パス５２を用いてリソース状態管理回路７
に問合わせを行い、ベクトル処理部内のリソースの状態
を調べる。パス５２は東線で、間合せと応答処理がこの
パスを介して行われる。ベクトル命令が起動できる場合
、スカラ命令デコード部４は、パス５３を介してベクト
ル命令続出回路５を起動し、起動されたベクトル命令続
出回路５は、ベクトル命令フェッチ動作のためのアドレ
スを生成しパス５４上に送出する。このアドレスにより
読出されたベクトル命令は、パス５５を通ってベクトル
命令デコード部６に送られ、命令デコード部６によって
解読されて、命令実行に必要なリソースの状態がパス５
６を通してリソース状態管理部路７により調べられる。

リソース状態管理回路７は、ベクトル処理部内のリソー
スの状態を管理しており、パス５６上の間合せに対して
、ベクトル命令実行可の場合、パス５７上に信号値“１
”を送出する。ディスパッチャ８はベクトル命令の実行
に必要な種々のオーダをリソースに対して発行する論理
回路である。オーダ類は、リソース状態管理回路７から
発行されるパス５７上の信号によって各リソースに送ら
れる。

第１図において、リソース９は、ベクトル演算器、メモ
リリクエスタ等であり、レジスタ１０は、ベクトルレジ
スタ、ベクトルマスクレジスタおよびスカラレジスタの
総称である。リソース９及びレジスタ１０は、相互にデ
ータをパス５８を介してやりとりする。リソース９と主
記憶制御部２との間のパスは省略されている。上記リソ
ース９゜レジスタ１０に対してディスパッチャ８からオ
ーダがパス６０．６１を通って送られる。リソース９、
レジスタ１０は、ベクトル命令の処理が完了するとパス
６２．６３を介して、リソース状態管理回路７にフリー
情報を送出する。

スカラ命令デコード部４は、ベクトル命令起動可という
条件を検出すると、パス６５を通ってセット信号をＣレ
ジスタ１２に送出する。パス６６上には命令アドレスが
スカラ命令続出回路３から送出されている。Ｃレジスタ
１２は、パス６５上のセット信号に従ってパス６６上の
命令アドレスをスタックする。

レジスタ１４及び１５は、ｖｐｐｓｗ中のリトライ表示
ビット及びＲビットである。このレジスタ１４．１５及
びＳ−フリップフロップとＴ−フリップフロップ１３の
４種類の記憶は、パス６７上の信号によってリセットさ
れろ。このパス６７上の信号は、パス６５上のセット信
号と同じタイミングでスカラ命令デコード部４から送出
される。

論理回路１６は、Ｓ、Ｔ−フリップフロップ１３の値を
変更する制御回路である。この制御回路は、ディスパッ
チャ８の出力から、レジスタに対するロード系命令が実
行された場合、Ｓ−フリップフロップの値を１″に変更
し、Ｓ−フリップフロップの値が０１であって、かつレ
ジスタが参照される命令が実行された場合、Ｔ−フリッ
プフロップの値を“１”に変更する。

論理回路１７は、Ｓ、Ｔ−フリップフロップ１３とディ
スパッチャ８の出力から、ｖｐｐｓｗ中のリトライ表示
ビットをセットする機能を存する。

即ち、論理回路１７は、パス６８を介してＴ−フリップ
フロップのどれかが値″１”となったことが示された場
合、パス７０上にセット信号を送出し、また、パス６９
上にストア系の命令が実行されたことを示す信号が送出
された場合、パス７０上にセット信号を送出する。

リソース９あるいはレジスタ１０は、ハードウェア上の
異常を検出するとマシンチエツク信号をパス７１．７２
上に送出する。リトライ制御回路１８は、このマシンチ
エツク信号とｖｐｐｓｗのリトライ表示ビット１４．お
よびＲビット】５の値から命令列リトライが可能か否か
を調べて可能な場合、パス７３上にリトライ指示信号を
送出する。このリトライ指示信号によってベクトル命令
続出回路５は、パス７４を介してＣレジスタ１２上のア
ドレスをとり込み、主記憶制御部２にとり込んだアドレ
スを送出する。また同時に、Ｒビット１５も“１”にセ
ットされる。Ｒビットが“１“にセットされた後パス７
１．７２を介してリソース９またはレジスタ１０からマ
シンチエツク信号が送出されるとそのジョブは異常終了
となる。

リトライ制御回路１８で命令列リトライが不可能と判定
された場合、リトライ制御回路１８は、パスタ５上にマ
シンチエツクが発生したことを報告する信号を送出し、
スカラ命令続出回路３、スカラ命令デコード部４にこの
信号を送る。マシンチエツク検出後の処理は汎用計算機
の場合と同じである。

第２図は第１図に示すリソース状態管理回路７のブロッ
ク図であり、以下、これについて説明する。

第２図において、パス５６を介してベクトル命令デコー
ド部６から命令実行に必要なリソースの状態を調べるた
めのコードが送られる。ここではリソースを演算器等の
本来のリソースに加えてレジスタまで包含するものとす
る。フリツプフロツプｔｏｏ、　　ｌｏｉは、リソース
の状態を保持している。即ちフリップフロップの値が“
１″のとき、リソースビジーを示し、′０”のとき、そ
のリソースが使用可能であることを示す。

パス５６上のコードは、デコーダ１０２によって各リソ
ース単位のチエツク信号となる。第２図において、パス
１５０上の信号を演算器を調べる信号とし、パス１５１
上の信号をレジスタを調べる信号とする。これは例を上
げて説明を容易にするためであって、演算器、レジスタ
の代りに他のリソースであってもよい。

リソースの状態を表わすフリップフロップ１００゜１０
１の出力は、インバータ１０３．１０４によって反転さ
れＡＮＤ回路１０５．１０６に入力される。ＡＮＤ回路
１０５．１０６ではパス１５０゜１５１上の信号とフリ
ップフロップの出力の反転信号との論理積がとられる。

このＡＮＤ回路の出力が“１”の場合、命令を実行する
リソースが使用可能であることを示す。ＡＮＤ回路１０
５゜１０６の出力は、ＯＲ回路１０７．１０８に入力さ
れる。ここで命令を実行するリソースをいくつかのグル
ープに分類する。即ち、命令処理を実行する演算器、メ
モリリクエスタ等、処理結果を格納するベクトルレジス
タ又はベクトルマスクレジスタと、処理条件を示すベク
トルレジスタ又はベクトルマスクレジスタ等に分類する
。ＯＲ回路１０７．１０８は、この分類されたグループ
単位の全リソースについての論理和をとることを示す。

第２図は、図面の簡約化のため２グループのみ示したが
、容易にｎグループに拡張できる。命令起動判定におい
て、１グループ内の複数のリソースを同時に使用するよ
うな判定条件は発生しない（発生しないようにグループ
分けする）。

グループ単位に判定された命令起動判定結果は、ＡＮＤ
回路１０９によって論理積がとられ、真の命令起動判定
結果となってパス５７上に送出される。パス５７上に送
出された結果は第１図のディスパッチャ８に送られると
ともに、ＡＮＤ回路１１０．１１１に送られ、パス１５
０．１５１上の信号と論理積がとられ、フリップフロッ
プ１００゜１０１をセットする。パス６２．６３を介し
て送られるリソース９またはレジスタ１０からのリソー
スフリー信号は、リソース対応に具備されているフリッ
プフロップ１００．１０１をリセットする。

パス５２ａを介して第１図のスカラ命令デコード部４か
らベクトル処理が完了しているか否かを調べる信号が送
出される。この実施例の方式においては、ベクトル命令
起動は、前出のベクトル処理の完了後に行われることを
前提としているので、パス５２ａ上の信号は、ＡＮＤ回
路１１２によって全リソースの状態が調べられ、その結
果がＡＮＤ回路１１３に送られる。ＡＮＤ回路１１３に
よってベクトル処理部のリソースの空き状態即ちベクト
ル処理の完了が調べられ、結果がパス５２ｂ上に送出さ
れる。

第３図は第１図のベクトル命令デコード部６、フリップ
フロップ値更新論理回路１６、論理回路１７、Ｓ、Ｔ−
フリップフロップ１３のブロック図であり、以下、これ
について説明する。

第３図において、パス５５を通ってベクトル命令がレジ
スタ２００にセットされる。レジスタ２００は、ａ、ｂ
、ｃの３フイールドから成り、それぞれオペレーション
コード、シンク側レジスタ番号、ソース側レジスタ番号
を表わしている。

レジスタ２００上に格納されたベクトル命令は、その命
令を実行するのに必要なリソースの状態を調べるためエ
ンコーダ２０１でリソース管理回路に送るチエツク情報
が生成される。このチエツク情報は、パス５６を介して
リソース管理回路７に送出される。

レジスタ２００のオペレーションコード部は、デコーダ
２０２で解読され、ロード系命令の場合にパス２５０上
に信号値″１”が送出される。また、演算処理を行う命
令でベクトルレジスタ又はベクトルマスクレジスタ上の
データをソースとする場合、パス２５１上に信号値“１
”が送出される。命令がストア系の命令又はスカラレジ
スタにストアする命令の場合、パス２５２上に信号値“
１”が送出される。

レジスタ２００上の命令がリソース管理回路によって起
動可と判定されると、パス５７上にセット信号が与えら
れる。このセット信号によって、パス２５０〜２５２上
の信号値がレジスタ２０３〜２０５に格納される。

点線１３ａ、１３ｂで囲れた部分はそれぞれＳ。

Ｔフリップフロップを表わす。このフリップフロップは
、ベクトル、ベクトルマスクレジスタに対応して複数個
具備されている。第３図では図面の簡約化のため両フリ
ップフロップ共１面のみを示した。

レジスタ２００にロード系命令が格納されるとシンク側
のレジスタ番号がデコーダ２０６で解読され、その結果
により、スイッチング回路２０７に選択信号が送出され
る。これによってレジスタ２０３の値“１”がシンク側
レジスタ番号に対応するＳ−フリップフロップに送られ
、これをセットする。レジスタ２００に演算処理を行う
命令でベクトルレジスタ又はベクトルマスクレジスタを
ソースとする命令が格納された場合、ソース側のレジス
タ番号は、デコーダ２０８によってデコードされ、セレ
クタ２０９の選択信号となる。ソース側のレジスタのＳ
−フリップフロップの値が１０”でかつこのレジスタを
引用する場合がインバータ２１０．セレクタ２０９で選
択され、ＡＮＤ回路２１１に送出される。この条件とレ
ジスタ２０４に格納されているレジスタを引用する演算
命令条件とがＡＮＤ回路２１１で論理積をとられ、その
結果がスイッチング回路２１２に送出される。

スイッチング回路２１２によって、ソース側レジスタ番
号に対応するＴ−フリップフロップがセットされる。

Ｔ−フリップフロップの出力は、ＯＲ回路２１３で全レ
ジスタについて論理和がとられ、結果がパス２５５上に
送出される。

レジスタ２００にストア系又はスカシレジスタにセット
する命令が格納されるとレジスタ２０５に“１′″が格
納される。このレジスタの出力は、パス２５６を経由し
てＯＲ回路２１４に入力される。ＯＲ回路２１４は、パ
ス２５５．２５６上の信号の論理和をとり、リトライ表
示ビットを“１”にセットする信号を生成し、この信号
をパス７０上に送出する。

第４図は第１図のスカシ命令続出回路３．スカラ命令デ
コード部４．ベクトル命令続出回路５゜０レジスタ１２
に関する論理のブロック図であり、以下、これについて
説明する。第４図において第１図と同じ意味を持つ論理
部、パスには同じ番号が付けられている。

第４図においてレジスタ３００．３０１にはそれぞれス
カシ、ベクトルの命令語長が格納されている。レジスタ
３０２にスカシ命令の一つであるベクトル処理開始命令
がセットされると、スカラ命令デコード部４は、パス５
２ａ上にベクトル処理部内のリソースの状態を調べる信
号を送出し、リソース管理回路に送る。この間合せに対
し、リソース状態管理回路回路７からの応答がパス５２
ｂ上に送出される。ここではパス５２ｂ上の信号が“ｌ
”のときベクトル処理開始可能である。

スカラ命令デコード部４は、命令処理を開始するとレジ
スタ３０３を１”にセットする。レジスタ３０３の出力
とパス５２ｂ上の信号とは、ＡＮＤ回路３０４によって
論理積がとられ命令処理完了条件を生成する。該条件は
、パス６７上に送出される。パス６７．６５を経由して
Ｃ−レジスタ１２がセットされ、レジスタ３０３がリセ
ットされる。

スカシ命令アドレスは、初めレジスタ３０５に格納され
ている。このアドレスは、パス５０ｂを経由して主記憶
制御部２に送られると同時に加算器３０６に送られる。

加算器３０６は、レジスタ３００上の値と前記アドレス
とを加算し、パス３５０上に送出する。パス３５０上の
アドレスは、パス５０ａ上の信号が“１”となったとき
、即ち命令の実行が完了したときにレジスタ３０５にセ
ットされる。パス５０ａ上の信号は、主記憶制御部２に
送られ、パス５０ｂ上のアドレスが有意であることを示
すリクエスト信号となる。

レジスタ３０２上にベクトル処理開始指令が格納され、
この命令によってベクトル命令列の先頭アドレスが指定
される。第４図ではこのアドレスは、パス５３ｂ上に送
出される。ベクトル処理開始命令がスカラ命令デコード
部４によって解読されるとパス５３ａ上に信号値“１”
が送出される。

パス５３ａ上の信号は、パス７３上の信号と伴にエンコ
ーダ３０７によってコード化され、セレクタ３０８に作
用する。パス７３上には前述したように、リトライ動作
指示信号が与えられる。パスタ７４には、Ｃレジスタ１
２の出力が送られている。セレクタ３０８は、パス５３
ｂ及び７４を選択して結果をパス３５１上に送出する。

パス３５１上のアドレスは、レジスタ３０９に格納され
る。

レジスタ３０９のセット条件は、パス５３ａと７３上の
信号ををＯＲ回路３１０で論理和をとって得る。命令列
リトライ動作中は、全てのリソースが空き状態となるこ
とはないのでパス５３ａと７３上の両信号が共に“１°
となることはない、レジスタ３０９に格納されたベクト
ル命令アドレスは、パス５４を経由して主記憶制御部２
に送られる。

このアドレスとレジスタ３０１の値は、加算器３１１で
加算され次ベクトル命令のアドレスを生成する。パス５
３ａと７３上の信号は、共にホールドされない信号であ
るため、加算結果の次ベクトル命令アドレスはパス３５
１上に送出される。

第５図は第１図の論理回路１８のブロック図であり、以
下、これについて説明する。第１図と同じ論理回路、パ
スには同じ番号が付けられている。

第１図において、ｖｐｐｓｗのリトライ表示ピット１４
の出力、Ｒビット１５の出力は、ＯＲ回路４００によっ
て論理和がとられる。パス７１゜７２上の信号は、ＯＲ
回路４０１によって論理和がとられる。２つのＯＲ回路
４００．４０１の出力はＡＮＤ回路４０２によって論理
積がとられる。

この論理積の結果は、スイッチング回路４０３に作用す
る。スイッチング回路４０３は、パス４５２上の信号値
が１１”のとき、パス４５３とパス７５を結合し、“０
”のレベル信号とパス７３を結合する。また、スイッチ
ング回路４０３は、パス４５２上の信号値が、′０”の
とき、パス４５３とパス７３、“Ｏ”レベル信号とパス
７５を結合する。このスイッチング動作によって、リト
ライ可能な場合マシンチエツク報告が抑止される。パス
７３上の信号はＲビットを保持するレジスタ１５をセッ
トする。

〔発明の効果〕 以上説明したように、本発明によれば、ベクトル処理装
置において、命令列単位のリトライ動作が可能になる。

このリトライ動作は、ハードウェアで行われ、Ｏ８に対
し負荷を増大させない。このため従来のソフトウェアに
よるチエツクポイントリスタート方式に比べ、ＣＰＵ時
間の増大がなく、また空間退避用の外部記憶も必要とす
ることなく、ユーザジョブのシステム異常による異常終
了の確率を減少させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す概略ブロック部
、第２図はリソース状態管理回路のブロック図、第３図
はＳ、Ｔフリップフロップ関連論理部のブロック図、第
４図はスカラ命令デコード関連論理部のブロック図、第
５図はリトライ制御論理回路のブロック図である。 １・・・・・・・・・主記憶部、２・・・・・・・・・
主記憶制御部、３・・・・・・・・・スカラ命令続出回
路、４・・・・・・・・・スカラ命令デコード部、５・
・・・・・・・・ベクトル命令続出回路、６・・・・・
・・・・ベクトル命令デコード部、７・・・・・・・・
・リソース状態管理回路、８・・・・・・・・・ディス
パッチャ、９・・・・・・・・・リソース、１０・・・
・・・・・・レジスタ、１２・・・・・・・・・Ｃレジ
スタ、１３・・・・・・・・・Ｓ、Ｔフリップフロップ
、１４・・・・・・・・・リトライ表示ピットレジスタ
、１５・・・・・・・・・Ｒビットレジスタ４．１６・
・・川・・・フリップフロップ値更新論理回路、１７・
・・・・・・・・リトライ表示ピットセット論理回路、
１８・・・・・・・・・リトライ制御回路。 慎１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、ベクトル処理装置において、タスク切替時にオペレ
   ーティングシステムの退避回復対象の記憶領域に、ベク
   トル命令列リトライ動作の可能性を示す情報を保持させ
   、ベクトル命令解読部でベクトル命令列リトライ動作が
   不可能となる条件を検出した場合、前記記憶領域のリト
   ライ可能性表示ビットに値を設定し、ベクトル処理部内
   で発生したマシンチェック信号をトリガとして、ベクト
   ル命令列リトライ動作を行うとともに、前記記憶領域の
   リトライ動作中を表示するビットに値を設定することを
   特徴とするベクトル処理装置。 ２、前記記憶領域に保持される情報は、前記ベクトル命
   令列リトライ可能性表示ビットと、ベクトル命令列リト
   ライアドレスであることを特徴とする特許請求の範囲第
   １項記載のベクトル処理装置。 ３、前記記憶領域に保持される情報は、前記ベクトル命
   令列リトライ可能性表示ビット及びベクトル命令列リト
   ライ動作中であることを示すビットと、ベクトル命令列
   リトライアドレスであることを特徴とする特許請求の範
   囲第１項記載のベクトル処理装置。 ４、前記記憶領域に保持される情報は、前記ベクトル命
   令列リトライ可能性表示ビットと、ベクトル命令リトラ
   イアドレスと、命令列リトライ動作可能性判定のための
   条件とであり、該命令列リトライ動作可能性判定のため
   の条件は、ベクトルレジスタ、ベクトルマスクレジスタ
   対応にレジスタのベクトル命令列リトライ動作可能性に
   対する状態を作成し、これを保持する機能を備える論理
   回路により作成されることを特徴とする特許請求の範囲
   第１項記載のベクトル処理装置。 ５、前記記憶領域に保持される情報は、前記ベクトル命
   令列リトライ可能性表示ビットと、ベクトル命令列リト
   ライ動作中であることを示すビットと、ベクトル命令列
   リトライアドレスと、ベクトル命令列リトライ動作可能
   性判定のための条件とであることを特徴とする特許請求
   の範囲第４項記載のベクトル処理装置。