JP3150154B2 - データバス - Google Patents

データバス

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JP3150154B2 JP50739695A JP50739695A JP3150154B2 JP 3150154 B2 JP3150154 B2 JP 3150154B2 JP 50739695 A JP50739695 A JP 50739695A JP 50739695 A JP50739695 A JP 50739695A JP 3150154 B2 JP3150154 B2 JP 3150154B2
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Description

【発明の詳細な説明】 本発明はデータバスを有するデータ処理装置の分野に
関する。より詳細には、本発明はバスマスタ回路及びバ
ススレーブ回路を有する装置に関する。
バスマスタがデータバスを介したデータ転送を開始か
つ制御し、１つ以上のバススレーブがバスマスタにより
開始されるトランザクションに応答するマスタおよびス
レーブバスアーキテクチュアを提供することが知られて
いる。このようなアーキテクチュアは容易に拡張してさ
まざまなバススレーブを１つのバスマスタにより管理す
ることができる。このようなアーキテクチュアの欠点は
バスマスタが、特定のバススレーブに対するデータ転送
レートや各バススレーブのアドレッシング要求等の、通
信を行うさまざまなバススレーブのさまざまな性能パラ
メータを調整できなければならないことである。
これは必ずしも全てのバススレーブがこのような高性
能動作に対処できそうもないデータバスを介した高性能
転送モードの状況において特にそうである。そのため、
新しいバススレーブがシステムに加わると、その新しい
バススレーブの性能特性を考慮してバスマスタを再プロ
グラム／再構成する必要があるような問題を生じること
がある。それにより理想的には特定の組合せについて構
成部分を変えることなくデータバスにさまざまな構成部
分を単に取り付けるだけの新しいシステムを開発したい
場合に複雑さを増すという欠点が生じる。
欧州特許出願EP−Ａ−Ｏ 348113にはバーストモード
転送を支援しバーストモードを終止すべき時にはプロセ
ッサへ信号を送るプログラマブルメモリコントローラが
開示されている。
IBMテクニカルディスクロージャビュレチン第33巻、
第6B号、1990年11月、ニューヨーク、米国、第422頁、
の論文“アドレス境界解放によるコンピュータシステム
チャネル性能向上”には要求に応じてページ境界におい
て待機状態を挿入するメモリコントローラが開示されて
いる。
Wescon会議記録、第34巻、1990年11月、ノースハリウ
ッド、米国、第29−32頁、Amitoi等の論文“バーストモ
ードメモリによるキャッシュ設計の改善”にはバスマス
タおよびバススレーブを含む集積回路が開示されてい
る。
１つの局面から見て、本発明によりデータ処理装置が
提供され、該装置は、 データ語およびアドレス語を運ぶデータバスと、 前記データバスを介してバーストモード転送を開始す
るバスマスタ回路であって前記バスマスタはアドレス語
を発生し、前記アドレス語は連続する処理サイクルで前
記データバスを介して転送される複数のデータ語の各々
に関連する一連のアドレスの開始アドレスを指定する前
記バスマスタ回路と、 前記バーストモード転送の前記複数のデータ語を前記
バスマスタ回路から前記データバスを介して受信するバ
ススレーブ回路と、を具備し、 前記データバスにはアドレス要求信号線が含まれ、 前記バススレーブ回路には次の処理サイクルにおいて
前記バススレーブ回路によりアドレス語が要求される場
合にアドレス要求信号を発生する手段が含まれ、 前記バスマスタ回路には前記アドレス要求信号線を介
して前記バススレーブ回路から受信するアドレス要求信
号に応答して前記バーストモード転送を中断し前記次の
処理サイクルにおいてさらにアドレス語を発生する手段
が含まれている。
バスマスタ回路からバススレーブ回路へのバーストモ
ード転送は特に効率的な高性能動作モードである。被転
送データが、初期指定アドレスから開始される、バスス
レーブ回路内の所定のアドレスシーケンスに関連してい
る場合には、初期アドレスを指定するだけでよい。した
がって、１つのアドレス語に数百もしくは数千のデータ
語が続く場合がある。指定する必要のあるアドレス語に
従って転送されるデータ語数を増加するとデータ語の所
与のブロックを転送するのに必要な時間を短縮できる利
点がある。
残念ながら、必ずしも全てのバススレーブがこのよう
なバーストモード転送に完全に対処できるわけではな
い。一例として、ページモードダイナミックランダムア
クセスメモリ（DRAM）について考える。このようなDRAM
はページ境界を交差する場合を除けばバーストモード転
送を支援できることがある。ページ境界を交差する場合
には、DRAMは新しいアドレス語の送出を必要とする。従
来これに対処するには、バスマスタはDRAM内のページ境
界を判っていてページ境界に跨がるバーストモード転送
を行ってはならない。
本発明ではデータバス内にアドレス要求信号線を設け
バススレーブ回路がバスマスタ回路からのバーストモー
ド転送を中断して次の処理サイクルにおいてさらにアド
レス語の送出を要求できるようにすることによりこの問
題および類似問題が認識され解決される。このようにし
て、バスマスタ回路を付属する各バススレーブ回路に対
して特別に適合させる必要はなく、当該バススレーブ回
路がさらにアドレス語の必要性を表示しない限りすなわ
ち表示するまでは簡単に高性能バーストモード転送を進
行させることができる。このようにして、高性能バース
トモード転送の提供と妥協することなくシステムを修正
する柔軟性が得られる。
アドレス要求信号線の提供と強力な相乗作用を有する
本発明の特徴は前記データバスに待機サイクル要求信号
線が含まれ、 前記バススレーブ回路に前記次の処理サイクルにおい
て前記バススレーブ回路が待機サイクルを要求する場合
に待機サイクル要求信号を発生する手段が含まれ、 前記バスマスタ回路に前記待機サイクル要求信号線を
介して前記バススレーブ回路から受信する待機サイクル
要求信号に応答して前記次の処理サイクルに待機サイク
ルを挿入する手段を含まれていることである。
このようにして、バススレーブ回路が受信データ語に
対処できる速度を調整してバススレーブ回路はバスマス
タ回路に待機サイクルを挿入させてから次のデータ語の
転送を続行するようにすることができる。このような動
作の一例はデータバスにより32ビット語が転送されたが
バススレーブ回路は８ビット語しか対処できない場合が
そうである。この場合、バスマスタ回路から32ビット語
が受信されると、バススレーブ回路は受信されたデータ
語を分類して記憶するのに少なくとも４つの処理サイク
ルを要するものと思われ、この時間中にバススレーブ回
路は待機サイクル要求信号を表明してバスマスタ回路か
らのデータ語の以後の送信を遅延させることがある。
特に強力な特徴は前記バスマスタにアドレス要求信号
と待機サイクル要求信号の同時受信に応答して前記バー
ストモード転送を中断し後に再試行する手段が含まれて
いることである。
このようにして、バススレーブ回路はバスマスタ回路
により開始されるバーストモード転送の完全な撤回を強
制することができる。これによりバスブリッジやリピー
タ等のバススレーブ回路はバスマスタ回路に強制的にバ
スを放棄させて、バススレーブ回路を利用できないデッ
ドロック状態や故障を招くことがある状況では転送が開
始されていなかったかのようにすることができる。
１本のデータバスによりアドレス語およびデータ語の
多重化を容易にするために、好ましくは前記データバス
はアドレスもしくはデータ指定信号線を含み、 前記バスマスタ回路は前記バートモード転送の一部と
しての前記次の処理サイクル中に前記バスマスタ回路に
より発生されるのがアドレス語であるかデータ語である
かを指定するアドレスもしくはデータ指定信号を発生す
る手段を含み、 前記バススレーブ回路は前記アドレスおよびデータ指
定信号線を介して前記バスマスタ回路から受信したアド
レスもしくはデータ指定信号に応答して前記次の処理サ
イクル中に前記バススレーブ回路による処理を制御する
手段を含んでいる。
バスマスタ回路およびバススレーブ回路は別個の実体
とすることができることを理解されたい。しかしなが
ら、このようなバスマスタ回路およびバススレーブ回路
を結合して特定用途集積回路（ASIC）とする集積化に向
かう傾向が高まっている。新しいASICを生成するのに必
要なさまざまな回路部品を再設計する量が低減されるた
め、前記バスマスタ回路および前記バススレーブ回路が
１つの集積回路上に形成される状況に本発明は特に適し
ている。
データバスに取り付けられるバスマスタ回路および１
つ以上のバススレーブ回路はさまざまな形状をとること
ができることを理解されたい。しかしながら、バスマス
タ回路が中央処理装置コアであり１つ以上のバススレー
ブ回路がページモードランダムアクセスメモリもしくは
キャッシュメモリを含むような状況に本発明は特に適し
ている。
別の局面において、本発明によりデータ処理方法が提
供され、該方法は、 バスマスタ回路内でデータバスを介してバーストモー
ド転送を開始し前記バスマタはアドレス語を発生し、前
記アドレス語は前記データバスを介して連続処理サイク
ルで転送される複数のデータ語の各々に関連する一連の
アドレスの開始アドレスを指定するステップと、 バススレーブ回路内で前記データバスを介した前記バ
スマスタ回路からの前記バーストモード転送を受信する
ステップと、を含み、 次の処理サイクルにおいて前記バススレーブ回路によ
りアドレス語が要求されると、前記バススレーブ回路は
前記データバスのアドレス要求信号線上にアドレス要求
信号を発生し、 前記バススレーブ回路から前記アドレス要求信号線を
介して受信する前記アドレス要求信号に応答して、前記
バスマスタ回路は前記バーストモード転送を中断し前記
次の処理サイクルにおいてさらにアドレス語を発生す
る。
次に、単なる例として、添付図を参照して本発明の実
施例について説明を行い、ここに、 第１図はいくつかの回路素子を相互接続するデータバ
スを有するデータ処理装置を略示し、 第２図はデータバス上にさまざまな組合せの信号が発
生する場合の装置の動作を示し、 第３図、第４図および第５図はバス信号を発生するさ
まざまな種類のバススレーブ内の回路部分を示す。
第１図はデータバス４により相互接続されたいくつか
の回路素子を具備するデータ処理装置２を示す。回路素
子はバスマスタ回路として機能する中央処理装置（CP
U）コア６、キャッシュメモリ８、リードオンリメモリ
（ROM）10およびバススレーブ回路として機能するペー
ジモードダイナミックランダムアクセスメモリ（DRAM）
12を含んでいる。
データバス４は32ビットアドレス／データ信号線、ア
ドレス要求信号線16、待機サイクル要求信号線18、アド
レスもしくはデータ指定信号線20およびバスクロック信
号線21を含んでいる。データバスには通常さらに制御、
タイミングおよび他の機能に関するいくつかの信号線が
含まれることを理解されたい。簡単にするために、第１
図にこれらは示されていない。
バスマスタ回路として作用するCPUコア６および最初
のバススレーブ回路として作用するキャッシュ８は１つ
の集積回路22上に製作される。さらにROM10およびRAM12
を含むバススレーブ回路が集積回路22の外部にあって共
通データバス４に接続されている。
動作に関して、CPUコア６は一緒に当該バススレーブ
回路を指定する信号B_REQとして０値をアドレスもしく
はデータ指定信号線上に与えかつそのバススレーブ回路
内のアドレスをアドレス／データ32ビット信号線14上に
与えることによりバーストモードデータ転送を開始す
る。アドレスされるデバイスはB_WAIT信号として待機サ
イクル要求信号線18上に０もしくは１を表明して応答す
る。B_WAITが０であれば、次の処理サイクルにおいてデ
ータ語を継続かつ転送すべきことがCPUコア６へ指示さ
れる。B_WAITが１であれば、アドレスされたバススレー
ブがそこへ送られているアドレス語に対処して任意所要
の初期化を実施する間次のサイクルに対して待機状態を
挿入すべきことがCPUコア６へ指示される。
バススレーブ回路が進行準備完了であることを表示す
る場合には、CPUコア６は指定された初期アドレスに続
くバススレーブ回路内の一連のアドレスに関連するアド
レス／データ信号線14を介して一連のデータ語を通す。
このバーストモード転送中に、バススレーブ回路はいつ
でも待機サイクル要求信号線18上に１の値を表明してCP
Uコア６にバストモード転送を休止させることができ
る。
当該バススレーブ回路の性質によっては、バーストモ
ード転送を全く支援できなかったり完全に支援できない
こともあり、そのような場合にはアドレス要求信号線16
を使用してB_AREQ信号を１の値に設定し次の処理サイク
ルにおいてCPUコア６に強制的にアドレス語を同報させ
ることができる。B_AREQの値が０であれば、CPUコアは
バーストモードトランザクションを継続することができ
る。
図示するバススレーブ回路の場合、キャッシュ８はバ
ーストモード転送を完全に支援することができ、ページ
モードDRAM12はバーストモード転送を一部支援すること
ができROMはバーストモード転送を全く支援することが
できない。したがって、ROM10の場合、ROMから読み出さ
れる各データ語に対してアドレス語が必要となることが
ある。さらに、ROMが８ビットデバイスである場合に
は、ROM10がそこからデータを読み取って32ビットアド
レス／データ信号線14上に与えられる完全な32ビット語
を組み立てる要求に応答するのに４処理サイクルを要す
ることがある。
ROM10の場合、データ転送はROM10からの繰り返しリー
ド動作にすぎない。DRAM12およびキャッシュ８の場合、
バーストモード転送はバスマスタCPUコア６からもしく
はバスマスタCPUコア６へなされる。この方向はもう１
つのバス信号B_WRITE（第１図には図示せず）により制
御される。
ページモードDRAM12の場合には、アドレス要求信号は
ページ境界を交差する時だけ表明すればよい。キャッシ
ュ８の場合には、バーストモード転送はその長さに無関
係に完全に支援され必要に応じて重畳される。
第２図はB_AREQ信号とB_WRITE信号のさまざまな組合
せに対するシステムのさまざまな応答の真理値表を示
す。［B_AREQ:B_WAIT］の表記法を使用すると、信号
［0:0］はバースト転送を継続できる、すなわちバスス
レーブはバスマスタにペースを合わせることができそこ
へ任意の付加アドレス語を送る必要がないことを示す。
信号の組合せ［0:1］はバススレーブ回路が一時的にバ
スマスタ回路とペースを合わせることができずさらにア
ドレス語を必要とせずにバーストを継続することはでき
るが、プロセッサは現在のサイクルを繰り返してバスス
レーブ回路が追いつくことができるようにしなければな
らないことを示す。信号の組合せ［1:0］は処理を継続
する前にバススレーブ回路はさらにアドレス語を送らな
ければならない、すなわちDRAM12はページ境界にある、
ことを示す。
最後の組合せ［1:1］はバスマスタ回路が復号してバ
ーストモード転送を中断させる特別に割り当てられる信
号である。バーストモード転送が不適切に中断されない
ようにするには、バーストモード転送の中断が真に所望
される場合を除き、B_WRITE信号が０の値である時だけB
_AREQ信号が１の値を表明するようにバススレーブ回路
を構成することが重要である。バーストモード転送が中
断される状況はバスブリッジやリピータが既に他の動作
に関わっていてバスマスタ回路からの現在のバーストモ
ード転送要求に応答できないような状況である。したが
って、デッドロック状況の発生を回避するために、バス
マスタにあたかもそれが発生しなかったかのようにバー
ストモード転送を中断させ後にバスマスタ回路内のより
高いレベルの論理に応じて再試行させるような撤回信号
組合せを生じる能力をこのようなバススレーブ回路へ与
えることができる。
使用するさまざまなバス信号のリストを以下に示す。
第３図にバーストモード能力の無い簡単なバススレー
ブ回路内の回路部分を示す。バススレーブ内の“Slave
Select"信号はそのバススレーブがバス４上のバスマ
スタによりアドレスされる場合にハイである。“Slave
Select"信号はアドレス要求信号線16および待機サイ
クル要求信号線18をそれぞれ駆動する（ディセーブルさ
れると高インピーダンスとなる）一対の３状態バッファ
24をオンとする。バススレーブ内のもう１つの信号“Wa
it"は次サイクルに待機サイクルが要求されるかどうか
を示す。B_WAITおよびB_AREQ信号がこの回路部分により
一緒に表明はされないことをインバータが保証しバスス
レーブが待機要求を解消してデータ語を受け入れる度に
次サイクルに対するアドレス要求信号を発生する。この
ようにしてバーストモード能力の無いバススレーブにと
って適切な方法で各データ語の受信にアドレス要求が続
く。
第４図は完全なバーストモード能力を有するバススレ
ーブの対応する回路部分を示す。この場合、アドレス要
求信号線16を駆動するバッファ24はその入力に0Vが永久
印加されてこの回路部分からはアドレス要求信号が発生
しないようにされる。
第５図は16のデータ語毎に発生するページ境界にアド
レス語を必要とする部分的なバーストモード能力を有す
るバススレーブを示す。アドレスの最下位４ビットA0,A
1,A2およびA3が４入力NANDゲート28へ入力される。これ
らの最下位４ビットはアドレス値が増分される16アドレ
ス毎に一度全て１となる。これら４つの１は16語ページ
境界の交差に先行するアドレスで生じる。したがって、
４つ全部の１が発生することはさらにデータ語を受け入
れるには次サイクルにアドレスが必要であることを示し
ている。４つの全部の１が生じるとNANDゲート28の出力
は０となる。
NANDゲート28の出力は内部“Wait"信号と共にNORゲー
ト30へ入力される。“Wait"信号がローとなってスレー
ブが次サイクルでアドレス／データ信号線14を介して信
号を受け入れることができることを示しかつNADNゲート
28の出力が０であれば、NORゲートの出力は１へ切り替
えられる。NORゲート30のこの出力はバッファ24を通っ
てアドレス要求信号線16を駆動し次の処理サイクルにア
ドレス語を送るようバスマスタを指示する。
シーケンス内の次のアドレスは最下位４ビットが全て
０でありそのためNANDゲート28の出力は１となりB_AREQ
信号は０となる。
バススレーブは次サイクルのアドレス語（B_AREQ）が
必要であるかまた実際に全（B_WAIT）で信号を受け入れ
る準備が完了しているかどうかをバススレーブに示すこ
とがお判りと思われる。バスマスタがこのスレーブの転
送を完了しておれば、“Slave Select"は表明停止され
バッファ24の出力がディセーブルされる。
前記したバス信号の形式はバスマスタとバススレーブ
間の関係において対称的となる。各処理サイクルにおけ
る各バススレーブの必要性を予測する能力をバスマスタ
に要求するのではなく、バススレーブ自体がアドレス語
やデータ語の必要性をバスマスタへ指示しかつサイクル
を待機して処理速度を整合することができ、それは重要
な利点となる。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/02 G06F 12/06 G06F 13/12 G06F 13/16 G06F 13/28

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】データ処理装置であって、該装置は、 データ語およびアドレス語を運ぶデータバス（４）と、 前記データバスを介してバーストモード転送を開始する
    バスマスタ回路（６）であって前記バスマスタはアドレ
    ス語を発生し、前記アドレス語は連続した処理サイクル
    で前記データバスを介して転送される複数のデータ語の
    各々に関連する一連のアドレスの開始アドレスを指定す
    る、前記バスマスタ回路と、 前記データバスを介して前記バスマスタ回路から前記バ
    ーストモード転送の前記複数のデータ語を受信するバス
    スレーブ回路（8,10,12）と、を具備し、 前記データバスにはアドレス要求信号線（16）が含ま
    れ、 前記バススレーブ回路には次の処理サイクルにおいて前
    記バススレーブ回路によりアドレス語が要求される場合
    にアドレス要求信号を発生する手段が含まれ、 前記バスマスタ回路には前記アドレス要求信号線を介し
    て前記バススレーブ回路から受信するアドレス要求信号
    に応答して前記バーストモード転送を中断しかつ前記次
    の処理サイクルにおいてさらにアドレス語を発生する手
    段が含まれている、データ処理装置。
  2. 【請求項２】請求項１記載の装置であって、 前記データバスには待機サイクル要求信号線（18）が含
    まれ、 前記バススレーブ回路には前記次の処理サイクルにおい
    て前記バススレーブ回路により待機サイクルが要求され
    る場合に待機サイクル要求信号を発生する手段が含ま
    れ、 前記バスマスタ回路には前記待機サイクル要求信号線を
    介して前記バススレーブ回路から受信する待機サイクル
    要求信号に応答して前記次の処理サイクルに待機サイク
    ルを挿入する手段が含まれている、データ処理装置。
  3. 【請求項３】請求項２記載の装置であって、前記バスマ
    スタにはアドレス要求信号と待機サイクル要求信号の同
    時受信に応答して前記バーストモード転送を中断し後に
    再試行する手段が含まれている、データ処理装置。
  4. 【請求項４】請求項１、２および３のいずれか一項記載
    の装置であって、 前記データバスにはアドレスもしくはデータ指定信号線
    （14）が含まれ、 前記バスマスタ回路には前記バーストモード転送の一部
    としての前記次の処理サイクル中に前記バスマスタ回路
    により発生されるのはアドレス語であるかデータ語であ
    るかを指定するアドレスもしくはデータ指定信号を発生
    する手段が含まれ、 前記バススレーブ回路には前記アドレスおよびデータ指
    定信号線を介して前記バスマスタ回路から受信するアド
    レスもしくはデータ指定信号に応答して前記次の処理サ
    イクル中に前記バススレーブ回路による処理を制御する
    手段が含まれている、データ処理装置。
  5. 【請求項５】前記いずれか一項記載の装置であって、前
    記バスマスタ回路および前記バススレーブ回路が１つの
    集積回路（22）上に形成されている、データ処理装置。
  6. 【請求項６】前記いずれか一項記載の装置であって、前
    記バスマスタは中央処理装置コア（６）を具備する、デ
    ータ処理装置。
  7. 【請求項７】前記いずれか一項記載の装置であって、１
    つ以上の前記バススレーブ回路がページモードランダム
    アクセスメモリ（12）を具備する、データ処理装置。
  8. 【請求項８】前記いずれか一項記載の装置であって、１
    つ以上の前記バススレーブ回路がキャッシュメモリ
    （８）を具備する、データ処理装置。
  9. 【請求項９】データ処理方法であって、該方法は、 バスマスタ回路内でデータ語およびアドレス語を運ぶデ
    ータバスを介してバーストモード転送を開始し前記バス
    マスタはアドレス語を発生し、前記アドレス語は連続す
    る処理サイクルで前記データバスを介して転送される複
    数のデータ語の各々に関連する一連のアドレスの開始ア
    ドレスを指定するステップと、 バススレーブ回路内で前記データバスを介して前記バス
    マスタ回路から前記バーストモード転送の前記複数のデ
    ータ語を受信するステップと、を含み、 次の処理サイクルにおいて前記バススレーブ回路により
    アドレス語が要求される場合に、前記バススレーブ回路
    は前記データバスのアドレス要求信号線上にアドレス要
    求信号を発生し、 前記アドレス要求信号線を介して前記バススレーブ回路
    から受信する前記アドレス要求信号に応答して、前記バ
    スマスタ回路は前記バーストモード転送を中断させ前記
    次の処理サイクルにおいてさらにアドレス語を発生す
    る、ことを特徴とするデータ処理方法。
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