CN1129481A - 数据总线 - Google Patents

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Abstract

叙述了数据处理装置(2)，它使用一公共数据总线(4)以互连一总线主控器电路(6)与一个或多个总线受控器电路(8、10、12)。该数据处理装置(2)配置为支持脉冲串方式传输，其中一地址字跟随与自地址字指定的地址开始连续的地址相关的一系列数据字。数据总线(4)包括一地址请求信号线(16)，任何总线受控器电路(8、10、12)可以使用它来请求一在下一处理周期要传输的地址字而非数据字。以这种方式，总线主控器电路(6)不必特定地适应接在总线(4)上的总线受控器，因为这些总线受控器可以自己指明它们能处理脉冲串方式传输到什么程度。本发明也支持等待周期请求信号和指明脉冲串方式传输应该完全放弃的信号组合。

Description

数据总线
本发明涉及的是具有数据总线的数据处理设备的技术领域。更为具体地，本发明涉及具有一总线主控器电路和一总线受控器电路这样的设备。
提供总线主控器和总线受控器的结构已为世人公知，其中总线主控器负责数据总线上数据传输的启动和控制，而以一个或多个总线受控器用以响应由总线主控器启动的事务。这种结构很容易扩展，同时允许各种总线受控器由单一总线主控器管理。这种结构的一个缺点是总线主控器必须能够为其与之通信的各种总线受控器提供不同的性能参数，例如数据可以被传输到或从一特定的总线受控器传输来的速率或每一总线受控器的寻址需求。
在通过数据总线进行的高性能传输方式的情况下特别是这样，此时并非所有的总线受控器都能处理这样高性能的操作。这容易在下面的情况下产生问题，即当新的总线受控器加在系统上时，总线主控器可能需要重新编程/配置以考虑该新总线受控器的性能特征。这在开发一个人们仅希望把不同的部件部分连接到数据总线上而不必为该特定结合而改变部件部分的新系统时会带来不利的附加复杂性。
从一个方面看来，本发明为数据处理提供设备，所述设备包括：
一数据总线；
用以启动通过所述数据总线的脉冲串方式的传输的总线主控器电路，其中所述总线主控器产生一地址字，所述地址字指定一系列地址的一个起始地址，该系列地址与在相继处理周期中通过所述数据总线传输的大量数据字中的各个相关；和
用以接收通过所述数据总线，从所述总线主控器电路的所述脉冲串方式传输的总线受控器电路；其中
所述数据总线包括一寻址请求信号线；
所述总线受控器电路包括在所述总线受控器电路在下一个处理周期需要一地址字时产生寻址请求信号的装置；和
所述总线主控器电路包括响应从所述总线受控器电路通过所述地址请求信号线接收的地址请求信号的装置，用以中断所述脉冲串方式传输和在所述下一处理周期产生一进一步的地址字。
从总线主控器电路到总线受控器电路的脉冲串方式传输是特别高效和高性能的操作方式。其中正被传输的数据与在总线受控器电路中预先确定的从一初始指定的地址开始的一系列地址相联系，仅初始地址需要被指定。从而一单一地址字可能跟随成百上千的数据字。需要被指定的每一地址字传输的数据字的数目的增加具有减少传输一给定数据字块需要的时间的优点。
不幸的是并非所有的总线受控器都能全面处理这样的脉冲串方式传输。作为一个例子，考虑一页式动态随机存取存储器(DRAM)。这样的DRAM除了在跨过页边界时可能支持脉冲串方式传输。当跨过页边界时，该DRAM需要传送一个新的地址字。为了用传统的方法处理这点，总线主控器必须知道DRAM中的页边界同时不传送跨越页边界的脉冲串方式传输。
本发明通过在数据总线中提供一地址请求信号线既识别又解决了这样以及类似的问题，其中一总线受控器电路可以中断从一总线主控器电路的一脉冲串方式传输同时请求在下一处理周期中将进一步的地址字传送给它。以这种方式，总线主控器电路不需特别适配每一联接的总线受控器电路而能简单地继续高性能脉冲串方式传输，除非或直到所涉及的该总线受控器电路指明需要一新的地址字。以这种方式提供了修改系统的灵活性，而不必放弃提供高性能的脉冲串方式传输。
以提供地址请求信号线而具有强烈协同作用的本发明的较佳特征在于所述数据总线包括一等待周期请求信号线。所述总线受控器电路包括在该所述总线受控器电路在下一处理周期需要一等待周期时产生等待周期请求信号线的方法；和
所述总线主控器电路包括响应从所述总线受控器电路通过所述等待周期请求信号线接收的一个等待周期请求信号以在下一处理周期插入一个等待周期的装置。
以这种方式，一总线受控器电路能够处理所收到的数据字的速度可以被调节到该总线受控器电路能使总线主控器电路在继续传输下一数据字之前插入一等待周期。如果数据总线传输32位的字而一总线受控器电路仅能处理8位的字就将是这种操作的一个例子。在这种情况下，从总线主控器电路收到一32位字时，总线受控器电路将可能至少用4个处理周期来分隔和存储所接受到的字，在此期间该总线受控器电路可能发出一等待周期请求信号以推迟从总线主控器电路进一步的数据字的传输。
一特别强大的更优越的特征在于所述总线主控器包括响应同时接收地址请求信号和等待周期请求信号的装置以放弃和在以后重试所述脉冲串方式传输。
以这种方式，一总线受控器电路能够强迫完全撤回由总线主控器电路启动的一脉冲串方式传输。这允许总线受控器电路像总线桥或转发器强迫总线主控器电路释放该总线，好像在这种情况下传输并末开始，否则会导致总线受控器电路不能应用时的死锁或误动作。
为方便在单一数据总线上地址字和数据字的多路转换，一更为希望的特征是所述数据总线包括一地址或数据指定信号线。
所述总线主控器电路包括产生地址或数据指定信号的装置，该地址或数据指定信号指明所述总线主控器电路在所述下一处理周期作为所述脉冲串方式传输的部分而产生的是一个地址字还是数据字；和
所述总线受控器电路包括响应一从所述总线主控器电路通过所述地址或数据指定信号线接收到的地址或数据指定信号的装置，该地址或数据指定信号用以控制由所述总线受控器电路在所述下一处理周期的处理。
很快将会理解，总线主控器电路和总线受控器电路可能是截然不同的实体。然而，现在有一种增强的结合趋势，根据这种趋势这样的总线主控器电路和总线受控器电路在一应用特定的集成电路(ASIC)中结合在一起。本发明特别适宜用在所述总线主控器电路和所述总线受控器电路形成单一集成电路的场合，因为生产新的ASIC所需要的不同电路部分的再设计的量将减少。
很快将会理解，总线主控器电路和一个或多个连接在数据总线上的总线受控器电路可能采取许多形式。然而本发明特别适宜于总线主控器电路是一中央处理单元核和一个或多个总线受控器电路包括一页式随机存取存储器或一高速缓存存储器的场合。
从另一方面来看，本发明提供一数据处理方法，所述方法包括下面的步骤：
在一总线主控器电路中启动通过一数据总线的一脉冲串方式传输，其中所述总线主控器产生一地址字，所述地址字指定一系列地址的一起始地址，该系列地址与在相继处理周期中通过所述数据总线要传输的大量数据字中的各个相关；和
在一总线受控器电路中从所述总线主控器电路通过所述数据总线接收所述脉冲串方式传输；其中：
当所述总线受控器电路在下一处理周期需要一地址字时，所述总线受控器电路在所述数据总线的一地址请求信号线上产生一地址请求信号；和
响应从所述总线受控器电路通过所述地址请求信号线接收到的所述地址请求信号，所述总线主控器电路中断所述脉冲串方式传输并在所述下一处理周期中产生一进一步的地址字。
现在仅以示例方式借助附图说明本发明的一实施例。其中：
图1原理说明具有与一些电路元件互连的数据总线的数据处理设备；
图2说明该设备在该数据总线上出现信号的不同的组合时的操作；和
同3、4和5说明在不同类型总线受控器中产生总线信号的电路部分。
图1说明一个包括一些由数据总线4互连的电路元件的数据处理装置2。电路元件包括一中央处理单元(CPU)核6(用作总线主控器电路)、一高速缓存存储器8、一只读存储器(ROM)10和一页式动态随机存取存储器(DRAM)12(它们用作总线受控器电路)。
该数据总线4包括32位地址/数据信号线、一地址请求信号线16、一等待周期请求信号线18、一地址或数据指定信号线20和一总线时钟信号线21。应理解数据总线一般包括一些进一步的涉及控制、定时和其它功能的信号线。为简单起见，这些未在图1中示出。
作为总线主控器电路的CPU核6和作为第一总线受控器电路的高速缓存存储器8装配在单一集成电路22中。包括ROM10和DRAM12的其它总线受控器电路在集成电路22之外且与公共数据总线4连接。
在操作中，当信号B_REQ指明所涉及的总线受控器电路和在地址/数据32位信号线14上放置总线受控器电路内的地址时，CPU核6通过在地址或数据指定信号线上放置0值启动一脉冲串方式数据传输。被寻址的装置通过在等待周期请求信号线18上确立0或1作为B_WAIT信号响应。如果B_WAIT是0，这对CPU核6表明在下一处理周期应该继续和传输一数据字。如果B_WAIT是1，那么这对CPU核6表明，应该为下一周期插入一等待状态；而被寻址的总线受控器处理送给它的地址字并执行必要的初始化。
当总线受控器电路指明已准备就绪，CPU核6通过地址/数据信号线14传过一系列数据字，它与总线受控器电路内从指定的起始地址延伸的一系列地址相关。在这种脉冲串方式传输期间，总线受控器电路可以在等待周期请求信号线18上在任何时刻确立数值1并引起CPU核6在脉冲串方式传输中暂停。
依赖于所涉及的总线受控器电路的性质，它有可能全然不能支持脉冲串方式传输或不能全面支持脉冲串方式传输，在这种情况下，可以使用地址请求信号线16来设定B_AREQ信号为1以迫使CPU核6在下一处理周期发送一地址字。如果B_AREQ的值是0，那么这允许CPU核继续其脉冲串方式事务。
在图示的总线受控器电路中的情形下高速缓存存储器8可能全面支持脉冲串方式传输，页式DRAM12部分支持脉冲串方式传输而ROM全然不能支持脉冲串方式传输。从而在ROM10的情形下对每一从ROM读的数据字可能需要一个地址字。进一步，如果该ROM是一8位的设备，那么对ROM10可能需要4个处理周期以响应从它读数据的请求和组装一32位字以便放置在32位地址/数据信号线14上。
在ROM10的情形下，数据传输永远仅是从ROM10的读操作。在DRAM和高速缓存存储器8的情形下，脉冲串方式传输既可以是从总线主控器CPU核6传来也可以是对总线主控器CPU核6传去。这个方向由一另外的总线信号B_WRITE(在图1中未示出)控制。
在页式DRAM12的情形下，地址请求信号仅当跨越一页边界时才需要。在高速缓存存储器8的情形下，脉冲串方式传输不管其长度多长可以被完全支持，必要时其地址回卷。
图2表示系统对B_AREQ信号和B_WAIT信号不同组合的各种响应的真值表。使用记号[B_AREQ：B_WAIT]，一信号[0：0]表明一脉冲串方式传输可能继续，亦即该总线受控器能与总线主控器同步而不需任何附加的地址字送给它。信号组合[0：1]表明总线受控器电路暂时不能与总线主控器电路保持同步，尽管脉冲串方式传输可能继续而无需一另外的地址字，但是处理器应重复当前的周期以便能使总线受控器电路跟上。信号组合[1：0]表明总线受控器电路在其可以继续处理之前需要一另外的地址字送给它，亦即该DRAM处于一页边界。
最后的组合[1：1]是一特殊的赋值信号，它由总线主控器电路解码来放弃一脉冲串方式传输。为不使脉冲串方式传输被不恰当地放弃，非常重要的是总线受控器电路这样安排，使得信号B_AREQ仅当B_WAIT信号位于一0值时确立1，除非真正希望该脉冲串方式传输被放弃。脉冲串方式传输要被放弃的场合可能是包括一总线桥或转发器的场合，它已经包含在一些其它的操作中而不能响应从总线主控器电路来的当前的脉冲串方式传输请求。从而，为避免死锁情况的发生，可能向总线受控器电路提供能发出撤回信号组合的能力以使总线主控器电路放弃脉冲串方式传输，好像其从未发生一样，并在以后根据总线主控器电路中的高电平逻辑重试。
一所用各种总线信号表列如下：
 信号                      源                          说明
 BCLK     总线控制线     总线时钟下降缘是事务的激活缘
  信号                           源                          说明
    BREQ     主控器-＞受控器     总线请求完全流水线输送′的下一周期′顺序存取0下一事务不是数据传输1下一事务是数据传输在多路转换的变体中0表示地址周期
 信号                     源                      说明
BD[31：0] 主控器(写受控器(读     总线数据通道32位双向数据总线在多路转换实现中脉冲串地址信息是在附加在数据上的包传输起始时刻发布在该总线上为读事务总线受控器驱动数据到该总线为写事务总线受控器从总线读数据
  信号                       源                           说明
    BWAIT 受控器-＞主控器 总线等待对慢速存取，事务完成延缓在一周期内不能完成的从属设备或一外部总线接口操作插入等待状态直到就绪来完成0该周期内完成数据传输1该周期内插入等待状态
   信号                    源                       说明
BAREQ 受控器-＞主控器 总线地址请求总线受控器下一周期请求新地址这是从寻址的总线受控器流水来的(例如被存取页的最后地址)，主电路必须在下一周期发布一地址周期来响应仅应为B_WAIT被清除的同一周期确立B_AREQ(完成周期)0允许串方式传输继续1强迫下一周期发布地址
图3说明在不具有脉冲串方式传输能力的一简单的总线受控器电路的一个电路部分。在总线受控器内部的“受控器选择”信号当该总线受控器由总线4上的总线主控器寻址时为高位。该“受控器选择”信号接通一对三态缓冲器24(当禁止时为高阻抗)，它们分别驱动地址请求信号线16和等待周期请求信号线18。总线受控器内部的另一“等待”信号表示对下一周期的等待是否需要。一反相器用作保证不由该电路部分同时确立B_WAIT和B_AREQ信号和在总线受控器每一次接收一数据字的下一周期通过清除该等待请求而产生一地址请求信号。以这种方式地址请求以对不具有突发串方式传输能力的总线受控器适当的方式跟随每一数据字的接收。
图4说明具有全面脉冲串方式传输能力的总线受控器的相应电路部分。在这种情形下驱动地址请求信号线16的缓冲器24具有固定的0V加在其输入端，以使地址请求信号永远不能由该电路部分产生。
图5说明带部分脉冲串方式传输能力的总线受控器，它在每16个数据字出现的页边界处需要一地址字。地址的最低四位A0、A1、A2和A3输入到四输入端与非(NAND)门28上。这四个最低的地址位在作为地址值的每16个地址增加时都为1。这四个1出现在跨越一16字页边界之前。相应地，所有四个1的出现表示在下一周期在任何更多的数据字可以被接收前需要一地址字。与非(NAND)门28的输出在四个1出现时变为0。
与非门28的输出与内部“等待”信号一道输入到或非门30上。当“等待”信号为低位，表示总线受控器能够在下一周期在地址/数据信号线14上接收信号而与非门28的输出为0，从而或非门的输出将切换到1。该或非门的这一输出通过缓冲器24驱动地址请求信号线16，指示总线主控器在下一处理周期送出一地址字。
序列里的下一地址对所有低四位将具有0值，于是与非门28的输出将变为1，而B_AREQ信号将为0。
将会看到，总线受控器指示总线受控器它下一周期是否需要一地址字(B_AREQ)和是否已真正准备接收信号(B_WAIT)。如果总线主控器已完成它与总线受控器的传输，则“受控器选择”将释放，而缓冲器24将被禁止。
上面叙述的总线信号的形式产生一在总线主控器和总线受控器之间的对称关系。不是需要总线主控器具有预见每一总线受控器在每一处理周期的需要的能力，而是总线受控器自身能够指示总线主控器它们对地址字或数据字和等待周期的需要来配合处理速度；这有相当大的好处。

Claims (9)

1.用于数据处理的装置，所述装置包括：
一数据总线；
一通过所述数据总线启动一脉冲串方式传输的总线主控器电路，在该数据总线中所述总线主控器产生一地址字，所述地址字指定一系列地址的一个起始地址，它与在相继的处理周期中通过所述数据总线要传输的许多数据字的各个相关；和
一用以从所述总线主控器电路通过数据总线接收所述脉冲串方式传输的总线受控器电路；其中：
所述数据总线包括一地址请求信号线；
所述总线受控器电路包括当所述总线受控器电路在下一处理周期需要一地址字时产生地址请求信号的装置；和
所述总线主控器电路包括响应从所述总线受控器电路通过地址请求信号线接收到的地址请求信号的装置，该信号中断所述脉冲串方式传输和在所述下一处理周期产生一另外的地址字。
2.如同权利要求1所述装置，其中：
所述数据总线包括一等待周期信号请求线；
所述总线受控器电路包括当所述总线受控器电路在所述下一处理周期需要一等待周期时产生一等待周期请求信号的装置；和
所述总线主控器电路包括响应从所述总线受控器电路通过所述等待周期请求信号线接收到的一等待周期请求信号的装置，该信号为在所述下一处理周期插入一等待周期。
3.如同权利要求2所述装置，其中所述总线主控器包括响应同时接收一地址请求信号和一等待周期请求信号以放弃和在以后重试所述脉冲串方式传输的装置。
4.如同权利要求1、2和3中任何一个所述装置，其中：
所述数据总线包括一地址或数据指定信号线；
所述总线主控器电路包括产生一地址或数据指定信号的装置，该指定信号指明由所述总线主控器电路在所述下一处理周期所产生的作为所述脉冲串方式传输的部分是一地址字还是数据字；
所述总线受控器电路包括响应从所述总线主控器电路通过所述地址和数据指定信号线接收到的一地址或数据指定信号的装置，该信号用以控制由所述总线受控器电路在所述下一处理周期中的处理。
5.如同前述权利要求中任一所述装置，其中所述总线主控器电路和所述总线受控器电路在单一集成电路中形成。
6.如同前述权利要求中任一所述装置，其中所述总线主控器包括一中央处理单元核。
7.如同前述权利要求中任一所述装置，其中一个或多个所述总线受控器电路包括一页式随机存取存储器。
8.如同前述权利要求中任一所述装置，其中一个或多个所述总线受控器电路包括一高速缓存存储器。
9.一数据处理方法，所述方法包括下面的步骤：
在一总线主控器电路中启动一脉冲串方式传输通过一数据总线，其中所述总线主控器产生一地址字，所述地址字指定一系列地址的一起始地址，该系列地址与在相继处理周期中通过所述数据总线要传输的大量数据字中的各个相关；和
在一总线受控器电路中从所述总线主控器电路通过所述数据总线接收所述脉冲串方式传输；其中：
当所述总线受控器电路在下一处理周期需要一地址字时，所述总线受控器电路在所述数据总线的一地址请求信号线上产生一地址请求信号；和
响应从所述总线受控器电路通过所述地址请求信号线接收到的所述地址请求信号，所述总线主控器电路中断所述脉冲串方式传输并在所述下一处理周期中产生一另外的地址字。
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TW (1) TW289099B (zh)
WO (1) WO1995006287A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101309306B (zh) * 2008-07-16 2010-06-30 哈尔滨工业大学 在Modbus通信网络中为从节点设备分配地址的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243768B1 (en) * 1996-02-09 2001-06-05 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US5983024A (en) * 1997-11-26 1999-11-09 Honeywell, Inc. Method and apparatus for robust data broadcast on a peripheral component interconnect bus
JP2004310547A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd 情報処理装置、メモリ、情報処理方法及びプログラム
US7328288B2 (en) * 2003-12-11 2008-02-05 Canon Kabushiki Kaisha Relay apparatus for relaying communication from CPU to peripheral device
US7269704B2 (en) * 2005-03-30 2007-09-11 Atmel Corporation Method and apparatus for reducing system inactivity during time data float delay and external memory write
US7617354B2 (en) * 2007-03-08 2009-11-10 Qimonda North America Corp. Abbreviated burst data transfers for semiconductor memory
JP5350677B2 (ja) 2008-05-19 2013-11-27 株式会社東芝 バス信号制御回路、及び、バス信号制御回路を備えた信号処理回路
CN106502806B (zh) * 2016-10-31 2020-02-14 华为技术有限公司 一种总线协议命令处理装置及相关方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851990A (en) * 1987-02-09 1989-07-25 Advanced Micro Devices, Inc. High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
US5134699A (en) * 1988-06-24 1992-07-28 Advanced Micro Devices, Inc. Programmable burst data transfer apparatus and technique
US5159679A (en) * 1988-09-09 1992-10-27 Compaq Computer Corporation Computer system with high speed data transfer capabilities
JP2519860B2 (ja) * 1991-09-16 1996-07-31 インターナショナル・ビジネス・マシーンズ・コーポレイション バ―ストデ―タ転送装置および方法
US5553310A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101309306B (zh) * 2008-07-16 2010-06-30 哈尔滨工业大学 在Modbus通信网络中为从节点设备分配地址的方法

Also Published As

Publication number Publication date
GB2281137A (en) 1995-02-22
EP0714536A1 (en) 1996-06-05
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JP3150154B2 (ja) 2001-03-26
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WO1995006287A1 (en) 1995-03-02
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IL110610A0 (en) 1994-11-11
DE69410617T2 (de) 1999-02-04
RU2155375C2 (ru) 2000-08-27
US5680643A (en) 1997-10-21
GB9317361D0 (en) 1993-10-06
CN1040703C (zh) 1998-11-11
TW289099B (zh) 1996-10-21
DE69410617D1 (de) 1998-07-02
KR960704273A (ko) 1996-08-31
IL110610A (en) 1997-04-15
EP0714536B1 (en) 1998-05-27

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