KR100810800B1

KR100810800B1 - 정보 처리 시스템, 송신기 회로, 수신기 회로, 정보 전송 방법

Info

Publication number: KR100810800B1
Application number: KR1020027010789A
Authority: KR
Inventors: 반더벤에릭
Original assignee: 엔엑스피 비 브이
Priority date: 2000-12-20
Filing date: 2001-12-06
Publication date: 2008-03-06
Also published as: EP1254543A2; DE60128541D1; EP1254543B1; CN1251464C; WO2002051081A3; ATE363173T1; DE60128541T2; US20020085576A1; AU2002222335A1; JP3989839B2; JP2004516744A; CN1404674A; US7020154B2; WO2002051081A2; KR20020079872A

Abstract

정보 처리 시스템은 송신기, 수신기 그리고 송신기와 수신기 사이에 연결된 통신 채널을 포함한다. 통신 채널은 제 1 과 제 2 이진 로직 신호를 전송한다. 송신기는 데이터 값과, 연속적인 클럭 위상(clock phase)을 제 1 신호와 제 2 신호의 조합으로 구별하는 정보를 인코딩한다. 수신기는 데이터 값과 정보를 수신한다. 송신기는 바로 연속적인 클럭 위상(clock phase) 사이에서 제 1과 제 2 신호 중 어느 것이 로직 레벨 변화를 할 것인 지 선택하기 위해 제 1 과 제 2 데이터 의존적인 판단 기준을 교대로 사용한다. 그 결과 제 1 과 제 2 신호는 교대로 상호 반대가 되거나 상호 같게 된다. 제 1 판단 기준은 데이터 값에 따라 제 1 신호의 레벨을 선택한다. 제 2 판단 기준은 데이터 값에 따라 제 1 또는 제 2 신호 중 어느 하나의 레벨 변화를 제공한다.

Description

정보 처리 시스템, 송신기 회로, 수신기 회로, 정보 전송 방법{INFORMATION PROCESSING SYSTEM}

본 발명은 정보 처리 시스템과 상기 시스템의 사용을 위한 송신기, 수신기 디바이스와 정보 전송 방법에 관한 것이다.

WO 00/05848로부터, 제 1 및 제 2 시간 연속적인(time continuous) 로직 신호 각각을 전달하는 제 1 및 제 2 신호 라인을 경유하여, 데이터와 클럭 정보를 전송하는 정보 처리 시스템이 알려져 있다. US 5,341,371 역시 데이터와 클럭 정보를 두 신호 라인을 경유하여 전송하는 처리 시스템을 개시한다. 양 간행물에 개시된 시스템에서, 정확히 하나의 신호 라인 상에 있는 로직 신호가 매 새로운 클럭 위상(clock pulse)의 시작에서 변한다는 것은 확실하다. 따라서, 클럭 신호는 시간 함수로서 두 신호에 "배타적 논리합"를 취함으로써 복구 가능하고 배타적 논리합의 결과는 각각의 새 클럭 위상(clock phase)의 시작에서 변한다. 그러므로, 신호 라인 상의 주파수와 로직 레벨 전이 횟수는 최소화되고, 이로써 전력 소비를 줄이고 교란(disturbance)을 감소시킨다.

데이터는 두 신호 중 어느 것이 클럭 위상(clock phase)의 시작에서 변할지 를 선택함으로써 인코딩된다. US 5,341,371의 시스템은, 다음 데이터 비트가 선행 데이터 비트와 같지 않은 때마다 신호 라인 중 제 1 라인의 로직 레벨을 변화시킴으로써 일련의 데이터 비트를 인코딩한다. 제 2 신호 라인의 로직 레벨은 데이터 비트가 변하지 않을 때 변한다. 이것은 데이터 비트와 제 1 신호가 항상 동시에 변하는 효과를 가진다. 그러므로, 제 1 신호의 로직 레벨에서 변화가 가져오는 데이터 프로세싱에서의 어떤 교란 효과(disturbance effect)는, 데이터에서의 변화와 체계적으로 상관된 효과를 가진다. 제 1 신호 라인과 데이터 신호 라인은 같은 신호를 운반하는데, 이로써 결합된 교란 효과(disturbance effect)를 잠정적으로 발생시킨다.

WO 00/05848의 시스템은, 전송되는 데이터 비트가 제 1 로직 값을 가질 때 제 1 신호 라인의 로직 레벨을 변화시키고, 전송되는 데이터 비트가 제 1 로직 값에 반대되는 값인 제 2 로직 값을 가질 때 제 2 신호 라인의 로직 레벨을 변화시킴으로써, 데이터 변화와 신호들 중 단일 신호 상의 신호 변화의 동시 발생을 피한다. 데이터의 내용에서의 변동(variation)은 상기 두 신호 라인에 걸쳐 변화를 분산시킬 것이다. 그러므로, 전송되는 데이터 비트가 변할 때 상기 라인들 중 하나 상의 로직 레벨이 항상 변하는 것이 예방된다.

그러나, WO 00/05848의 시스템은 메모리 효과(memory effect)를 도입하는데 신호 라인 중 하나의 이전 로직 레벨에 대한 데이터 비트 정보를 인코딩 하는 것이 요구된다. 이것은 상대적으로 복잡한 회로를 요구하고, 어떤 시간에서의 이전 로직 레벨에 대한 정보에서의 오류로 인해 신호들 상에 지속적인 오류 효과를 미치는 불 이익을 가진다.

발명의 개요

다른 것들 중에서, 각각의 새로운 클럭 위상(clock phase)의 시작에서 신호 라인 중 정확히 하나 상의 로직 레벨 전이와 함께 제 1 및 제 2 신호 라인을 경유하여 정보가 전송되며 데이터는 어느 신호 라인에서 로직 레벨이 변경되는지 선택함으로써 인코딩되는 정보 처리 시스템을 제공하는 것이 본 발명의 목적인데, 이 시스템에서 데이터의 변화가 항상 동일 신호 라인 상의 로직 레벨에서의 변화를 가져오는 것이 회피되며 한편 신호 에러가 지속 효과(lasting effect)를 가지는 것이 회피된다.

본 발명에 따른 시스템이 청구항 제 1 항에 기재되어 있다. 본 발명에 따르면, 적어도 두 개의 다른 판단기준(criteria)들이 신호들 중 어느 것이 트랜지션(transition)을 일으킬 지 선택하기 위해 교대로 사용된다. 판단기준들 중 하나는 데이터 레벨의 함수로서 어느 신호를 트랜지션할지 선택한다. 이것은 데이터 레벨 변화와 신호들 중 하나의 레벨 변화 사이의 완전한 상관관계(comoplete correlation)를 막는다. 판단 기준의 다른 하나는 데이터 레벨로부터 신호 레벨을 결정한다. 이것은 완전한 상관관계(complete correlation)를 발생시키지 않기 때문에 지속 메모리 효과(lasting memory effect)를 예방한다. 한 실시예에서, 후자의 기준은 교대되는 판단 기준으로 구성된 사이클마다 오직 한번만 사용된다. 그러므로, 상기 판단기준은 데이터의 트랜지션과 신호들 중 어느 하나와의 사이에서 어떤 체계적인 상관 관계를 야기하지 않는다.

본 발명에 따른 상기 시스템의 한 실시예에서, 어떤 판단기준은 한 클럭 위상에 대한 단일 데이터 비트 값을 기초로 트랜지션을 일으킬 신호를 선택하는데 사용된다. 비슷하게 어떤 판단 기준은 그 클럭 위상에 대한 단일 데이터 비트 값을 기초로 레벨을 선택하는데 사용된다. 이와 달리, 이러한 판단 기준들은 가령, 서로 다른 클럭 위상(clock phase)에 대한 다중 데이터 비트로부터 결정된 중간 비트 값에 의존할 수도 있다.

한 실시예에서, 오직 두 개의 다른 판단 기준들이 사용되는데, 교대하는 판단 기준으로 구성된 사이클마다 각각은 한번씩 사용되서, 하나의 판단 기준은 짝수 클럭 위상(even clock phase)에서, 하나는 홀수 클럭 위상(odd clock phase)에서 사용된다.

상기 시스템의 상기한 그리고 다른 이익이 있는 측면과, 본 발명에 따른 방법과 스테이션(station)들은 다음 도면들을 사용하여 더 자세히 기술될 것이다.

도 1은 하나의 통신 버스를 가지는 시스템을 도시한 도면.

도 2는 데이터 신호, 클럭 신호 그리고 전송 신호를 도시한 도면.

도 3은 데이터와 클럭 정보를 인코딩하기 위한 회로도.

도 4는 데이터와 클럭 정보를 디코딩하기 위한 회로도.

도 1은 통신 버스를 가지는 시스템을 도시한다. 시스템은 제 1 회로(10), 통신 버스(12a,b)와 제 2회로(14)를 포함한다. 제 1 회로(10)는 클럭 회로(100), 데이터 생성 회로(102) 및 송신기 회로(104)를 포함한다. 클럭 회로(100)는 클럭 신호를 데이터 생성 회로(102)와 송신기 회로(104)에 제공한다. 데이터 생성 회로(102)는 데이터 신호를 송신기 회로(104)에 제공한다. 송신기 회로(104)는 통신 버스(12a,b)의 두 신호 라인(12a,b)과 연결된다. 제 2 회로(14)는 수신기 회로(140)와 데이터 소비 회로(142)를 포함한다. 일반적으로, 제 1 회로(10)와 제 2 회로(14)는 버스(12)를 형성하는 배선에 의해 연결된, 분리된 집적 회로이다. 그러나, 회로(10,14)는 동일 집적 회로의 서로 다른 서브-회로(sub-circuit)로서 역시 구성 가능하고, 그 경우, 버스(12a,b)가 같은 집적 회로 상의 도체(conductor) 트랙을 포함한다.

동작 중에, 제 1 회로(10)는, 가령 비디오 이미지 신호 데이터 또는 연산 결과 같은 데이터를 생산한다. 제 1 회로는 이 데이터를 통신 버스(12)를 경유하여 제 2 회로(14)로 전송한다. 제 2 회로(14)는 그 데이터를 수신해서, 가령 비디오 정보를 디스플레이 또는 저장하거나, 또는 그 데이터에 대해 연산을 수행하기 위한 처리를 한다. 송신기 회로(104)는 데이터 생성 회로(102)로부터 데이터를 수신해서 데이터와 클럭 신호를, 버스(12a,b)의 제 1 및 제 2 도체(conductor)(12a,b)를 각각 경유하는 전송을 위해 제 1 신호와 제 2 신호로 인코딩한다. 수신기 회로(140)는 제 1 및 제 2 도체(12a,b)로부터 두 신호를 수신하고, 수신 신호로부터 데이터와 클럭 신호를 디코딩한다. 디코딩된 클럭 신호는 역시 디코딩된 데이터를 수신하여 처리하는, 데이터 소비 회로(142)를 클럭킹(clock)하는데 사용된다.

신호가 도체(12a,b)를 따라 가능한 한 빠르게 통과 가능한 것이 바람직하다. 이는 연속하는 클럭 반 주기(successive half periods of the clock)에 서로 다른 데이터 값을 전송시킴으로써, 도체(12a,b)의 조합 상의 신호내의 총 트랜지션 수를 최소화시킴으로써, 그리고 신호의 인코딩과 디코딩을 위한 송신기 회로(104)와 수신기 회로(140)의 부분을 가능한 한 간단하고 오류에 강건하게 유지함으로써 가능하다. 클럭 신호는 보통 제 1 및 제 2 신호의 "배타적 논리합" 을 취함으로써 복구할 수 있도록 제 1 및 제 2 도체(12a,b) 상의 제 1 및 제 2 신호는 인코딩 된다.

C=S1+S2 또는 그 역로직(logic inverse)

여기서 C는 클럭 신호를 나타내고, S1과 S2는 제 1 및 제 2 신호를 나타내며, "+"는 배타적 논리합 로직 연산(0+0=0, 0+1=1, 1+0=1, 1+1=0)을 의미한다(본 설명의 나머지 전부에서 "+"는 다르게 명시되지 않으면 "배타적 논리합" 을 의미). 이 관계가 신호 S1, S2중 정확히 하나가 연속되는 클럭 위상(clock phase) 사이에서 바뀌는 것을 보장한다.

본 발명에 따른 데이터 신호("D"로 표시) 인코딩의 바람직한 방법은 다음 로직 식을 만족시킨다.

S1= D+C*E(D)

S2= DN+C*E(DN)

여기서 DN은 D의 역(DN=1+D)이고 E()은 한 클럭 위상(clock phase)만큼 신호 를 연기하는 시간 시프트(time shift) 연산을 나타내고: 반 클럭 주기(half clock period)에서 E(D)는 이전 반 클럭 주기에서 D에 의해 가정되는 값이고, E(C)=C+1이다. "*"는 논리곱을 뜻한다(0*0=0,0*1=0,1*0=0,1*1=1). "+"는 "배타적 논리합"을 나타낸다. D+DN=1(D와 DN은 항상 논리적으로 정반대)이고 E(D)+E(DN)=E(D+DN)=1이기 때문에, +와 *의 배분 법칙(x*(y+z)=x*y+x*z)으로부터, 요구되는 것과 같은 S1+S2=1+C(C의 역)를 도출 가능하다. D는 D=S1+C*E(D)에 따라 S1과 S2로부터 디코딩되는 것이 가능하다.

즉, C=0(짝수 클럭 위상)에 대해 D=S1이다. C=1(홀수 클럭 위상)에 대해 D=S1+E(D)이라서 S1은 이전 클럭 위상(clock phase)로부터 D의 변화를 인코딩한다. D에 대한 S1의 의존성(dependence)이 DN에 대한 S2의 의존성과 같다는 것이 주목될 것이다. 이러한 의존성의 대칭은 데이터 D에서의 트랜지션이 신호 S1, S2 중 같은 것에서의 트랜지션과 항상 일치(coninside) 하지 않다는 것을 보장한다. S1과 S2가 둘 이상의 연속하는 클럭 위상(clock phase)동안 D의 값에 결코 종속되지 않고, D의 디코딩된 값은 둘 이상의 S1 또는 S2의 연속되는 값에 종속되지 않는다는 것 역시 주목되어야 한다. 그 결과, 디코딩이나 인코딩에서 지속 메모리 효과(lasting memory effect)는 없다.

도 2는 이러한 타입의 인코딩에 의해 획득된 신호의 예를 도시한다. 도 2의 제 1 트레이스(trace)는 시간의 함수로서 클럭 신호 C를 도시하고, 제 2 트레이스(trace)는 시간의 함수로서 데이터 D를 도시하며, 제 3, 제 4 트레이스(trace)는 시간의 함수로서 전송된 신호 S1, S2(도체(conductor)(12a,b)를 경유하여 전송됨)를 도시한다. 동기화 시키기 위해, 클럭 신호 C의 정상적인 토글링(toggling)은 주기적으로 인터럽트(interrupt)된다(하나의 인터럽트만 도시함). 인터럽트(interrupt)는 데이터 소비 회로(142)가 다른 데이터 워드의 시작을 감지할 수 있게 한다. C=0에 대해 S1(=D)은 S2(=DN)의 역(inverse)임이 주목될 것이다. C=1에 대해 S1과 S2는 D에서의 변화에 의존한다(즉 D+E(D)에). 다른, 독립적인 데이터 비트가 사용 가능하다는 것 역시 주목될 것이다.

물론 다른 종류의 인코딩이 같은 원리에 따라 실현 가능하다. 가령, 신호 S1 또는 S2의 하나 또는 둘 모두의 역이 사용될 수도 있는데, 예를 들면, S2=D+C*E(ND). 다른 예에서 S1=D+E(D)값은 C=1인 각 클럭 위상(clock phase)에서 뿐만 아니라, n 클럭 위상(clock phase)(n은 정수. 가령, n=4)으로 된 한 싸이클 중 n-1 클럭 위상에서 생성될 수도 있는데, S1은 n 클럭 위상(clock phase)의 싸이클의 나머지 클럭 위상(clock phase)에서 D 값과 같다. 이는 클럭 위상(clock phase)을 A=C+E(A)(어떤 초기 클럭 싸이클에서 0으로 설정됨)에 따라 계산되는 보조 신호 A를 사용하여 클럭 위상(clock phase)을 카운트하고, S1=D+(1+A*C)*E(D) 및 S2=ND+(1+A*C)*E(D)를 결정함으로써 구현 가능하다. 다른 예로서, 복수의 클럭 위상(clock phase)의 결합된 데이터 값을 중간(intermediate) 데이터 값으로 변환하고 D 대신에 연속하는 중간 데이터 값을 사용할 수 있다. 이것은 에러 수정 코딩(error corrective coding)을 포함할 수도 있다. 가령 연속되는 데이터 값 00, 01, 10, 11은 중간 데이터 값 00,11, 01, 10으로 각각 전환되고 인코딩 될 수 있다.

원칙적으로 신호 S1은, 관계 S1=D+C*E(D)에서 "+"와 "*"을 각각 구현하기 위해 배타적 논리합 게이트와 앤드 게이트를 사용하여 데이터 D와 클럭 정보 C로부터 산출될 수 있다. S=2는 S2=DN+C*E(DN) 또는 그것의 동치 S2=S1+1+C로부터 비슷하게 결정될 수 있다. 그러나, 이것은 클럭 D 의 반 주기(half periods)에서 연속된 데이터 비트의 공급을 요구할 수 있다.

도 3은, 새로운 데이터가 단지 전체 클럭 주기(clock period)에 대하여 한번 공급된 후에만 공급될 필요가 있는 데이터를 인코딩하기 위한 송신기 회로를 도시하고 있다. 이 회로는 제 1 및 제 2 시프트 레지스터(30a,b), 래치(32a,b), 배타적 논리합 게이트(34), 인버터(36)와 제 1 및 제 2 멀티플렉서(38a,b)를 포함한다. 제 1 시프트 레지스터(30a)는 제 1 및 제 2 멀티플렉서(38a,b)의 제 1 데이터 입력과, 제 1 래치(32a)와 결합되는 출력을 가진다. 제 2 시프트 레지스터(30b)는 제 2 래치(32b)의 데이터 입력과 결합되는 출력을 갖는다. 제 1 및 제 2 래치(32a,b)의 출력은 배타적 논리합 게이트(34)의 입력으로 결합된다. 배타적 논리합 게이트의 출력은 인버터(36)를 경유하여 제 1 멀티플렉서(38a)의 제 2 데이터 입력으로, 그리고 직접적으로 제 2 멀티플렉서(38b)의 제 2 데이터 입력으로 결합된다. 상기 시프트 레지스터(30a,b)는 클럭 신호에 의해 클럭킹(clock)된다. 클럭 신호는 선택 제어 신호로서 멀티플렉서(38a,b)에 공급된다. 래치(32a,b)는 클럭 신호의 역(inverse)에 의해 클럭킹(clock)되어, 데이터가 시프트 레지스터(30a,b)를 통해 시프트되는 클럭 트랜지션 사이의 반 주기(half period)동안 데이터를 래치(latch)한다.

동작 중에, 짝수 클럭 위상(clock phase)(C=0)에 대한 데이터 비트는 제 1 시프트 레지스터(30a)로의 입력이고, 홀수 클럭 위상(clock phase)에 대한 데이터 비트는 제 2 시프트 레지스터(30b)로의 입력이다. 멀티플렉서(38a,b)의 출력은 신호 S1, S2를 도체(12a,b)로 출력한다. 짝수 클럭 위상(clock phase)에서, 멀티플렉서(38a,b)는 데이터를 제 1 시프트 레지스터(30a)부터 도체(12a,b)까지 패스(pass)한다. 클럭 주기를 통한 중간쯤에서(halfway), 시프트 레지스터로부터의 데이터는 래치(32a,b)에 래치된다. 홀수 클럭 위상에서, 래치에 있는 데이터의 배타적 논리합은 제 2 도체(12b)로 패스되고 이 배타적 논리합의 역은 제 1 도체(12a)로 패스된다. 그러므로, 출력 신호(X1,X2)는 다음에 의해 주어진다.

X1=D+C*(E(D)+1)

X2=D+C*(E(D))

이것들은 앞서 정의된 신호(S1,S2)와 X1=1+S2 및 X2=S1로 관련되며, D에 대한 대칭적 의존성(symmetric dependence)의 동일한 소망하는 특성을 갖고, 또한 장기간의 메모리 효과(long term memory effect)도 갖지 않는다. 래치(32a,b)는 배타적 논리합 게이트(34)를 통한 지연을 막기 위해 클럭 주기의 중간에(halfway) 래치되며 인버터(36)는 신호 왜곡(signal distortion)을 유발한다. 물론, 이것은 오직 아주 빠른 클럭 속도 - 클럭 위상의 지속시간(duration)이 집적 회로의 게이트 지연(gate delay) 시간에 근접할 때 - 에서 필요하다.

도 2에 도시된 동기(synchronization) 신호를 발생시키기 위해서, 도 3의 구성 요소로 적용된 클럭 신호는 주기적으로 디스에이블(disable)될 수 있다.

물론, 다수의 다른 구조들이 출력 신호 X1, X2, 데이터 및 클럭 사이의 요구 되는 관계를 실현하기 위해 사용될 수 있다.

도 4는 수신기 회로를 도시한다. 이 회로는 제 1, 제 2 배타적 논리합 게이트(40,42), 래치(44) 및 제 1, 제 2 시프트 레지스터(46a,b)를 포함한다. 도체(12a,b)는 제 1 배타적 논리합 게이트(40)로의 입력에 연결된다. 배타적 논리합 게이트의 출력은 수신기 회로의 클럭 신호를 형성한다. 래치(44)는 제 2 도체(12b)에 결합된 데이터 입력을 가지며, 제 1 시프트 레지스터(46a)와 제 2 배타적 논리합 게이트(42)의 제 1 입력에 결합된 출력을 가진다. 제 2 도체(12b)는 제 2 배타적 논리합 게이트(44)의 제 2 입력에 결합된다. 제 2 배타적 논리합 게이트(44)의 출력은 제 2 시프트 레지스터(46b)의 입력에 결합된다. 클럭 출력은 레지스터(46a,b)와 래치(44)의 클럭 입력에 결합된다. 시프트 레지스터(46a,b)는 클럭 신호 트랜지션의 제 1 극성(polarity)에서 데이터를 래치(latch)하며, 래치(44)는 제 1 극성(polarity)의 반대인 제 2 극성(polarity) 상에서 데이터를 래치한다.

동작 중에, 도 4의 회로는 신호 X2의 값을 짝수 클럭 위상(clock phase)의 시작에서, 제 2 도체(12b)로부터 제 1 시프트 레지스터(46a)로 패스한다. 홀수 클럭 위상(clock phase)의 시작에서의 상기 신호와 이 신호의 배타적 논리합은 제 2 시프트 레지스터(46b)에 패스된다. 그러므로, 두개의 시프트 레지스터(46a,b)는 짝수 클럭 단계(C=0)와 홀수 클럭 단계(C=1) 각각에 대한 데이터 값을 포함한다. 데이터 값은 데이터 소비 회로(도시되지 않음)(142)로 패스된다.

물론, 수신기 회로는, 신호 X1, X2, 데이터 및 클럭 정보 사이의 요구되는 디코딩 관계를 실현하도록 다수의 다른 방법들로 실현될 수 있다.

Claims

송신기, 수신기 및 송신기와 수신기 사이에 결합된 통신 채널을 포함하는 정보처리 시스템에 있어서,

상기 통신 채널은 시간-연속적으로(time-continuously) 제 1 및 제 2 이진 로직 신호를 상기 송신기로부터 상기 수신기로 송신 가능하고,

상기 송신기는 연속하는 데이터 값과 연속하는 클럭 위상(clock phase)을 구별하는 정보를 수신하도록 배치되며,

상기 송신기는 상기 데이터 값과 상기 정보를 제 1 신호와 제 2 신호의 조합으로 인코딩하도록 배치되고,

상기 송신기는 제 1 및 제 2 신호 중 어느 것이 바로 연속하는 클럭 위상(clock phase) 사이에서 로직 레벨을 변경하는지 선택하기 위해, 제 1 및 제 2 데이터 의존적인 판단기준(data dependent criterion)을 교대로 사용하고, 그것에 의해 제 1 신호와 제 2 신호는 교대로 상호 반대가 되거나 상호 같게 되며,

상기 제 1 판단기준은 상기 데이터 값에 의존하여 상기 제 1 신호의 레벨을 선택하고,

상기 제 2 판단기준은 상기 데이터 값에 의존하여 상기 제 1 신호 또는 상기 제 2 신호 중 어느 쪽인가의 레벨 변화를 제공하는

정보 처리 시스템.
제 1 항에 있어서,

상기 클럭 위상(clock phase) 중 각각의 클럭 위상에 대한 상기 제 1 신호 및 제 2 신호는, 상기 제 1 판단기준에 따라 상기 클럭 위상(clock phase)에 대한 상기 데이터 값과, 상기 제 2 판단기준에 따라 상기 클럭 위상(clock phase)과 바로 이웃하는 클럭 위상(clock phase) 사이에서의 상기 데이터 값의 변화에 교대로 의존하는

정보 처리 시스템.
제 1 항에 있어서,

상기 제 1 판단 기준은 짝수 클럭 위상에서 사용되고,

상기 제 2 판단 기준은 홀수 클럭 위상에서 사용되는

정보 처리 시스템.
데이터 산출 회로, 클럭 회로, 인코더와 통신 채널을 위한 접속부를 가지는 송신기 회로에 있어서,

상기 데이터 산출 회로는 연속하는 데이터 값을 발생하기 위해 배치되고,

상기 클럭 회로는 연속하는 클럭 위상을 구별하는 정보를 생성하기 위해 배치되며,

상기 인코더는 상기 데이터 값과 상기 정보를, 상기 통신 채널을 경유하여 시간 연속적인(time continuous) 전송을 위해 제 1 및 제 2 이진 로직 신호의 조합으로 인코딩 하도록 배치되고,

상기 인코더는 제 1 및 제 2 신호 중 어느 것이 바로 연속하는 클럭 위상(clock phase) 사이에서 로직 레벨 변화를 가질 것인지 선택하기 위해, 제 1 및 제 2 데이터 의존적인(data dependent) 판단기준을 교대로 사용하고, 그것에 의해 상기 제 1 신호와 상기 제 2 신호가 교대로 상호 반대가 되거나 상호 같게 되고,

상기 제 1 판단기준은 상기 데이터 값에 의존하여 상기 제 1 신호의 레벨을 선택하고,

상기 제 2 판단기준은 상기 데이터 값에 의존하여 상기 제 1 신호 또는 상기 제 2 신호 중 어느 하나의 레벨 변화를 제공하는

송신기 회로.
통신 채널을 위한 접속부를 가지는 수신기 회로로서,

상기 수신기는 디코더, 데이터 소비 회로, 통신 채널을 위한 접속부를 포함하고,

상기 디코더는 데이터 소비 회로에 대한 클럭 신호를 복구하기 위해 배치되며,

상기 클럭 신호는 상기 접속부 상의 제 1 및 제 2 시간-연속적인(time continuous) 이진 로직 신호 중 적어도 하나가 이진 레벨 변경을 경험할 때마다 레벨 변경을 하고,

상기 인코더는 교대로 제 1 및 제 2 신호 의존적인 판단기준을 사용하여 상기 클럭 신호의 연속하는 클럭 위상에 대한 데이터 값을 디코딩 하기 위하여 배치되며,

상기 제 1 판단기준은 상기 제 1 신호의 상기 레벨에 의존하여 상호 반대의 데이터 값을 제공하고,

상기 제 2 판단기준은 상기 클럭 위상 사이에서 상기 제 1 신호 또는 상기 제 2 신호가 레벨을 바꾸는지에 의존하여 상호 반대의 데이터 값을 제공하는

수신기 회로.
제 1 및 제 2 시간-연속적인 전기적 이진 로직 신호(electric binary logic signal)의 형태로, 데이터와 클럭 정보를 전송하는 방법에 있어서,

제 1 및 제 2 신호 중 어느 하나가 바로 연속하는 클럭 위상 사이에서 로직 레벨 변화를 갖는지를 선택하기 위해, 제 1 및 제 2 데이터 의존적인 판단 기준을 교대로 사용하고, 그것에 의해 상기 제 1 및 제 2 신호가 교대로 상호 반대가 되거나 상호 같게 되고,

상기 제 1 판단기준은, 데이터 값에 의존하여 상기 제 1 신호의 레벨을 선택하며,

상기 제 2 판단기준은, 데이터 값에 의존하여 상기 제 1 신호 또는 상기 제 2 신호 중 어느 하나의 레벨 변화를 제공하는

데이터와 클럭 정보를 송신하는 방법.