JPH0427228A - 分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分離回路に関し、特に伝送路符号にｎＢＩＰを
用いｎＢＩＰを１ブロックとしてブロックインタリーブ
多重された信号を入力して分離された信号を出力する分
離回路に関する。

〔従来の技術〕

ディジタル通信方式に用いる伝送路符号ＫｎＢＩＰがあ
る。ｎＢＩＰを１ブロックとしたプロックインタリープ
多重信号について第２図を用いて説明する。ここでは４
ＢＩＰ伝送路符号を２多重する場合を例にとって説明す
る。

第２図において１３．１４は多重前のデータ列を示す。

１ブロック（Ｂｌ−１、Ｂ１−２　、Ｂ１−３　、Ｂ２
−１　、　Ｂ２−２　、　Ｂ２−３　）は４ビツトのデ
ータビットと１ビツトのパリティビットから構成されて
いる。

１５はブロックインタリーブ多重後のデータ列を示す。

ｎＢ１ＰのブロックがＢ１−１　、ｌ５２−１　、Ｂ１
−２　。

Ｂ２−２　、　ｌ３１−３　、　Ｂ２−３の順に並んで
いる。また、また、１３．１４の各データ列はそれぞれ
フレーム同期信号を含んだフレームを構成しており、各
フレームはフレーム同期信号を別々の信号にしたり、フ
レーム中にチャネル識別番号を挿入したりすることによ
りデータ列１３．１４の区別ができるものとする。

次に、従来の分離回路につき第３図を用いて説明する。

ブロックインタリーブ多重信号入力１６はフレーム同期
回路１７．１８の両方に入力される。フレーム同期回路
１７．１８は入力データ列から必要なチャネルのフレー
ムに周期をとり、入力データ列とブロックのタイミング
情報とを出力切替回路１９゜２０に出力する。出力切替
回路１９．２０はブロックインタリーブ多重信号から必
要なブロックのみを抜き出したバースト状のデータ列を
速度変換回路２１．２２に書込む。速度変換回路２１．
２２からデータ列を読出して分離信号出力２３　、２４
を得る。

〔発明が解決しようとする課題〕

上述した従来の分離回路は、フレーム同期回路１７．１
８にブロックインタリーブ多重信号を直接入力してフレ
ーム同期をとる構成となっているため、多重信号と同じ
高速で動作するフレーム同期回路が多重数と同じ数だけ
必要になるという欠点がある。

〔課題を解決するだめの手段〕

本発明の分離回路は、ｎＢＩＰ符号を１ブロックとした
ブロックインタリーブ多重信号を受信し分離信号を出力
する分離回路において、前記ブロックインタリーブ多重
信号のパリティを計数してパリティ計数を開始するタイ
ミングの信号及び計数結果の誤りパルスを出力するパリ
ティ計数回路の１このパリティ計数回路の出力する誤シ
パルスを計数して誤り率に換算する誤シ率検出回路と、
この誤シ率検出回路の出力を監視し誤シ率が大きい場合
には前記パリティ計数回路に出力するクロックを１ビッ
ト歯抜けとしてパリティ計数を開始するタイミングを遅
らせるクロック停止回路と、前記パリティ計数回路よシ
パリティ計数を開始する（ｎ＋１）ビット周期のタイミ
ングの信号を入力して前記ブロックインタリーブ多重信
号入力を（ｎ＋１）ビットずつ多重数と同じ数の系列に
順次出力する出力切替回路と、この出力切替回路よりそ
れぞれの前記系列のバースト状の（ｎ＋１）ビットずつ
信号を入力して平均速度に変換出力する速度変換回路と
、これら速度変換回路の出力を入力してフレーム同期を
とり正しい多重順序で前記出力切替回路が出力をしてい
ない場合には前記出力切替回路が（ｎ＋１）ビットずつ
出力する順番を入替させるフレーム同期回路とを含んで
いる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

ブロックインタリーブ多重信号人力１は出力切替回路３
およびパリティ計数回路４に入力される。

ブロックインタリーブされたｎＢＩＰデータはパリティ
計数回路４で（ｎ＋１）ビット内の１１”レベルの数を
くり返し数えられる。ｎＢＩＰ符号が始まる位置とパリ
ティ計数回路４が計数を開始する位置とが一致している
場合には、計数回路４が誤シ率検出回路５へ出力するパ
ルスは入力データのエラーと一致し、例えば、データの
誤り率が１０−３の場合にはパリティ計数回路４の出力
も１０　の割合でエラーパルスが出力される。

一方、ｎｌ３１Ｐ符号が始まる位置とパリティ計数回路
４が計数を開始する位置とが不一致の場合には、計数回
路４の出力は誤り率にして約１／２となる。誤シ率検出
回路５はパリティ計数回路４の出力を監視して、誤り率
が大きい場合にはパリティ計数回路４がｎＢＩＰ符号に
同期化していないものと判断し、クロック停止回路６で
パリティ計数回路４へ供給するクロックを１ビット歯抜
けとしてパリティ計数回路４が計数を開始する位置を１
ビット遅らせ、再びパリティ計数回路４の出力を監視し
、出力の誤り率が１／２よりも十分小さくなるまでこれ
をくり返す。

パリティ計数回路４はパリティ計数を開始する位置を示
す信号を出力切替回路３へ出力し、このタイミングで出
力切替回路３は各（ｎ＋１）ビットのブロックを速度変
換回路７，８に順番に出力する。上記の操作によりパリ
ティ計数回路４がｎＢ１Ｐ符号に同期化した後は、出力
切替回路３はｎＢ１Ｐ符号で区切られた（ｎ＋１）ビッ
トを速度変換回路７，８に出力することができる。

速度変換回路７，８に順番に書き込まれた（ｎ＋１）ビ
ットのバースト状のデータは、書き込み速度の平均速度
に速度変換されて、フレーム同期回路９，１０へ出力さ
れる。フレーム同期回路９゜１０では入力データ列から
フレーム同期をとるが出力切替回路３でｎＢＩＰ符号列
を速度変換回路７゜８に順番に出力する際にチャネル１
側のｎＢＩＰ符号列を速度変換回路７に、チャネル２側
のｎＢＩＰ符号の速度変換回路８に出力していない場合
には、フレーム同期回路９，１０よシチャネルが正しく
出力されていないことを示す信号を出力切替回路３に出
力して速度変換回路７．８に出力している信号を入替え
る操作を行なう。

以上の操作によシ、分離信号出力１１．１２を得る。

〔発明の効果〕

以上説明したように本発明は、ブロックインタリーブさ
れたｎＢＩＰ符号を分離して速度変換した後にフレーム
同期をとることＫよυ、フレーム同期回路の動作速度を
低くできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はブロ
ックインタリーブされたｎＢＩＰ符号列を説明するため
の図、第３図は従来の分離回路の一嘉ロツク図である。 １・・・・・・ブロックインターリーブ多重信号入力、
２・・・・・・クロック入力、３−・・・・・出力切替
回路、４・・・・・・パリティ計数回路、５・・・・・
・誤り車検出回路、６・・・・・・クロック停止回路、
７，８・・・・・・速度変換回路、９．１０・・・・・
・フレーム同期回路、１１．１２・・・・・・分離信号
出力、１３．１４・・・・・・ｎＢＩＰデータ列、１５
・・・・・・ブロックインターリーズ多重信号。 代理人　弁理士　　内　原　　　晋 手 圓 茶 図

Claims (1)

【特許請求の範囲】
1. ｎＢ１Ｐ符号を１ブロックとしたブロックインタリーブ
   多重信号を受信し分離信号を出力する分離回路において
   、前記ブロックインタリーブ多重信号のパリティを計数
   してパリティ計数を開始するタイミングの信号及び計数
   結果の誤りパルスを出力するパリティ計数回路と、この
   パリティ計数回路の出力する誤りパルスを計数して誤り
   率に換算する誤り率検出回路と、この誤り率検出回路の
   出力を監視し誤り率が大きい場合には前記パリティ計数
   回路に出力するクロックを１ビット歯抜けとしてパリテ
   ィ計数を開始するタイミングを遅らせる、ロック停止回
   路と、前記パリティ計数回路よりパリティ計数を開始す
   る（ｎ＋１）ビット周期のタイミングの信号を入力して
   前記ブロックインタリーブ多重信号入力を（ｎ＋１）ビ
   ットずつ多重数と同じ数の系列に順次出力する出力切替
   回路と、この出力切替回路よりそれぞれの前記系列のバ
   ースト状の（ｎ＋１）ビットずつの信号を入力して平均
   速度に変換出力する速度変換回路と、これら速度変換回
   路の出力を入力してフレーム同期をとり正しい多重順序
   で前記出力切替回路が出力をしていない場合には前記出
   力切替回路が（ｎ＋１）ビットずつ出力する順番を入替
   させるフレーム同期回路とを含むことを特徴とする分離
   回路。