JPH0638597B2 - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
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- JPH0638597B2 JPH0638597B2 JP62150750A JP15075087A JPH0638597B2 JP H0638597 B2 JPH0638597 B2 JP H0638597B2 JP 62150750 A JP62150750 A JP 62150750A JP 15075087 A JP15075087 A JP 15075087A JP H0638597 B2 JPH0638597 B2 JP H0638597B2
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- frame synchronization
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はフレーム同期回路に関し、 高速信号に対してフレーム同期処理を並列化して行った
際にもフレーム同期復帰時間を遅延させず確実に同期引
込みが行えるようにすることを目的とし、高次群デジタ
ル信号をシリアル・パラレル交換によりｎ分割されたｎ
個の信号列を作成し、各信号列について、当該分割に伴
なって得られるｎ個の分割フレームパターン信号の各検
出系からの信号及び各信号列に対応した同期保護系から
の信号に基づいてフレーム同期復帰の制御を行なうよう
に構成したものである。
際にもフレーム同期復帰時間を遅延させず確実に同期引
込みが行えるようにすることを目的とし、高次群デジタ
ル信号をシリアル・パラレル交換によりｎ分割されたｎ
個の信号列を作成し、各信号列について、当該分割に伴
なって得られるｎ個の分割フレームパターン信号の各検
出系からの信号及び各信号列に対応した同期保護系から
の信号に基づいてフレーム同期復帰の制御を行なうよう
に構成したものである。
本発明は、複数チャネルの信号を時分割多重化した信号
における各チャネルのタイムスロット位置を識別するた
めのフレーム同期回路に関する。
における各チャネルのタイムスロット位置を識別するた
めのフレーム同期回路に関する。
時分割多重化においては、多重化すべき各チャネルの信
号（パルス）を順番に同期的に配置し、各周期ごとに特
定のパターンを有するパルス（フレーム同期パルス）を
付加挿入する。この１周期をフレームという。受信側で
はフレームの周期ごとにパルス列をチェックし、フレー
ム同期パルスを検出して各チャネルのタイムスロット位
置を識別する。これをフレーム同期という。
号（パルス）を順番に同期的に配置し、各周期ごとに特
定のパターンを有するパルス（フレーム同期パルス）を
付加挿入する。この１周期をフレームという。受信側で
はフレームの周期ごとにパルス列をチェックし、フレー
ム同期パルスを検出して各チャネルのタイムスロット位
置を識別する。これをフレーム同期という。
一般にフレーム同期において重要なことは、 できるだけ早く同期をとること（フレーム同期復帰
の高速化） いったん同期がとれたならば、符号誤りによる瞬間
的なフレーム同期パルスの変化に対して同期はずれと判
断するミスフレームを防止すること（前方保護） 同期がとれていないのに、同期がとれていると判断
しないこと（後方保護） の３点である。
の高速化） いったん同期がとれたならば、符号誤りによる瞬間
的なフレーム同期パルスの変化に対して同期はずれと判
断するミスフレームを防止すること（前方保護） 同期がとれていないのに、同期がとれていると判断
しないこと（後方保護） の３点である。
上述したフレーム同期復帰方法としては、フレーム同期
パルスの不一致を検出するごとに、受信側のフレームカ
ウンタを１ビット停止し、入力信号中のフレームパルス
と、受信側で発生したフレームパルスの相対位相を１ビ
ットずつずらして同期復帰を行う１ビットシフト方式が
一般に用いられ、その代表的な方式として、１ビット即
時シフト方式がある。
パルスの不一致を検出するごとに、受信側のフレームカ
ウンタを１ビット停止し、入力信号中のフレームパルス
と、受信側で発生したフレームパルスの相対位相を１ビ
ットずつずらして同期復帰を行う１ビットシフト方式が
一般に用いられ、その代表的な方式として、１ビット即
時シフト方式がある。
この方式はフレーム同期パルスの不一致が検出される
と、即時に同期回路のカウンタ系を１タイムスロット停
止させ１ビットシフトさせると同時に、次の検出を行う
ものである。
と、即時に同期回路のカウンタ系を１タイムスロット停
止させ１ビットシフトさせると同時に、次の検出を行う
ものである。
また同期保護回路は、その前方保護機能によって符号誤
りによるミスフレームの発生する危険率を減少させる
が、半面実際の同期はずれに対して、その検出時間の増
大をもたらす。また後方保護機能によって誤同期による
前方保護機能の回復する危険率は少さくなるが、反面同
期位置にもかかわらず再ハンチングする可能性を増大さ
せる。このように同期保護回路の設計に当たっては、相
矛盾した要因のトレードオフが要求される。
りによるミスフレームの発生する危険率を減少させる
が、半面実際の同期はずれに対して、その検出時間の増
大をもたらす。また後方保護機能によって誤同期による
前方保護機能の回復する危険率は少さくなるが、反面同
期位置にもかかわらず再ハンチングする可能性を増大さ
せる。このように同期保護回路の設計に当たっては、相
矛盾した要因のトレードオフが要求される。
ところで、上記フレーム同期復帰処理を行なう一般的な
１ビット即時シフト型のフレーム同期回路では、ループ
遅延を１タイムスロット以内に抑えなければ１ビット即
時シフトができないという制限がある。
１ビット即時シフト型のフレーム同期回路では、ループ
遅延を１タイムスロット以内に抑えなければ１ビット即
時シフトができないという制限がある。
このため、光通信システムの如く、多重度が高まり、信
号のビットレートが405Mbps，565Mbps，810Mbps のよう
に高くなり、高速の信号処理が要求される場合には、通
常のデバイスでは動作速度が追従できないという問題が
ある。
号のビットレートが405Mbps，565Mbps，810Mbps のよう
に高くなり、高速の信号処理が要求される場合には、通
常のデバイスでは動作速度が追従できないという問題が
ある。
また、CMOS-ICは消費電力は少ないが、動作速度の限界
が30Mbps程度であって、北米系のハイアラーキである45
Mbps程度の多重化信号では採用することができず、やむ
を得ず消費電力の大きいTTL-ICを用いているのが現状で
ある。
が30Mbps程度であって、北米系のハイアラーキである45
Mbps程度の多重化信号では採用することができず、やむ
を得ず消費電力の大きいTTL-ICを用いているのが現状で
ある。
そこで、近年、上記高次群デジタル信号を二分周分割し
てビットレートが１／２となる２つの信号列についてフ
レーム同期処理を行なう並列フレーム同期回路が提案さ
れている。
てビットレートが１／２となる２つの信号列についてフ
レーム同期処理を行なう並列フレーム同期回路が提案さ
れている。
この並列フレーム同期回路によれば、回路内のループ遅
延を１タイムスロット内に抑制することが可能である。
しかし、フレーム同期パターンを２分割しているため、
フレーム同期パターンのビット長が１／２になる。一般
にフレーム同期パターンのビット長を短かくした場合同
期保護回路の前方保護段階、及び後方保護段数を長く取
る必要があり、同期復帰に要する時間が長くなる。従っ
て、上記並列フレーム同期回路で従来と同じフレーム同
期パターンを用いた場合、通常のフレーム同期回路に比
べ同期復帰時間が長くなる欠点を有している。
延を１タイムスロット内に抑制することが可能である。
しかし、フレーム同期パターンを２分割しているため、
フレーム同期パターンのビット長が１／２になる。一般
にフレーム同期パターンのビット長を短かくした場合同
期保護回路の前方保護段階、及び後方保護段数を長く取
る必要があり、同期復帰に要する時間が長くなる。従っ
て、上記並列フレーム同期回路で従来と同じフレーム同
期パターンを用いた場合、通常のフレーム同期回路に比
べ同期復帰時間が長くなる欠点を有している。
従って、本発明の目的は、前述した並列フレーム同期回
路において、フレーム同期パターンを変更することな
く、従来と同じ同期復帰時間で同期を取ることを可能に
することにある。
路において、フレーム同期パターンを変更することな
く、従来と同じ同期復帰時間で同期を取ることを可能に
することにある。
さらに、本発明の別の目的は、並列フレーム同期回路に
おいて分割前の多重化信号用のフレーム同期回路と同じ
同期保護回路を適用し得るようにすることにある。
おいて分割前の多重化信号用のフレーム同期回路と同じ
同期保護回路を適用し得るようにすることにある。
第１図は、本発明のフレーム同期回路の原理的構成を示
すブロック図である。
すブロック図である。
１はフレームパターン信号及び複数チャネルのデジタル
信号の多重化により得られた高次群デジタル信号ODATA
を直列並列変換によりｎ個の信号列(DATA1〜n)に分離し
て出力する信号分割回路、２は高次群デジタル信号ODAT
A の分割に伴うフレームパターン信号の分割によって得
られるｎ種類の分割フレーム同期パターン信号を検出
し、各分割フレームパターンを検出する毎に検出信号CO
IN１〜ｎを出力するフレーム同期パターン検出回路、５
はフレーム同期パターン位置でフレームパルス信号FPを
出力するフレームパルス出力タイミング制御回路、３は
フレームパルス信号FPが出力されるタイミングと上記フ
レームパターン検出回路２からの各検出信号COIN１〜ｎ
の出力タイミングを比較するｎ種類の分割フレームパタ
ーン対応に設けられたタイミング比較回路、４はタイミ
ング比較回路３からの比較信号NC１〜NCｎの出力状態に
基づいて同期がとれたか否かを判定する同期保護回路４
である。そしてフレームパルス出力タイミング制御回路
５は各同期保護回路４のいずれもが同期はずれと判定
し、かつ、上記各タイミング比較回路３からいずれもタ
イミング比較不一致を示す信号が出力されたときに、フ
レームパルス信号FPの位相制御を行う。
信号の多重化により得られた高次群デジタル信号ODATA
を直列並列変換によりｎ個の信号列(DATA1〜n)に分離し
て出力する信号分割回路、２は高次群デジタル信号ODAT
A の分割に伴うフレームパターン信号の分割によって得
られるｎ種類の分割フレーム同期パターン信号を検出
し、各分割フレームパターンを検出する毎に検出信号CO
IN１〜ｎを出力するフレーム同期パターン検出回路、５
はフレーム同期パターン位置でフレームパルス信号FPを
出力するフレームパルス出力タイミング制御回路、３は
フレームパルス信号FPが出力されるタイミングと上記フ
レームパターン検出回路２からの各検出信号COIN１〜ｎ
の出力タイミングを比較するｎ種類の分割フレームパタ
ーン対応に設けられたタイミング比較回路、４はタイミ
ング比較回路３からの比較信号NC１〜NCｎの出力状態に
基づいて同期がとれたか否かを判定する同期保護回路４
である。そしてフレームパルス出力タイミング制御回路
５は各同期保護回路４のいずれもが同期はずれと判定
し、かつ、上記各タイミング比較回路３からいずれもタ
イミング比較不一致を示す信号が出力されたときに、フ
レームパルス信号FPの位相制御を行う。
第２図を参照して、上記構成によりフレーム同期パター
ンが直列並列変換回路１によりどのように分割されるか
を説明する。
ンが直列並列変換回路１によりどのように分割されるか
を説明する。
第２図(1)は12bit のフレーム同期パターンの一例を示
し、第２図(2)，(3)は、直列並列変換回路１によりODAT
A をDATA１とDATA２に２分割する場合を示す。フレーム
同期パターンの先頭ビットａがDATA１に分割される場合
（MODE１）はFig. 2(2)の如くであり先頭ビットａがDAT
A２に分割される場合（MODE２）は第２図(3)の如くにな
る。即ち、２種類の分割されたフレーム同期パターンが
各信号列DATA1，DATA2に現れることになる。
し、第２図(2)，(3)は、直列並列変換回路１によりODAT
A をDATA１とDATA２に２分割する場合を示す。フレーム
同期パターンの先頭ビットａがDATA１に分割される場合
（MODE１）はFig. 2(2)の如くであり先頭ビットａがDAT
A２に分割される場合（MODE２）は第２図(3)の如くにな
る。即ち、２種類の分割されたフレーム同期パターンが
各信号列DATA1，DATA2に現れることになる。
第２図(4)〜(7)は、直列並列回路１によりODATA をDATA
１とDATA４に４分割に分割する場合を示している。この
場合は、各信号例DATA１〜DATA４に４種類の分割された
フレーム同期パターンが現れる。
１とDATA４に４分割に分割する場合を示している。この
場合は、各信号例DATA１〜DATA４に４種類の分割された
フレーム同期パターンが現れる。
なお、図中Ｘ印は、フレーム同期パターン以外のビット
を表わしている。このように、ODATA の分割数に応じ
て、複数のフレーム同期パターンが現れるのは、直列並
列交換回路１が、0DATA の入力順に従い、１ビットづつ
順次DATA1，DATA2，DATA3…と並列的に出力するためで
ある。Fig．2からも明らかなように、直列並列交換回路
１によるODATA の分割数が、検出すべきフレーム同期パ
ターンの種類と対応することになる。
を表わしている。このように、ODATA の分割数に応じ
て、複数のフレーム同期パターンが現れるのは、直列並
列交換回路１が、0DATA の入力順に従い、１ビットづつ
順次DATA1，DATA2，DATA3…と並列的に出力するためで
ある。Fig．2からも明らかなように、直列並列交換回路
１によるODATA の分割数が、検出すべきフレーム同期パ
ターンの種類と対応することになる。
第３図は、ODATA を２分割する場合のブロック構成図で
ある。直列並列交換回路１は、ODATA から抽出したロッ
ク信号OCLOCKを２分周したクロック信号に基づいて、こ
のODATA をDATA1 とDATA2 とに分割する。分割されたDA
TA1 とDATA 2はそれぞれODATA に比し、1/2 のビットレ
ートを有し、フレーム同期パターン検出回路２に入力さ
れる。DATA１はシフトレジスタ21に入力され、DATA２は
シフトレジスタ23に入力される。遅延回路７は、２分周
回路６からのクロック信号をDATA1，DATA2が受ける遅延
量に基づいて位相調整するためのものであり、シフトレ
ジスタ21と23を駆動する。
ある。直列並列交換回路１は、ODATA から抽出したロッ
ク信号OCLOCKを２分周したクロック信号に基づいて、こ
のODATA をDATA1 とDATA2 とに分割する。分割されたDA
TA1 とDATA 2はそれぞれODATA に比し、1/2 のビットレ
ートを有し、フレーム同期パターン検出回路２に入力さ
れる。DATA１はシフトレジスタ21に入力され、DATA２は
シフトレジスタ23に入力される。遅延回路７は、２分周
回路６からのクロック信号をDATA1，DATA2が受ける遅延
量に基づいて位相調整するためのものであり、シフトレ
ジスタ21と23を駆動する。
シフトレジスタ21，23にフレーム同期パターンが格納さ
れた時、フレーム同期パターン検出回路22，23にて検出
され、その検出信号をタイミング比較回路３に入力す
る。フレームパルス発生回路53は、遅延回路７からのク
ロック信号をカウントし、シフトレジスタ21，23にフレ
ーム同期パターンの全ビットが格納されるタイミングを
予測し、フレームパルスを出力する。タイミング比較回
路31，32は、フレームパルスの出力タイミングにおい
て、検出回路22，24からフレーム同期パターン検出信号
が出力されているか否かを識別し、出力されていない場
合は、タイミングの不一致を示す信号を出力する。この
タイミング不一致信号は、同期保護回路41，42に入力さ
れる。同期保護回路41，42は、タイミング比較回路31，
32から出力されるタイミング不一致信号が連続して何回
出力されるかをカウントする。そして、例えば４回連続
してタイミング不一致信号が出力された場合は、同期は
ずれと判定し、その判定信号を出力する。同期引込み判
定回路51はタイミング比較回路31，32から出力されるタ
イミング不一致信号と同期保護回路41，42から出力され
る同期はずれ判定信号の４つの状態に基づいて、同期引
込みを行うか否かを判定する。
れた時、フレーム同期パターン検出回路22，23にて検出
され、その検出信号をタイミング比較回路３に入力す
る。フレームパルス発生回路53は、遅延回路７からのク
ロック信号をカウントし、シフトレジスタ21，23にフレ
ーム同期パターンの全ビットが格納されるタイミングを
予測し、フレームパルスを出力する。タイミング比較回
路31，32は、フレームパルスの出力タイミングにおい
て、検出回路22，24からフレーム同期パターン検出信号
が出力されているか否かを識別し、出力されていない場
合は、タイミングの不一致を示す信号を出力する。この
タイミング不一致信号は、同期保護回路41，42に入力さ
れる。同期保護回路41，42は、タイミング比較回路31，
32から出力されるタイミング不一致信号が連続して何回
出力されるかをカウントする。そして、例えば４回連続
してタイミング不一致信号が出力された場合は、同期は
ずれと判定し、その判定信号を出力する。同期引込み判
定回路51はタイミング比較回路31，32から出力されるタ
イミング不一致信号と同期保護回路41，42から出力され
る同期はずれ判定信号の４つの状態に基づいて、同期引
込みを行うか否かを判定する。
同期引込みを行う際には１ビットシフト52を動作させ遅
延回路７からのクロック信号入力を１ビットだけ禁止
し、フレームパルス発生回路53のフレームパルス発生タ
イミングを１ビット遅らせる。
延回路７からのクロック信号入力を１ビットだけ禁止
し、フレームパルス発生回路53のフレームパルス発生タ
イミングを１ビット遅らせる。
以上の構成において、検出回路22は、シフトレジスタ2
1，23に格納されたフレーム同期パターンの第２図(2)の
状態(MODE1) を検出し、検出回路24は第２図(3)の状態
(MODE2) を検出する。従って、タイミング比較回路31と
同期保護回路41はそれぞれMODE １に対応して設けられ
たものであり、タイミング比較回路32，同期保護回路42
はMODE２に対応して設けられたものである。このため、
フレーム同期パターンのビット長を1/2 に分割している
にもかかわらず、検出回路22，23，タイミング比較回路
31，32はMODE１，２からなるフレーム同期パターンの全
ビット長に対して処理を行うことになり、同期保護回路
41，42は1/2 分割前のODATA に対する同期保護を行って
いるに等しい。従って前述した如く同期保護回路41，42
の保護段数を増やすことなく、ODATA に対する同期保護
回路と同じものを用いて、フレーム同期処理を実行でき
るため、フレーム同期に要する時間（フレーム同期復帰
時間）が増加することはない。
1，23に格納されたフレーム同期パターンの第２図(2)の
状態(MODE1) を検出し、検出回路24は第２図(3)の状態
(MODE2) を検出する。従って、タイミング比較回路31と
同期保護回路41はそれぞれMODE １に対応して設けられ
たものであり、タイミング比較回路32，同期保護回路42
はMODE２に対応して設けられたものである。このため、
フレーム同期パターンのビット長を1/2 に分割している
にもかかわらず、検出回路22，23，タイミング比較回路
31，32はMODE１，２からなるフレーム同期パターンの全
ビット長に対して処理を行うことになり、同期保護回路
41，42は1/2 分割前のODATA に対する同期保護を行って
いるに等しい。従って前述した如く同期保護回路41，42
の保護段数を増やすことなく、ODATA に対する同期保護
回路と同じものを用いて、フレーム同期処理を実行でき
るため、フレーム同期に要する時間（フレーム同期復帰
時間）が増加することはない。
そして、同期が確立した状態において、MODE１の場合
は、タイミング比較回路31よりフレーム同期毎にタイミ
ング一致信号が得られ、同期保護回路41より同期確立信
号が得られ、MODE２の場合は、タイミング比較回路32よ
りフレーム同期毎にタイミング一致信号が得られ同期保
護回路42より同期確立信号が得られる。
は、タイミング比較回路31よりフレーム同期毎にタイミ
ング一致信号が得られ、同期保護回路41より同期確立信
号が得られ、MODE２の場合は、タイミング比較回路32よ
りフレーム同期毎にタイミング一致信号が得られ同期保
護回路42より同期確立信号が得られる。
従って、同期保護回路41，42又はタイミング比較回路3
1，32の出力信号をMODE識別用の信号として用いること
ができる。このため、（シフトレジスタ21，23からのDA
TA１とDATA２の出力をスイッチ８に導き、このスイッチ
８を同期保護回路41，42又はタイミング比較回路31，32
からの信号により切替制御することにより）MODEが切替
った場合でも、常に一定のチャネルのデータを後続の分
離装置（DMUX）に出力することができる。
1，32の出力信号をMODE識別用の信号として用いること
ができる。このため、（シフトレジスタ21，23からのDA
TA１とDATA２の出力をスイッチ８に導き、このスイッチ
８を同期保護回路41，42又はタイミング比較回路31，32
からの信号により切替制御することにより）MODEが切替
った場合でも、常に一定のチャネルのデータを後続の分
離装置（DMUX）に出力することができる。
次に、第３図のフレーム同期回路の各部について詳細に
説明する。第４図は、第３図における直列並列変換回路
１の具体的回路構成を示す図であり、第５図はその動作
を発明するためのタイムートである。
説明する。第４図は、第３図における直列並列変換回路
１の具体的回路構成を示す図であり、第５図はその動作
を発明するためのタイムートである。
ODATA(第５図(1))はフリップフロップ11，12に入力さ
れ、ODATA から抽出されたOCLOCK（第５図(2)）は、フ
リップフロップ６により２分周される。FF６のＱ出力か
らはCLK1 （第５図(3)）が出力されＱ出力からはCLK1を
反転したCLK2（第５図(5)）が出力される。CLK1はFF11
の動作クロックとなり、CLK2はFF12の動作クロックとな
る。CLK1がフレーム同期パターン（第５図(1)）の先頭
ビットに同期している場合は、FF11，FF12からはそれぞ
れMODE1 に対応するDATA1 （第５図(4)）とDATA2(第５
図(6))が出力され、DATA１とDATA２の対応するビット位
相（第５図の矢印で示す）が一致するように遅延回路1
3，14で位相調整される。
れ、ODATA から抽出されたOCLOCK（第５図(2)）は、フ
リップフロップ６により２分周される。FF６のＱ出力か
らはCLK1 （第５図(3)）が出力されＱ出力からはCLK1を
反転したCLK2（第５図(5)）が出力される。CLK1はFF11
の動作クロックとなり、CLK2はFF12の動作クロックとな
る。CLK1がフレーム同期パターン（第５図(1)）の先頭
ビットに同期している場合は、FF11，FF12からはそれぞ
れMODE1 に対応するDATA1 （第５図(4)）とDATA2(第５
図(6))が出力され、DATA１とDATA２の対応するビット位
相（第５図の矢印で示す）が一致するように遅延回路1
3，14で位相調整される。
同様に２分周回路６の出力するCLK1も遅延回路７にて位
相調整される。FF15とFF16はCLK1を位相調整したRCLK
に、DATA1 とDATA2 とを最終的に同期させるためのもの
である。
相調整される。FF15とFF16はCLK1を位相調整したRCLK
に、DATA1 とDATA2 とを最終的に同期させるためのもの
である。
次に、MODE2 について第５図(7)，(8)，(9)，(10)によ
り説明する。ODATA が回線の影響により１ビット欠落し
た場合等ではMODE１の次到来するフレーム同期パターン
の先頭ビットがCLK2に同期した状態となり、DATA２側に
出力される。
り説明する。ODATA が回線の影響により１ビット欠落し
た場合等ではMODE１の次到来するフレーム同期パターン
の先頭ビットがCLK2に同期した状態となり、DATA２側に
出力される。
従って、MODE１におけるDATA１はMODE２におけるDATA２
に対応したものとなる。なお、直列並列変換回路は、入
力データの先頭DATA１側に出力されるものであり、DATA
１はDATA２に対して１ビット先行しているものである。
このため、MODE２において、DATA１の先頭及びDATA２の
最後には、フレーム同期パターン以外のビットが付加
された状態となる。
に対応したものとなる。なお、直列並列変換回路は、入
力データの先頭DATA１側に出力されるものであり、DATA
１はDATA２に対して１ビット先行しているものである。
このため、MODE２において、DATA１の先頭及びDATA２の
最後には、フレーム同期パターン以外のビットが付加
された状態となる。
次に、フレーム同期パターン検出回路２の具体的構成に
ついて第６，７，８図により説明する。第６図はフレー
ム同期パターン検出回路２の具体的回路図，第７，８図
は各部のタイムチャートを示す。第４図における遅延回
路13，14，７及びFF15，16によりRCLKにDATA１とDATA２
とが同期した状態でシフトレジスタ21，23に入力され
る。MODE１の場合、シフトレジスタ21を構成する各FF21
1,212，213，214，215の出力は第７図(3)〜(7)の如くに
なり、シフトレジスタ23を構成する各FF231，232，23
3，234，235，236の出力は第７図(9)〜(14)の如くにな
る。従って、フレーム同期パターン(111110100000)は、
第７図(15)のタイミングでNOR 回路221 にて検出され
る。従って、FF222 のＱ出力COIN1 は、フレーム同期パ
ターンが検出されない場合Highレベルとなる。
ついて第６，７，８図により説明する。第６図はフレー
ム同期パターン検出回路２の具体的回路図，第７，８図
は各部のタイムチャートを示す。第４図における遅延回
路13，14，７及びFF15，16によりRCLKにDATA１とDATA２
とが同期した状態でシフトレジスタ21，23に入力され
る。MODE１の場合、シフトレジスタ21を構成する各FF21
1,212，213，214，215の出力は第７図(3)〜(7)の如くに
なり、シフトレジスタ23を構成する各FF231，232，23
3，234，235，236の出力は第７図(9)〜(14)の如くにな
る。従って、フレーム同期パターン(111110100000)は、
第７図(15)のタイミングでNOR 回路221 にて検出され
る。従って、FF222 のＱ出力COIN1 は、フレーム同期パ
ターンが検出されない場合Highレベルとなる。
第８図はMODE２の場合を検出するためのタイムチャート
である。この場合は、フレーム同期パターンの先頭ビッ
トはDATA2 側に出力されるため、DATA１が入力されるシ
フトレジスタ21の各FFの出力は第８図(3)〜(7)の如くで
あり、DATA2 が入力されるシフトレジスタ23の各FFの出
力は第８図(9)〜(14)の如くになる。従って、フレーム
同期パターンは第８図(15)のタイミングにおいて、NOR2
41により検出され、FF242 のＱ出力COIN2 は、フレーム
同期パターンが検出されない場合Highレベルとなる。
である。この場合は、フレーム同期パターンの先頭ビッ
トはDATA2 側に出力されるため、DATA１が入力されるシ
フトレジスタ21の各FFの出力は第８図(3)〜(7)の如くで
あり、DATA2 が入力されるシフトレジスタ23の各FFの出
力は第８図(9)〜(14)の如くになる。従って、フレーム
同期パターンは第８図(15)のタイミングにおいて、NOR2
41により検出され、FF242 のＱ出力COIN2 は、フレーム
同期パターンが検出されない場合Highレベルとなる。
ここでFF222 とFF242 は、シフトレジスタ21，23を駆動
するRCLKにより駆動されており、NOR 回路，221，241の
出力を、シフトレジスタの動作に同期させるためのもの
である。
するRCLKにより駆動されており、NOR 回路，221，241の
出力を、シフトレジスタの動作に同期させるためのもの
である。
このように、NOR 回路221，241は、分割されたDATA1，
２とを同時に監視しており、分割前のフレーム同期パタ
ーンの全ビット長を見ていることになる。従って、２分
割することによりDATA1，２のフレーム同期パターンは1
/2 のビット長となるが、フレーム同期パターンの検出
は全ビット長に渡り実施していることとなり、分割する
ことによるフレーム同期パターンのビット長の減少の影
響は無視できる。
２とを同時に監視しており、分割前のフレーム同期パタ
ーンの全ビット長を見ていることになる。従って、２分
割することによりDATA1，２のフレーム同期パターンは1
/2 のビット長となるが、フレーム同期パターンの検出
は全ビット長に渡り実施していることとなり、分割する
ことによるフレーム同期パターンのビット長の減少の影
響は無視できる。
従って、フレーム同期パターンの全ビット長に基づく検
出信号COIN1,COI2 により後段のタイミング比較回路
３，同期保護回路４が動作することになる。
出信号COIN1,COI2 により後段のタイミング比較回路
３，同期保護回路４が動作することになる。
第９図は、タイミング比較回路31，32，及び同期保護回
路41，42の具体的回路であり第11図は判定回路51，１ビ
ットシフタ52，フレームパルス発生回路53の具体的回路
であり第10図はそのタイムチャートである。
路41，42の具体的回路であり第11図は判定回路51，１ビ
ットシフタ52，フレームパルス発生回路53の具体的回路
であり第10図はそのタイムチャートである。
FF222 とFF242 のＱ端子から出力されるタイミング不一
致を示す信号は、タイミング比較回路31，32に入力され
る。今、MODE１の状態で第10図(1)，(2)に示すように、
検出回路52から、フレームパルスより１ビット早くタイ
ミング一致信号が出力されている場合を考える。
致を示す信号は、タイミング比較回路31，32に入力され
る。今、MODE１の状態で第10図(1)，(2)に示すように、
検出回路52から、フレームパルスより１ビット早くタイ
ミング一致信号が出力されている場合を考える。
タイミング比較回路（FF31）31は、フレームパルス（第
10図(1)）をクロックとして動作しており、フレームパ
ルスが入力された時点のCOIN1の状態を次のフレームパ
ルスが到来するまでの間保持する。従って、フレームパ
ルスの出力タイミングと、タイミング一致信号(COIN1)
とのタイミングとが異なっている場合は常にHighレベル
のフレーム同期パターン不一致信号(NC1) を出力する。
（第10図(3)） FF31の出力(NC1) は同期保護回路41を構成するシフトレ
ジスタに入力される。このシフトレジスタは４個のFF41
1，412，413，414を縦属接続したものである。FF411，4
12，413，414は、遅延回路43を通過したフレームパルス
により駆動される。遅延回路43は、フレームパルスによ
り更新されたFF31の出力を第10図(1)のフレームパルス
の次のビットで入力するために設けられている。
10図(1)）をクロックとして動作しており、フレームパ
ルスが入力された時点のCOIN1の状態を次のフレームパ
ルスが到来するまでの間保持する。従って、フレームパ
ルスの出力タイミングと、タイミング一致信号(COIN1)
とのタイミングとが異なっている場合は常にHighレベル
のフレーム同期パターン不一致信号(NC1) を出力する。
（第10図(3)） FF31の出力(NC1) は同期保護回路41を構成するシフトレ
ジスタに入力される。このシフトレジスタは４個のFF41
1，412，413，414を縦属接続したものである。FF411，4
12，413，414は、遅延回路43を通過したフレームパルス
により駆動される。遅延回路43は、フレームパルスによ
り更新されたFF31の出力を第10図(1)のフレームパルス
の次のビットで入力するために設けられている。
ここで、連続する４個のフレームパルスに対して、FF31
の出力が第10図(3)に示すようにいずれもタイミング不
一致を示すHighレベル信号であった場合、FF411，412，
413，414の出力はいずれもHighレベルとなりアンドゲー
ト415 は開かれ、S-RFF417をSET して、同期はずれを示
す信号SYNC1 を出力する。即ち、タイミング比較回路31
からタイミング不一致を示す信号が４回連続した場合フ
レーム同期はずれと判定し、SYNC1 を出力する。以上は
MODE1 の場合であって、MODE2 の場合は、FF32，同期保
護回路42が、同様の動作を行う。なお、MODE1 において
は、FF32の出力は第10図(4)の如く常にHighレベルの信
号であるため、同期保護回路42の出力(FF427の出力)は
常に同期はずれを示す信号(SYNC2のHighレベル)とな
る。
の出力が第10図(3)に示すようにいずれもタイミング不
一致を示すHighレベル信号であった場合、FF411，412，
413，414の出力はいずれもHighレベルとなりアンドゲー
ト415 は開かれ、S-RFF417をSET して、同期はずれを示
す信号SYNC1 を出力する。即ち、タイミング比較回路31
からタイミング不一致を示す信号が４回連続した場合フ
レーム同期はずれと判定し、SYNC1 を出力する。以上は
MODE1 の場合であって、MODE2 の場合は、FF32，同期保
護回路42が、同様の動作を行う。なお、MODE1 において
は、FF32の出力は第10図(4)の如く常にHighレベルの信
号であるため、同期保護回路42の出力(FF427の出力)は
常に同期はずれを示す信号(SYNC2のHighレベル)とな
る。
MODE1 のタイミングが不一致、一致を示す信号(NC1) と
同期はずれを示す信号(SYNC1) 及びMODE２のNC1 とSYNC
2 とは判定回路51に入力される。判定回路51は、NC1 と
NC2 とがいずれもタイミング不一致を示し(ANDゲート51
1 がON)、SYNC1 とSYNC2 とがいずれも同期はずれを示
す場合(ANDゲート512 がON)にのみ、AND ゲート513 をO
Nとする。FF417 の更新された出力（第10図(10)）を確
実に反映できるよう。第10図(11)に示すように、遅延回
路43の出力であるフレームパルスは、遅延回路54により
さらに遅延されて、AND ゲート521 に入力される。従っ
て、AND ゲート521 は１ビットの期間だけ、AND ゲート
513 の出力を次段のアンドゲート522 に出力する。この
ため、RCLKを所定ピットカウントした時点でフレームパ
ルスを出力しているカウンタ53へのRCLK入力は１ビット
だけ阻止される。
同期はずれを示す信号(SYNC1) 及びMODE２のNC1 とSYNC
2 とは判定回路51に入力される。判定回路51は、NC1 と
NC2 とがいずれもタイミング不一致を示し(ANDゲート51
1 がON)、SYNC1 とSYNC2 とがいずれも同期はずれを示
す場合(ANDゲート512 がON)にのみ、AND ゲート513 をO
Nとする。FF417 の更新された出力（第10図(10)）を確
実に反映できるよう。第10図(11)に示すように、遅延回
路43の出力であるフレームパルスは、遅延回路54により
さらに遅延されて、AND ゲート521 に入力される。従っ
て、AND ゲート521 は１ビットの期間だけ、AND ゲート
513 の出力を次段のアンドゲート522 に出力する。この
ため、RCLKを所定ピットカウントした時点でフレームパ
ルスを出力しているカウンタ53へのRCLK入力は１ビット
だけ阻止される。
つまり、フレームパルス発生タイミングが１ビットだけ
遅れることとなる。よって、次のフレームパルスは、第
10図(1)に示すように、フレーム同期パターン検出信号C
OIN1 の出力タイミングと一致するようになる。
遅れることとなる。よって、次のフレームパルスは、第
10図(1)に示すように、フレーム同期パターン検出信号C
OIN1 の出力タイミングと一致するようになる。
そして、FF31の出力(NC1) はLOW レベルとなり、タイミ
ングが一致したことを示す信号となる。この状態が連続
する３個のフレームパルスに対して変化しなければアン
ドゲート416 がONとなって、S-R FF417 をセットし，同
期はずれを示す信号(SYNC1) はLOW レベルとなり，同期
が確立したことを示すようになる。つまり、SYNC1 がHi
ghレベルであるということは、RCLKを１ビットシフトし
た同期引込み状態であることを示すものである。なお、
フレームパルスを１ビットシフトするための制御信号を
出力するAND ゲート513 の出力は、MODE1 のタイミング
比較回路31，FF411，412，413，414及びMODE２のタイミ
ング比較回路32，FF421，422，423，424のリセット信号
（各FFを初期状態に戻す）となるが、FFのリセットを確
実に行うため、単安定マルチバイブレータ54に入力さ
れ、第10図(12)の点線で示すように、一定時間の間、リ
セット信号を出力するようにしている。また、以上の説
明は、MODE１のみについて行ったが、MODE２についても
同様である。
ングが一致したことを示す信号となる。この状態が連続
する３個のフレームパルスに対して変化しなければアン
ドゲート416 がONとなって、S-R FF417 をセットし，同
期はずれを示す信号(SYNC1) はLOW レベルとなり，同期
が確立したことを示すようになる。つまり、SYNC1 がHi
ghレベルであるということは、RCLKを１ビットシフトし
た同期引込み状態であることを示すものである。なお、
フレームパルスを１ビットシフトするための制御信号を
出力するAND ゲート513 の出力は、MODE1 のタイミング
比較回路31，FF411，412，413，414及びMODE２のタイミ
ング比較回路32，FF421，422，423，424のリセット信号
（各FFを初期状態に戻す）となるが、FFのリセットを確
実に行うため、単安定マルチバイブレータ54に入力さ
れ、第10図(12)の点線で示すように、一定時間の間、リ
セット信号を出力するようにしている。また、以上の説
明は、MODE１のみについて行ったが、MODE２についても
同様である。
次にスイッチSW８について説明する。第12図はスイッチ
８の具体的回路図である。
８の具体的回路図である。
第５図に示すように、ODATA がチャネル，，，
の信号をこの順にビット多重したものである場合、MODE
1，MODE2ではDATA1 及びDATA2 に載っているチャネルは
異なってくる。
の信号をこの順にビット多重したものである場合、MODE
1，MODE2ではDATA1 及びDATA2 に載っているチャネルは
異なってくる。
第６図に示すようにシフトレジスタ21，23の最終段FF21
5，236のＱ出力から得られるDATA1， 2を分離装置DMUX
に出力するに際し、DMUXに対し、常に一定のチャネルの
信号を出力する必要がある。このため、MODE1 か２かを
識別して、DATA１とDATA２の出力先のDMUXを切替えなけ
ればならない。前述したように、フレーム同期が確立し
た状態では、同期保護回路41，42の出力SYNC1，SYNC2は
モード識別信号となる。
5，236のＱ出力から得られるDATA1， 2を分離装置DMUX
に出力するに際し、DMUXに対し、常に一定のチャネルの
信号を出力する必要がある。このため、MODE1 か２かを
識別して、DATA１とDATA２の出力先のDMUXを切替えなけ
ればならない。前述したように、フレーム同期が確立し
た状態では、同期保護回路41，42の出力SYNC1，SYNC2は
モード識別信号となる。
即ち、MODE1 では、COIN1 のみが常にフレームパルス(F
P)のタイミングと一致するため、NC1 のみが常にLOW レ
ベルとなり、MODE2 では、COIN２のみが常にフレームパ
ルス(FP)のタイミングと一致するため、NC2 のみが常に
LOW レベルとなる。従って、RS-FF417,427のＱ出力（SY
NC1,SYNC2）又はタイミング比較回路31，32のＱ出力（N
C1,NC2）をそのままモード識別信号として用いることが
できる。つまり、第12図に示す如く、SYNC1，NC1がHigh
レベルの場合(MODE1)は、ゲート81，85からDATA1 が出
力され、ゲート82，86からDATA2 が出力される。またSY
NC2,NC2 がHighレベルの場合(MODE2)は、ゲート84，85
からDATA2 が出力され、ゲート83，86からDATA１が出力
される。即ち、ORゲート85からは常に第５図における奇
数チャネルの信号が出力され、ORゲート86からは常に第
５図におけく偶数チャネルの信号が出力されることとな
る。
P)のタイミングと一致するため、NC1 のみが常にLOW レ
ベルとなり、MODE2 では、COIN２のみが常にフレームパ
ルス(FP)のタイミングと一致するため、NC2 のみが常に
LOW レベルとなる。従って、RS-FF417,427のＱ出力（SY
NC1,SYNC2）又はタイミング比較回路31，32のＱ出力（N
C1,NC2）をそのままモード識別信号として用いることが
できる。つまり、第12図に示す如く、SYNC1，NC1がHigh
レベルの場合(MODE1)は、ゲート81，85からDATA1 が出
力され、ゲート82，86からDATA2 が出力される。またSY
NC2,NC2 がHighレベルの場合(MODE2)は、ゲート84，85
からDATA2 が出力され、ゲート83，86からDATA１が出力
される。即ち、ORゲート85からは常に第５図における奇
数チャネルの信号が出力され、ORゲート86からは常に第
５図におけく偶数チャネルの信号が出力されることとな
る。
この実施例では、同期確立を示すSYNC1，SYNC2をモード
識別信号として用い、同期確立後にSW８を制御している
ため、SW８の誤動作が防止できる。
識別信号として用い、同期確立後にSW８を制御している
ため、SW８の誤動作が防止できる。
以上の実施例は、ODATA を２分割する場合であるが次
に、４分割する場合について説明する。
に、４分割する場合について説明する。
第13図は、ODATA をODATA1〜４の４つの信号列に分割す
る直列並列変換回路１の具体的構成を示し、第14図はそ
のタイムチャートである。４分割する際には、第２図
(4)，(5)，(6)，(7)に示したように４つのモードが存在
する。第14図(1)〜(20)には、４つのモードのうち第２
図(4)に対応するMODE1,第２図(5)に対応するMODE2 のみ
を示しており、MODE3,MODE4 の場合については省略して
いる。OCLOK は２段の２分周器FF61，62により２分周ク
ロック（第14図(3)）と４分周クロック（第14図(4)）と
に分周され、AND ゲード66，65，64，63によりCLK1，CL
K2，CLK3，CLK4を出力する。従って、ODATA は、その入
力順に１ビットづつFF101，102，103，104へ送出され４
つの信号列に変換される。遅延回路105，106，107，108
は遅延回路67の出力であるRCLKにDATA1 〜４を同期させ
るためのものである。このようにして、４つの互いに位
相のそろった信号列DATA1 〜４に変換する。そして、MO
DE1 では、フレーム同期パターンの先頭ビットがDATA1
に、MODE2 では、先頭ビットがDATA2 に、MODE3 ではDA
TA3，MODE4ではDATA4 に存在することになる。即ち、第
２図(4)〜(7)に示す４種類のフレーム同期パターンが発
生する。
る直列並列変換回路１の具体的構成を示し、第14図はそ
のタイムチャートである。４分割する際には、第２図
(4)，(5)，(6)，(7)に示したように４つのモードが存在
する。第14図(1)〜(20)には、４つのモードのうち第２
図(4)に対応するMODE1,第２図(5)に対応するMODE2 のみ
を示しており、MODE3,MODE4 の場合については省略して
いる。OCLOK は２段の２分周器FF61，62により２分周ク
ロック（第14図(3)）と４分周クロック（第14図(4)）と
に分周され、AND ゲード66，65，64，63によりCLK1，CL
K2，CLK3，CLK4を出力する。従って、ODATA は、その入
力順に１ビットづつFF101，102，103，104へ送出され４
つの信号列に変換される。遅延回路105，106，107，108
は遅延回路67の出力であるRCLKにDATA1 〜４を同期させ
るためのものである。このようにして、４つの互いに位
相のそろった信号列DATA1 〜４に変換する。そして、MO
DE1 では、フレーム同期パターンの先頭ビットがDATA1
に、MODE2 では、先頭ビットがDATA2 に、MODE3 ではDA
TA3，MODE4ではDATA4 に存在することになる。即ち、第
２図(4)〜(7)に示す４種類のフレーム同期パターンが発
生する。
第15図は、このような４種類のフレーム同期パターンを
検出するためのフレーム同期パターン検出回路の具体的
構成を示すものである。
検出するためのフレーム同期パターン検出回路の具体的
構成を示すものである。
第13図で示した直列並列変換回路により、分割された４
つの信号列DATA1，DATA2，DATA3，DATA4それぞれ３段の
シフトレジスタに入力される。本実施例では、12ビット
のフレーム同期パターンを例にして説明しているため、
４分割した際には、各信号列に存在するフレーム同期パ
ターンは３ビットであるため、３段のシフトレジスタを
用いることになる。
つの信号列DATA1，DATA2，DATA3，DATA4それぞれ３段の
シフトレジスタに入力される。本実施例では、12ビット
のフレーム同期パターンを例にして説明しているため、
４分割した際には、各信号列に存在するフレーム同期パ
ターンは３ビットであるため、３段のシフトレジスタを
用いることになる。
NOR 回路221′は第２図(4)のMODE1 におけるフレーム同
期パターン検出を行い、NOR 回路223′は、第２図(5)の
MODE2 におけるフレーム同期パターン検出を行い、NOR
回路241′は第２図(6)のMODE3 におけるフレーム同期パ
ターン検出を行い、NOR 回路243′は第２図(7)のMODE4
におけるフレーム同期パターン検出を行う。そして、FF
222′はMODE1 のフレーム同期パターン検出信号(COIN
1)、FF224′はMODE2 のフレーム同期パターン検出信号
(COIN2)、FF242′はMODE3 のフレーム同期パターン検出
信号(COIN3)、FF244′はMODE4 のフレーム同期パターン
検出信号(COIN4) をそれぞれ出力する。
期パターン検出を行い、NOR 回路223′は、第２図(5)の
MODE2 におけるフレーム同期パターン検出を行い、NOR
回路241′は第２図(6)のMODE3 におけるフレーム同期パ
ターン検出を行い、NOR 回路243′は第２図(7)のMODE4
におけるフレーム同期パターン検出を行う。そして、FF
222′はMODE1 のフレーム同期パターン検出信号(COIN
1)、FF224′はMODE2 のフレーム同期パターン検出信号
(COIN2)、FF242′はMODE3 のフレーム同期パターン検出
信号(COIN3)、FF244′はMODE4 のフレーム同期パターン
検出信号(COIN4) をそれぞれ出力する。
なお、本実施例の場合COIN１〜４に対応してタイミング
比較回路，及び同期保護回路が４つづつ設けられ、それ
ぞれの構成は第９図におけるタイミング比較回路31，3
2、同期保護回路41，42と、全く、同一構成のものを用
いるものであるため、その説明は省略する。
比較回路，及び同期保護回路が４つづつ設けられ、それ
ぞれの構成は第９図におけるタイミング比較回路31，3
2、同期保護回路41，42と、全く、同一構成のものを用
いるものであるため、その説明は省略する。
以上のように、本発明によれば、フレーム同期パターン
を分割して同期を取る場合においても、全フレーム同期
パターンを監視しているのと同等の処理が実行でき、フ
レーム同期復帰時間が悪化することはない。
を分割して同期を取る場合においても、全フレーム同期
パターンを監視しているのと同等の処理が実行でき、フ
レーム同期復帰時間が悪化することはない。
第１図は本発明の原理的構成を示すブロック図、 第２図は本発明におけるフレーム同期パターンの種類を
説明するための図、 第３図は入力データを２分割してフレーム同期を取る場
合のブロック図、 第４図は第３図における直列並列変換回路の具体例、 第５図は、第４図の動作を説明するためのタイムチャー
ト、 第６図は、第３図におけるフレーム同期パターン検出回
路の具体例、 第７図、第８図は第６図の動作を説明するためのタイム
チャート、 第９図は第３図における同期保護回路の具体例、 第１０図は第９図の動作を説明するためのタイムチャー
ト、 第１１図は、第３図におけるフレームパルス出力タイミ
ング制御回路の具体例、 第１２図は、第３図におけるスイッチ８の具体例、 第１３図は、４分割する場合の直列並列変換回路の具体
例、 第１４図は第１３図の動作を説明するためのタイムチャ
ート、 第１５図は４分割する場合のフレーム同期パターン検出
回路の具体例である。
説明するための図、 第３図は入力データを２分割してフレーム同期を取る場
合のブロック図、 第４図は第３図における直列並列変換回路の具体例、 第５図は、第４図の動作を説明するためのタイムチャー
ト、 第６図は、第３図におけるフレーム同期パターン検出回
路の具体例、 第７図、第８図は第６図の動作を説明するためのタイム
チャート、 第９図は第３図における同期保護回路の具体例、 第１０図は第９図の動作を説明するためのタイムチャー
ト、 第１１図は、第３図におけるフレームパルス出力タイミ
ング制御回路の具体例、 第１２図は、第３図におけるスイッチ８の具体例、 第１３図は、４分割する場合の直列並列変換回路の具体
例、 第１４図は第１３図の動作を説明するためのタイムチャ
ート、 第１５図は４分割する場合のフレーム同期パターン検出
回路の具体例である。
Claims (7)
- 【請求項１】複数チャネルの信号が多重化され、周期的
にフレーム同期パルスパターンが挿入された多重化信号
を順次ｎ個の信号列に分割する直列並列変換回路と、分
割されたｎ個の信号列からｎ種類のフレーム同期パルス
パターンを検出する検出回路と、フレーム同期パルスパ
ターン挿入位置でフレームパルスを出力するフレームパ
ルス出力回路と、該フレームパルス出力タイミングと該
検出回路のｎ種類フレーム同期パルスパターン検出タイ
ミングが一致するか否かを比較するタイミング比較回路
とを有してなるフレーム同期回路において、 同期語が直列／ｎ並列変換により変換された時に生じう
るｎ種類のパターンに対応したｎ種類のパターン検出回
路およびタイミング比較回路毎に同期外れであるか否か
を判定するｎ個の同期保護回路(4)と、 ｎ種類のフレーム同期パターンの検出パルスの全てに対
して該タイミング比較回路が不一致を検出し、かつ該ｎ
個の同期保護回路すべてが同期はずれと判定した際に、
該フレームパルス出力回路のフレームパルス出力タイミ
ングを制御するタイミング制御回路(52)とを備えたこと
を特徴とするフレーム同期回路。 - 【請求項２】前記検出回路は、ｎ種類のフレーム同期パ
ターンを検出するｎ個のフレームパターン検出回路を備
え、 前記タイミング比較回路は、前記各フレームパターン検
出回路の出力信号に基づくｎ個のタイミング比較回路を
備え、 前記同期保護回路は、前記各タイミング比較回路の出力
信号に基づくｎ個の同期保護回路を備えたことを特徴と
する特許請求の範囲第１項記載のフレーム同期回路。 - 【請求項３】前記各フレームパターン検出回路は、各信
号列に存在する部分的なフレーム同期パターンを集合し
てそれぞれ同期パターンの全ビットを観測することを特
徴とする特許請求の範囲第２項記載のフレーム同期回
路。 - 【請求項４】前記各タイミング比較回路の出力状態に基
づいて、いずれのフレーム同期パターンが検出されたか
判定し、後段のｎ個の分離装置に対し常に同じチャネル
を有する信号列を出力するスイッチ回路を備えたことを
特徴とする特許請求の範囲第２項記載のフレーム同期回
路。 - 【請求項５】前記各同期保護回路は、分割前のフレーム
同期パルスパターンのためのものであることを特徴とす
る特許請求の範囲第３項記載のフレーム同期回路。 - 【請求項６】前記フレームパルス出力回路は分割された
信号列に同期したクロック信号を所定数カウントした際
にフレームパルスを出力するカウンタを備え、 前記タイミング制御回路は、ｎ個の各タイミング比較回
路のいずれからも不一致を示す信号が出力され、かつｎ
個の各同期保護回路のいずれからも同期はずれを示す信
号が出力されていることを検出し、同期引込みを行うべ
きことを判定する判定回路と、 該判定回路の出力に基づいて、該カウンタへのクロック
を１ビットだけ阻止することを特徴とする特許請求の範
囲第２項記載のフレーム同期回路。 - 【請求項７】前記検出回路は、ｎ個の信号列がそれぞれ
入力されるｎ個のシフトレジスタと、 各シフトレジスタの各段の出力を選択的に取り込んでｎ
種類の各フレーム同期パルスパターン全ビットの検出を
行うｎ個のゲート回路とを備えたことを特徴とする特許
請求の範囲第３項記載のフレーム同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-142511 | 1986-06-18 | ||
| JP14251186 | 1986-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107247A JPS63107247A (ja) | 1988-05-12 |
| JPH0638597B2 true JPH0638597B2 (ja) | 1994-05-18 |
Family
ID=15317052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150750A Expired - Lifetime JPH0638597B2 (ja) | 1986-06-18 | 1987-06-17 | フレ−ム同期回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4748623A (ja) |
| EP (1) | EP0249935B1 (ja) |
| JP (1) | JPH0638597B2 (ja) |
| CA (1) | CA1260167A (ja) |
| DE (1) | DE3788457T2 (ja) |
| NZ (1) | NZ220548A (ja) |
Families Citing this family (66)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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