JPH01243632A - 並列型パルス挿入回路 - Google Patents
並列型パルス挿入回路Info
- Publication number
- JPH01243632A JPH01243632A JP63069336A JP6933688A JPH01243632A JP H01243632 A JPH01243632 A JP H01243632A JP 63069336 A JP63069336 A JP 63069336A JP 6933688 A JP6933688 A JP 6933688A JP H01243632 A JPH01243632 A JP H01243632A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse
- parallel
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003780 insertion Methods 0.000 title claims abstract description 49
- 230000037431 insertion Effects 0.000 title claims abstract description 49
- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 20
- 230000005540 biological transmission Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データの多重変換装置に於けるフレーム同期信号や監視
ビット等のパルスを挿入する為の並列型パルス挿入回路
に関し、 高速データに対するパルス挿入を経済的な構成で実現す
ることを目的とし、 直列入力データを並列に変換した並列データを書込クロ
ック信号に従って書込み、読出クロック信号に従って前
記並列データを読出す並列型エラスティックメモリと、
該並列型エラスティックメモリから読出した並列データ
の一方のデータと、該データを遅延回路により１ビット
遅延したデータとの何れかを選択し、且つ選択されたデ
ータと前記並列データの他方のデータとの入替えを行う
か否かを制御する選択切替部と、パルス挿入要求により
前記並列型エラスティックメモリに加える前記読出クロ
ック信号を１パルス抜くか否かを制御し、且つ前記選択
切替部を制御して、該選択切替部の出力の並列データに
１ビット分の抜けを形成させる制御部と、前記１ビット
分の抜けを形成した部分に前記パルス挿入要求に従った
パルスを挿入するパルス挿入部とを備えて構成した。
ビット等のパルスを挿入する為の並列型パルス挿入回路
に関し、 高速データに対するパルス挿入を経済的な構成で実現す
ることを目的とし、 直列入力データを並列に変換した並列データを書込クロ
ック信号に従って書込み、読出クロック信号に従って前
記並列データを読出す並列型エラスティックメモリと、
該並列型エラスティックメモリから読出した並列データ
の一方のデータと、該データを遅延回路により１ビット
遅延したデータとの何れかを選択し、且つ選択されたデ
ータと前記並列データの他方のデータとの入替えを行う
か否かを制御する選択切替部と、パルス挿入要求により
前記並列型エラスティックメモリに加える前記読出クロ
ック信号を１パルス抜くか否かを制御し、且つ前記選択
切替部を制御して、該選択切替部の出力の並列データに
１ビット分の抜けを形成させる制御部と、前記１ビット
分の抜けを形成した部分に前記パルス挿入要求に従った
パルスを挿入するパルス挿入部とを備えて構成した。
本発明は、データの多重変換装置に於けるフレーム同期
信号や監視ビット等のパルスを挿入する為の並列型パル
ス挿入回路に関するものである。
信号や監視ビット等のパルスを挿入する為の並列型パル
ス挿入回路に関するものである。
データ伝送システムに於ける多重変換装置に於いては、
フレーム同期信号やパリティビット等をデータ中に挿入
する必要があり、その為にパルス挿入回路が設けられて
いる。このパルス挿入回路は、データの速度に対応した
動作速度であることが必要であるから、高速データを処
理する場合は高価な構成となる。従って、高速データを
処理する一場合でも、、経済的な構成でパルスを挿入で
きる構成が要望されている。
フレーム同期信号やパリティビット等をデータ中に挿入
する必要があり、その為にパルス挿入回路が設けられて
いる。このパルス挿入回路は、データの速度に対応した
動作速度であることが必要であるから、高速データを処
理する場合は高価な構成となる。従って、高速データを
処理する一場合でも、、経済的な構成でパルスを挿入で
きる構成が要望されている。
データ伝送システムに於いては、複数チャネルのデータ
を多重化して伝送し、受信側では多重分離して各チャネ
ルのデータとするものがあり、例えば、４５ Ｍ ｂ
／ ｓの速度のデータを、３６チヤネル分多重化して、
１．６Ｇｂ／ｓの光信号に変換して伝送するシステムが
提案されている。
を多重化して伝送し、受信側では多重分離して各チャネ
ルのデータとするものがあり、例えば、４５ Ｍ ｂ
／ ｓの速度のデータを、３６チヤネル分多重化して、
１．６Ｇｂ／ｓの光信号に変換して伝送するシステムが
提案されている。
第８図は多重変換装置の中で最も広く使用されているス
タッフ型の多重変換装置を例とした場合のフレーム説明
図であり、４チャネル分のデータを多重変換した場合を
示す。同図に於いて、Ｆｌ〜Ｆ４はフレーム同期信号、
Ｈｌ−Ｈ８はスタッフ情報や監視情報等のハウスキーピ
ング情報、Ｖｌ−Ｖ４はスタッフィングの為のバリアプ
ルスロット、Ｄｉ〜Ｄ２０はデータを示す。
タッフ型の多重変換装置を例とした場合のフレーム説明
図であり、４チャネル分のデータを多重変換した場合を
示す。同図に於いて、Ｆｌ〜Ｆ４はフレーム同期信号、
Ｈｌ−Ｈ８はスタッフ情報や監視情報等のハウスキーピ
ング情報、Ｖｌ−Ｖ４はスタッフィングの為のバリアプ
ルスロット、Ｄｉ〜Ｄ２０はデータを示す。
このようなフレーム構成を用いた多重化信号を形成する
場合、高速動作を必要とする回路の規模を小さくする為
に、従来は、第９図に示す構成が用いられている。即ち
、各チャネルＣＨＩ〜ＣＨ４対応にパルス挿入回路５１
〜５４を設け、各チャネルＣＨＩ〜ＣＨ４のデータに、
それぞれフレーム同期信号Ｆ１〜Ｆ４、ハウスキーピン
グ情報Ｈ１−Ｈ８、バリアプルスロットｖ１〜Ｖ４への
スタッフビットの挿入等を行い、多重化部５５に於いて
多重化して送出するものである。従って、パルス挿入回
路５１〜５４は、チャネルＣＨＩ〜ＣＨ４のデータの速
度に対応した動作速度の回路構成とし、それらのデータ
を多重化する多重化部５５は、多重化信号の速度に対応
した高速動作の回路構成とすれば良いことになる。
場合、高速動作を必要とする回路の規模を小さくする為
に、従来は、第９図に示す構成が用いられている。即ち
、各チャネルＣＨＩ〜ＣＨ４対応にパルス挿入回路５１
〜５４を設け、各チャネルＣＨＩ〜ＣＨ４のデータに、
それぞれフレーム同期信号Ｆ１〜Ｆ４、ハウスキーピン
グ情報Ｈ１−Ｈ８、バリアプルスロットｖ１〜Ｖ４への
スタッフビットの挿入等を行い、多重化部５５に於いて
多重化して送出するものである。従って、パルス挿入回
路５１〜５４は、チャネルＣＨＩ〜ＣＨ４のデータの速
度に対応した動作速度の回路構成とし、それらのデータ
を多重化する多重化部５５は、多重化信号の速度に対応
した高速動作の回路構成とすれば良いことになる。
チャネルＣＨＩに対応するパルス挿入回路５１は、例え
ば、第１０図に示す構成を有し、６１はエラスティック
メモリ、６２．６３はパルス挿入部、６４は制御回路で
ある。チャネルＣＨＩのデータＤＡＩとクロック信号Ｃ
ＫＩとがエラスティックメモリ６１に加えられ、このク
ロック信号ＣＫｌを書込クロック信号としてデータＤＡ
Ｉが書込まれる。
ば、第１０図に示す構成を有し、６１はエラスティック
メモリ、６２．６３はパルス挿入部、６４は制御回路で
ある。チャネルＣＨＩのデータＤＡＩとクロック信号Ｃ
ＫＩとがエラスティックメモリ６１に加えられ、このク
ロック信号ＣＫｌを書込クロック信号としてデータＤＡ
Ｉが書込まれる。
エラスティックメモリ６１に書込まれたデータＤＡＩは
、制御回路６４からの読出要求信号ｅにより読出されて
、パルス挿入部６２．６３に加えられる。又エラスティ
ックメモリ６１のアンダフローを防止する為に、書込ア
ドレスと読出アドレスとの比較等により得られた位相比
較情報が制御回路６４に加えられ、アンダフローが生じ
る前に制御回路６４からの読出要求信号ｅが阻止され、
バリアプルスロットにスタッフビットの挿入が行われる
。又制御回路６４は、多重化部５５（第９図参照）から
のクロック信号ＣＫ２が加えられ、このクロック信号Ｃ
Ｋ２に同期して前述の読出要求信号ｅが出力され、又パ
ルス挿入部６２．６３に対する要求信号ａ ｗ ｄが出
力される。
、制御回路６４からの読出要求信号ｅにより読出されて
、パルス挿入部６２．６３に加えられる。又エラスティ
ックメモリ６１のアンダフローを防止する為に、書込ア
ドレスと読出アドレスとの比較等により得られた位相比
較情報が制御回路６４に加えられ、アンダフローが生じ
る前に制御回路６４からの読出要求信号ｅが阻止され、
バリアプルスロットにスタッフビットの挿入が行われる
。又制御回路６４は、多重化部５５（第９図参照）から
のクロック信号ＣＫ２が加えられ、このクロック信号Ｃ
Ｋ２に同期して前述の読出要求信号ｅが出力され、又パ
ルス挿入部６２．６３に対する要求信号ａ ｗ ｄが出
力される。
従って、エラスティックメモリ６１から読出されたデー
タＤＡＩに、フレーム同期信号Ｆｌ、ハウスキーピング
情報Ｈ１，１５及びバリアプルスロットＶｌへのスタッ
フビットが挿入され、クロック信号ＣＫ２に同期したデ
ータＤＡ２として多重化部５５へ加えられる。
タＤＡＩに、フレーム同期信号Ｆｌ、ハウスキーピング
情報Ｈ１，１５及びバリアプルスロットＶｌへのスタッ
フビットが挿入され、クロック信号ＣＫ２に同期したデ
ータＤＡ２として多重化部５５へ加えられる。
第１１図は前述のチャネルＣＨＩが分担するフレーム構
成を示し、チャネルＣＨＩのデータＤＡ１ （Ｄｉ、
Ｄ５． Ｄ９． Ｄｉ３． Ｄ１？、 ・
・）に、フレーム同期信号Ｆｌ、ハウスキーピング情
報Ｈ１，Ｈ５及びバリアプルスロットｖ１へのスタッフ
ビットが挿入されている。
成を示し、チャネルＣＨＩのデータＤＡ１ （Ｄｉ、
Ｄ５． Ｄ９． Ｄｉ３． Ｄ１？、 ・
・）に、フレーム同期信号Ｆｌ、ハウスキーピング情
報Ｈ１，Ｈ５及びバリアプルスロットｖ１へのスタッフ
ビットが挿入されている。
第１２図は動作説明図であり、（ａ）〜（ｄ）は制御回
路６４から出力される要求信号ａ−ｄ、（Ｉｌりは読出
要求信号−５、（ｆ）はフレーム信号である。即ち、（
ａ）に示す要求信号ａがパルス挿入部６２に加えられて
、フレーム同期信号Ｆ１が挿入される時に、（Ｉｌｌ）
に示すように、読出要求信号ｅは０″となる。
路６４から出力される要求信号ａ−ｄ、（Ｉｌりは読出
要求信号−５、（ｆ）はフレーム信号である。即ち、（
ａ）に示す要求信号ａがパルス挿入部６２に加えられて
、フレーム同期信号Ｆ１が挿入される時に、（Ｉｌｌ）
に示すように、読出要求信号ｅは０″となる。
読出要求信号ｅが“Ｏ”となると、エラスティックメモ
リ６１からのデータＤＡＩの読出しは中止され、又読出
要求信号ｅが“１”となると、データＤＡＩの読出しが
開始される。
リ６１からのデータＤＡＩの読出しは中止され、又読出
要求信号ｅが“１”となると、データＤＡＩの読出しが
開始される。
従って、フレーム同期信号Ｆｌの挿入の後、読出要求信
号ｅが“１”となり、データＤ１．Ｄ５が読出され、次
に読出要求信号ｅが“０”となると共に、（ｂｌに示す
要求信号すが“１”となり、ハウスキーピング情報Ｈ１
がデータＤ５の後に挿入される。そして、再び読出要求
信号ｅが“１”となり、データＤ９．Ｄ１３が読出され
る。次に読出要求信号ｅが“Ｏ”となると共に要求信号
Ｃが（Ｃ）に示すように１″となり、ハウスキーピング
情報Ｈ５がデータＤ１３の後に挿入される。
号ｅが“１”となり、データＤ１．Ｄ５が読出され、次
に読出要求信号ｅが“０”となると共に、（ｂｌに示す
要求信号すが“１”となり、ハウスキーピング情報Ｈ１
がデータＤ５の後に挿入される。そして、再び読出要求
信号ｅが“１”となり、データＤ９．Ｄ１３が読出され
る。次に読出要求信号ｅが“Ｏ”となると共に要求信号
Ｃが（Ｃ）に示すように１″となり、ハウスキーピング
情報Ｈ５がデータＤ１３の後に挿入される。
エラススイックメモリ６１に一時的に蓄積されるデータ
ＤＡＩＯ量が少なくなったことを示す位相比較情報が制
御回路６４に加えられると、制御回路６４は、読出要求
信号ｅを点線で示すように更に１ビット分“Ｏ”とし、
又（ｄ）に於ける点線で示す要求信号ｄをパルス挿入部
６３に加えて、バリアプルスロットｖ１にスタッフビッ
トの挿入を行わせる。
ＤＡＩＯ量が少なくなったことを示す位相比較情報が制
御回路６４に加えられると、制御回路６４は、読出要求
信号ｅを点線で示すように更に１ビット分“Ｏ”とし、
又（ｄ）に於ける点線で示す要求信号ｄをパルス挿入部
６３に加えて、バリアプルスロットｖ１にスタッフビッ
トの挿入を行わせる。
このようにして、データＤＡＩ中に所望のパルスが挿入
されたデータＤＡ２が多重化部５５に加えられて、複数
チャネルのデータの多重化が行われることになる。
されたデータＤＡ２が多重化部５５に加えられて、複数
チャネルのデータの多重化が行われることになる。
前述のチャネル対応のパルス挿入回路は、データの伝送
速度に対応した動作速度の論理ＩＣ（集積回路）等によ
り構成することになる。例えば、伝送速度が４０ Ｍ
ｂ ／ ｓ以下の場合はＣ−ＭＯ３回路で構成すること
ができる。又５０Ｍｂ／ｓ以下の場合はＴＴＬ回路で構
成することができ、又４００ Ｍ ｂ ／ ｓ以下の場
合はＥＣＬ回路で構成することができる。
速度に対応した動作速度の論理ＩＣ（集積回路）等によ
り構成することになる。例えば、伝送速度が４０ Ｍ
ｂ ／ ｓ以下の場合はＣ−ＭＯ３回路で構成すること
ができる。又５０Ｍｂ／ｓ以下の場合はＴＴＬ回路で構
成することができ、又４００ Ｍ ｂ ／ ｓ以下の場
合はＥＣＬ回路で構成することができる。
前述のように、チャネルの伝送速度が４５Ｍｂ／Ｓの場
合、Ｃ−ＭＯ３回路により構成することができないので
、ＴＴＬ回路により構成することになる。しかし、ＴＴ
Ｌ回路は、Ｃ−ＭＯ３回路に比較して消費電力が約１０
程度度大きい欠点がある。又伝送速度が更に大きい場合
には、ＥＣＬ回路により構成することになるが、ＴＴＬ
回路より更に消費電力が大きくなるので、大規模集積回
路化は困難となる。又ＥＣＬ回路により構成したとして
も、４００ Ｍ ｂ ／ ｓ以上の伝送速度のデータに
対するパルス挿入回路を構成することができない欠点が
あった。
合、Ｃ−ＭＯ３回路により構成することができないので
、ＴＴＬ回路により構成することになる。しかし、ＴＴ
Ｌ回路は、Ｃ−ＭＯ３回路に比較して消費電力が約１０
程度度大きい欠点がある。又伝送速度が更に大きい場合
には、ＥＣＬ回路により構成することになるが、ＴＴＬ
回路より更に消費電力が大きくなるので、大規模集積回
路化は困難となる。又ＥＣＬ回路により構成したとして
も、４００ Ｍ ｂ ／ ｓ以上の伝送速度のデータに
対するパルス挿入回路を構成することができない欠点が
あった。
本発明は、高速データに対するパルス挿入を経済的な構
成で実現することを目的とするものである。
成で実現することを目的とするものである。
本発明の並列型パルス挿入回路は、並列データに変換し
て低速データ化して、所望の位置に１ビットのパルス挿
入を可能とするものであり、第１図を参照して説明する
。
て低速データ化して、所望の位置に１ビットのパルス挿
入を可能とするものであり、第１図を参照して説明する
。
直列入力データを並列に変換し並列データを書込クロッ
ク信号に従って書込み、読出クロック信号に従って並列
データを読出す並列型エラスティックメモリ１と、この
並列型エラスティックメモＩ７１から読出した並列デー
タの一方のデータと、このデータを遅延回路２により１
ビット遅延したデータとの何れか一方と、並列データの
他方のデータとの入替えを行うか否かを制御する選択切
替部３と、フレーム同期信号等を挿入する為のパルス挿
入要求により並列型エラスティックメモリ１に加える読
出クロンク信号を１パルス抜くか否かを制御すると共に
、選択切替部３を制御して、その出力データに１ビット
分の抜けを形成させる制御部４と、選択切替部３から出
力された１ビット分抜けの部分にパルス挿入要求に従っ
たパルスを挿入するパルス挿入部５とを備えたもので、
このパルス挿入部５に於いてパルスが挿入されたデータ
列が多重化部で他のチャネルのデータ列と共に多重化さ
れる。
ク信号に従って書込み、読出クロック信号に従って並列
データを読出す並列型エラスティックメモリ１と、この
並列型エラスティックメモＩ７１から読出した並列デー
タの一方のデータと、このデータを遅延回路２により１
ビット遅延したデータとの何れか一方と、並列データの
他方のデータとの入替えを行うか否かを制御する選択切
替部３と、フレーム同期信号等を挿入する為のパルス挿
入要求により並列型エラスティックメモリ１に加える読
出クロンク信号を１パルス抜くか否かを制御すると共に
、選択切替部３を制御して、その出力データに１ビット
分の抜けを形成させる制御部４と、選択切替部３から出
力された１ビット分抜けの部分にパルス挿入要求に従っ
たパルスを挿入するパルス挿入部５とを備えたもので、
このパルス挿入部５に於いてパルスが挿入されたデータ
列が多重化部で他のチャネルのデータ列と共に多重化さ
れる。
直列入力データを並列に変換することにより、直列入力
データの伝送速度の１／２の伝送速度の並列データとな
る。並列型エラスティックメモリｌは、この並列データ
を書込クロック信号により同時に書込み、読出クロック
信号により同時に読出す構成を有し、読出された並列デ
ータは、選択切替部３に直接及び遅延回路２を介して加
えられる。
データの伝送速度の１／２の伝送速度の並列データとな
る。並列型エラスティックメモリｌは、この並列データ
を書込クロック信号により同時に書込み、読出クロック
信号により同時に読出す構成を有し、読出された並列デ
ータは、選択切替部３に直接及び遅延回路２を介して加
えられる。
この選択切替部３は、並列データの一方のデータと、こ
のデータを遅延回路２により１ビット遅延されたデータ
とを選択し、この選択されたデータと、並列データの他
方のデータとを入替えるものであり、例えば、遅延回路
２を介したデータを選択し、このデータと他方のデータ
とを入替えると、その直前の並列データの一方のデータ
の１ビットが他方のデータの１ビットとして再度出力さ
れるから、これを１ビットの抜けとして処理することが
できる。
のデータを遅延回路２により１ビット遅延されたデータ
とを選択し、この選択されたデータと、並列データの他
方のデータとを入替えるものであり、例えば、遅延回路
２を介したデータを選択し、このデータと他方のデータ
とを入替えると、その直前の並列データの一方のデータ
の１ビットが他方のデータの１ビットとして再度出力さ
れるから、これを１ビットの抜けとして処理することが
できる。
選択切替部３のこの制御状態から元の制御状態に戻すと
共に、読出クロック信号を１パルス抜くと、並列データ
の他方のデータに前述の場合と同様に、一方のデータの
１ビットが他方のデータの１ビットとして再度出力され
るから、これを１ビットの抜けとして処理することがで
きる。即ち、前の制御状態に対して選択切替部３を制御
することにより、並列データの一方と他方とを任意に選
択して１パルスを挿入することができると共に、直列デ
ータに変換した時に、元の直列入力データの順序を保持
できるものである。
共に、読出クロック信号を１パルス抜くと、並列データ
の他方のデータに前述の場合と同様に、一方のデータの
１ビットが他方のデータの１ビットとして再度出力され
るから、これを１ビットの抜けとして処理することがで
きる。即ち、前の制御状態に対して選択切替部３を制御
することにより、並列データの一方と他方とを任意に選
択して１パルスを挿入することができると共に、直列デ
ータに変換した時に、元の直列入力データの順序を保持
できるものである。
そして、各部は、直列入力データの伝送速度の１／２の
動作速度の回路構成で実現することができるから、経済
的な構成で高速データに対するパルス挿入を行うことが
できる。
動作速度の回路構成で実現することができるから、経済
的な構成で高速データに対するパルス挿入を行うことが
できる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例のブロック図であり、チャネル
対応のパルス挿入回路を、第１θ図の従来例に対応して
示すものである。同図に於いて、１０は直並列変換部、
１１は並列型エラスティックメモリ、１２．１３はパル
ス挿入部、１４は制御部である。直列人力データＤＡＩ
はクロック信号ＣＫＩと共に直並列変換部１０に加えら
れて、並列データＤＡａ １．ＤＡａ ２に変換され、
クロック信号ＣＫＩも１／２に分周されたクロック信号
ＣＫａとなって、並列型エラスティックメモリ１１に加
えられる。
対応のパルス挿入回路を、第１θ図の従来例に対応して
示すものである。同図に於いて、１０は直並列変換部、
１１は並列型エラスティックメモリ、１２．１３はパル
ス挿入部、１４は制御部である。直列人力データＤＡＩ
はクロック信号ＣＫＩと共に直並列変換部１０に加えら
れて、並列データＤＡａ １．ＤＡａ ２に変換され、
クロック信号ＣＫＩも１／２に分周されたクロック信号
ＣＫａとなって、並列型エラスティックメモリ１１に加
えられる。
並列型エラスティックメモリ１１のアンダフローを防止
する為の位相比較情報が制御部１４に加えられ、又図示
を省略した多重化部からのクロック信号ＧＫ２が制御部
１４に加えられる。この制御部１４からの読出要求信号
ｅ （読出クロック信号）により並列型エラスティック
メモリ１１から並列データＤＡａｌ、ＤＡａ２が読出さ
れてパルス挿入部１２．１３に加えられる。
する為の位相比較情報が制御部１４に加えられ、又図示
を省略した多重化部からのクロック信号ＧＫ２が制御部
１４に加えられる。この制御部１４からの読出要求信号
ｅ （読出クロック信号）により並列型エラスティック
メモリ１１から並列データＤＡａｌ、ＤＡａ２が読出さ
れてパルス挿入部１２．１３に加えられる。
パルス挿入部１２．１３は、第１図に於ける遅延回路２
と選択切替部３とパルス挿入部５とを含むものであり、
制御部１４からの要求信号ａ ｗ ｄに従って並列デー
タＤＡａｌ、ＤＡａ２の何れかに、フレーム信号Ｆｌ、
ハウスキーピング情報Ｈ１、Ｈ５又はバリアプルスロッ
トＶｌへのスタッフビットの挿入を行い、並列データＤ
ＡＡ、ＤＡＢとして、図示を省略した多重化部へ加えて
他のチャネルの並列データと共に多重化することになる
。
と選択切替部３とパルス挿入部５とを含むものであり、
制御部１４からの要求信号ａ ｗ ｄに従って並列デー
タＤＡａｌ、ＤＡａ２の何れかに、フレーム信号Ｆｌ、
ハウスキーピング情報Ｈ１、Ｈ５又はバリアプルスロッ
トＶｌへのスタッフビットの挿入を行い、並列データＤ
ＡＡ、ＤＡＢとして、図示を省略した多重化部へ加えて
他のチャネルの並列データと共に多重化することになる
。
第３図は本発明の実施例の要部ブロック図であり、第１
図に於ける遅延回路２と選択切替部３とパルス挿入部５
との要部を示す。同図に於いて、２１．２２はＤ型フリ
ップフロップ、２３．２４はＪ−にフリップフロップ、
２５．２６は排他的オア回路、２７はナンド回路、２８
はアンド回路、２９はオア回路、３０は選択切替部、３
１はパルス挿入部である。
図に於ける遅延回路２と選択切替部３とパルス挿入部５
との要部を示す。同図に於いて、２１．２２はＤ型フリ
ップフロップ、２３．２４はＪ−にフリップフロップ、
２５．２６は排他的オア回路、２７はナンド回路、２８
はアンド回路、２９はオア回路、３０は選択切替部、３
１はパルス挿入部である。
又ＤＡａ １．ＤＡａ ２は直列入力データを並列に変
換した並列データ、ＣＡ、ＣＢは並列データにパルスを
挿入する為の制御信号、Ｒ３Ｔはリセット用の制御信号
、ＣＫａは並列データに同期したクロック信号、ＣＲは
読出クロック信号ＲＣＫを１パルス分抜く為の制御信号
、Ｄａｌ、Ｄａ２は選択切替部３０からの並列データ、
ＤＡＡ、ＤＡＢはパルスＰが挿入された並列データであ
り、図示を省略した多重化部へ加えられる。
換した並列データ、ＣＡ、ＣＢは並列データにパルスを
挿入する為の制御信号、Ｒ３Ｔはリセット用の制御信号
、ＣＫａは並列データに同期したクロック信号、ＣＲは
読出クロック信号ＲＣＫを１パルス分抜く為の制御信号
、Ｄａｌ、Ｄａ２は選択切替部３０からの並列データ、
ＤＡＡ、ＤＡＢはパルスＰが挿入された並列データであ
り、図示を省略した多重化部へ加えられる。
データＤＡａ２がデータ端子りに加えられ、クロック信
号ＣＫａがクロック端子ＧＫに加えられるフリップフロ
ップ２１は、第１図の遅延回路２に相当し、データＤＡ
ａ２を１ビット分遅延させたデータＤＡａ２”とする為
のものである。又選択切替部３０は、端子ＡＩ、Ｂ２に
データＤＡａ１が加えられ、端子Ａ２に１ビット遅延さ
れたデータＤＡａ２”が加えられ、端子ＢｌにデータＤ
Ａａ２が加えられる。又端子Ｓにフリップフロップ２３
の出力端子この出力信号ｆが加えられる。
号ＣＫａがクロック端子ＧＫに加えられるフリップフロ
ップ２１は、第１図の遅延回路２に相当し、データＤＡ
ａ２を１ビット分遅延させたデータＤＡａ２”とする為
のものである。又選択切替部３０は、端子ＡＩ、Ｂ２に
データＤＡａ１が加えられ、端子Ａ２に１ビット遅延さ
れたデータＤＡａ２”が加えられ、端子ＢｌにデータＤ
Ａａ２が加えられる。又端子Ｓにフリップフロップ２３
の出力端子この出力信号ｆが加えられる。
この端子Ｓに加えられる信号ｆによって端子Ａ１、Ａ２
．Ｂ１．Ｂ２と出力端子Ａ、Ｂとの接続が切替えられる
ものであり、その信号ｆがｌ“の時、Ａ１→Ａ、Ｂｌ→
Ｂの接続となり、“０”の時、Ａ２→Ａ、Ｂ２→Ｂの接
続となる。
．Ｂ１．Ｂ２と出力端子Ａ、Ｂとの接続が切替えられる
ものであり、その信号ｆがｌ“の時、Ａ１→Ａ、Ｂｌ→
Ｂの接続となり、“０”の時、Ａ２→Ａ、Ｂ２→Ｂの接
続となる。
又フリップフロップ２２は、データ端子りに制御信号Ｃ
Ｂが加えられ、クロック端子ＧＫにクロック信号ＣＫａ
が加えられるので、制御信号ＣＢｌを１ビット分遅延さ
せることになる。そのフリップフロップのＱ端子出力信
号とＭ種信号ＣＡとが排他的オア回路２５に加えられ、
その排他的オア回路２５の出力信号Ｃはフリップフロッ
プ２３のＪ、 Ｋ端子に加えられ、Ｔ端子にクロック信
号ＣＫａが加えられるので、フリップフロップ２２は反
転動作し、そのｄ端子出力信号ｆが前述の選択切替部３
０の端子Ｓに加えられ、Ｑ端子出力信号ｄがフリップフ
ロップ２４のＱ端子出力信号ａと共に排他的オア回路２
６に加えられる。又フリップフロップ２３．２４は、電
源投入等の初期時及び動作が非同期状態となった時に、
制御信号Ｒ３Ｔによりナンド回路２７を介してリセット
される。
Ｂが加えられ、クロック端子ＧＫにクロック信号ＣＫａ
が加えられるので、制御信号ＣＢｌを１ビット分遅延さ
せることになる。そのフリップフロップのＱ端子出力信
号とＭ種信号ＣＡとが排他的オア回路２５に加えられ、
その排他的オア回路２５の出力信号Ｃはフリップフロッ
プ２３のＪ、 Ｋ端子に加えられ、Ｔ端子にクロック信
号ＣＫａが加えられるので、フリップフロップ２２は反
転動作し、そのｄ端子出力信号ｆが前述の選択切替部３
０の端子Ｓに加えられ、Ｑ端子出力信号ｄがフリップフ
ロップ２４のＱ端子出力信号ａと共に排他的オア回路２
６に加えられる。又フリップフロップ２３．２４は、電
源投入等の初期時及び動作が非同期状態となった時に、
制御信号Ｒ３Ｔによりナンド回路２７を介してリセット
される。
フリップフロップ２４は、Ｊ、に端子に制御信号ＣＲが
加えられ、Ｔ端子にクロック信号ＣＫａが加えられるの
で、クロック信号ＣＫａに同期した信号ａを出力するこ
とになる。このクロック信号ＣＫａに同期したＱ端子出
力信号ａと、制御信号ＣＲとがアンド回路２８に加えら
れ、その出力信号すとクロック信号ＣＫａとがオア回路
２９を介して読出クロック信号ＲＣＫとなる。従って、
１ビット幅の制御信号ＣＲが“１″となると、アンド回
路２８の出力信号すは１ビット幅の“１”となり、オア
回路２９からは２パルス分連続して“１”となる読出ク
ロック信号ＲＣＫが出力され、１パルス抜いた読出クロ
ック信号ＲＣＫが並列型エラスティックメモリ１１ （
第２図参照）に加えられるので、連続して同一データＤ
Ａａ１．ＤＡａ２が入力されることになる。
加えられ、Ｔ端子にクロック信号ＣＫａが加えられるの
で、クロック信号ＣＫａに同期した信号ａを出力するこ
とになる。このクロック信号ＣＫａに同期したＱ端子出
力信号ａと、制御信号ＣＲとがアンド回路２８に加えら
れ、その出力信号すとクロック信号ＣＫａとがオア回路
２９を介して読出クロック信号ＲＣＫとなる。従って、
１ビット幅の制御信号ＣＲが“１″となると、アンド回
路２８の出力信号すは１ビット幅の“１”となり、オア
回路２９からは２パルス分連続して“１”となる読出ク
ロック信号ＲＣＫが出力され、１パルス抜いた読出クロ
ック信号ＲＣＫが並列型エラスティックメモリ１１ （
第２図参照）に加えられるので、連続して同一データＤ
Ａａ１．ＤＡａ２が入力されることになる。
第４図は選択切替部３０の動作モードの説明図であり、
動作モードＩ〜■と、前の状態に於ける遅延の有無と、
入力としてのパルスの挿入要求の上下、即ち、直列並列
変換による２列データの上下と、出力としてのパルスの
歯抜けと入替えと、次の状態に於ける遅延の有無とを示
す。例えば、動作モード■は、前の状態に於ける遅延は
無（、パルスの挿入要求が２列データの上側の場合で、
歯抜けを生じさせることなく、選択切替部３０により入
出力端子の関係の入替えを行い、それにより、前の状態
では、フリップフロップ２１のＱ端子出力信号を選択出
力しない状態、即ち、遅延無しの状態であったが、次の
状態では、フリップフロップ２１のＱ端子出力信号を選
択出力する状態となる。
動作モードＩ〜■と、前の状態に於ける遅延の有無と、
入力としてのパルスの挿入要求の上下、即ち、直列並列
変換による２列データの上下と、出力としてのパルスの
歯抜けと入替えと、次の状態に於ける遅延の有無とを示
す。例えば、動作モード■は、前の状態に於ける遅延は
無（、パルスの挿入要求が２列データの上側の場合で、
歯抜けを生じさせることなく、選択切替部３０により入
出力端子の関係の入替えを行い、それにより、前の状態
では、フリップフロップ２１のＱ端子出力信号を選択出
力しない状態、即ち、遅延無しの状態であったが、次の
状態では、フリップフロップ２１のＱ端子出力信号を選
択出力する状態となる。
又動作モード■は、パルスの挿入要求が２列データの下
側の場合で、選択切替部３０の制御は、動作モードＩの
場合と同様となる。
側の場合で、選択切替部３０の制御は、動作モードＩの
場合と同様となる。
又動作モード■は、前の状態に於ける遅延が有り、パル
スの挿入要求が２列データの上側の場合で、歯抜けを生
じさせると共に、戻し、即ち、選択切替部３０は最初の
選択出力状態に戻すものであり、従って、次の状態では
遅延は無しとなる。
スの挿入要求が２列データの上側の場合で、歯抜けを生
じさせると共に、戻し、即ち、選択切替部３０は最初の
選択出力状態に戻すものであり、従って、次の状態では
遅延は無しとなる。
又動作モード■は、パルスの要求が２列データの下側の
場合で、選択切替部３０の制御は、動作モード■の場合
と同様となる。
場合で、選択切替部３０の制御は、動作モード■の場合
と同様となる。
第５Ａ図乃至第５Ｄ図は、本発明の実施例の動作説明図
であり、各図に於いて、第３図に於ける各部の信号と同
−符号及び括弧付きの符号で波形の一例を示すものであ
る。
であり、各図に於いて、第３図に於ける各部の信号と同
−符号及び括弧付きの符号で波形の一例を示すものであ
る。
第５Ａ図は、直列並列変換した２列データの上側（早目
）のデータにパルスを挿入する場合を示す、制御信号Ｃ
Ｂは“０”のままであるが、制御信号ＣＡはパルス挿入
要求により、図示のように“１”となる、又制御信号Ｃ
Ａ、ＣＢに同期して制御信号ＣＲが“１”となり、フリ
ップフロップ２４は、制御信号ＣＲの立下りのタイミン
グで反転動作し、そのＱ端子出力信号ａは（ａ）に示す
ものとなる。従って、アンド回路２８の出力信号すは、
山）に示すように、ＣＲ＝”１″、＋８）＝″１０の時
に“１”となり、クロック信号ＣＫａの１周期間のパル
ス幅となるから、オア回路２９の出力信号の読出クロッ
ク信号ＲＣＫは、クロック信号ＣＫａの２パルス分連続
で“１”となり、読出クロック信号ＲＣＫとしてはｌパ
ルス分抜けたことになる。
）のデータにパルスを挿入する場合を示す、制御信号Ｃ
Ｂは“０”のままであるが、制御信号ＣＡはパルス挿入
要求により、図示のように“１”となる、又制御信号Ｃ
Ａ、ＣＢに同期して制御信号ＣＲが“１”となり、フリ
ップフロップ２４は、制御信号ＣＲの立下りのタイミン
グで反転動作し、そのＱ端子出力信号ａは（ａ）に示す
ものとなる。従って、アンド回路２８の出力信号すは、
山）に示すように、ＣＲ＝”１″、＋８）＝″１０の時
に“１”となり、クロック信号ＣＫａの１周期間のパル
ス幅となるから、オア回路２９の出力信号の読出クロッ
ク信号ＲＣＫは、クロック信号ＣＫａの２パルス分連続
で“１”となり、読出クロック信号ＲＣＫとしてはｌパ
ルス分抜けたことになる。
データＤＡａｌ、ＤＡａ２は、直列並列変換した２列デ
ータであり、データＤＡａｌを上或いは早目のデータと
称し、データＤＡａ２を下或いは遅目のデータと称する
ものであって、連続数字の直列データを並列に変換して
、奇−数をデータＤＡａ１、偶数をデータＤＡａ２とし
て示している。
ータであり、データＤＡａｌを上或いは早目のデータと
称し、データＤＡａ２を下或いは遅目のデータと称する
ものであって、連続数字の直列データを並列に変換して
、奇−数をデータＤＡａ１、偶数をデータＤＡａ２とし
て示している。
従って、読出クロック信号ＲＣＫが１パルス抜けた場合
に、ｒ１３Ｊ、ｒ１４Ｊのように、連続して同一のデー
タとなり、又データＤＡａ２’は、データＤＡａ２に対
して１ビット分遅延されたものとなる。
に、ｒ１３Ｊ、ｒ１４Ｊのように、連続して同一のデー
タとなり、又データＤＡａ２’は、データＤＡａ２に対
して１ビット分遅延されたものとなる。
又制御信号ＣＢが“０”であるから、排他的オア回路２
５の出力信号ａは、制御信号ＣＡのみとなり、フリップ
フロップ２３のＱ端子出力信号ｄは“１”となり、ｄ端
子出力信号ｆは“０”となる、この場合は、動作モード
■であり、選択切替部３０は、Ａ２→Ａ、Ｂ２−Ｂの入
替えの状態となる。従って、端子ＡからのデータＤａｌ
は、１．３，５，６．８． ・・・となり、端子Ｂか
らのデータＤａ２は、２，４，６．１．８．−・・とな
る、この場合、下側のデータＤａ２の「６」が上側のデ
ータＤａｌとして再度選択切替部３０から出力されるこ
とになるから、こ゛の「６」を１パルス抜けとすること
ができ、■で示す位置にパルスを挿入することができる
。
５の出力信号ａは、制御信号ＣＡのみとなり、フリップ
フロップ２３のＱ端子出力信号ｄは“１”となり、ｄ端
子出力信号ｆは“０”となる、この場合は、動作モード
■であり、選択切替部３０は、Ａ２→Ａ、Ｂ２−Ｂの入
替えの状態となる。従って、端子ＡからのデータＤａｌ
は、１．３，５，６．８． ・・・となり、端子Ｂか
らのデータＤａ２は、２，４，６．１．８．−・・とな
る、この場合、下側のデータＤａ２の「６」が上側のデ
ータＤａｌとして再度選択切替部３０から出力されるこ
とになるから、こ゛の「６」を１パルス抜けとすること
ができ、■で示す位置にパルスを挿入することができる
。
又排他的オア回路２６の出力信号ｅは、フリップフロッ
プ２３．２４の反転動作が完全に同一であれば常に“０
“となるが、僅かな時間差があると、（ｅ）に示すよう
に、ひげ状のパルスが出力される。しかし、制御信号Ｒ
３Ｔが“ｌ”となるタイミングと一致しなければ、ナン
ド回路２７の出力信号は“ｌ”のままとなるから、フリ
ップフロップ２３．２４はリセットされない。
プ２３．２４の反転動作が完全に同一であれば常に“０
“となるが、僅かな時間差があると、（ｅ）に示すよう
に、ひげ状のパルスが出力される。しかし、制御信号Ｒ
３Ｔが“ｌ”となるタイミングと一致しなければ、ナン
ド回路２７の出力信号は“ｌ”のままとなるから、フリ
ップフロップ２３．２４はリセットされない。
又２回目の制御信号ＣＡのタイミングの制御信号ＣＲに
より、フリップフロップ２２のＱ端子出力信号ａは“Ｏ
′となるが、その時の制御信号ＣＲによりアンド回路２
Ｂの出力信号すは“１″となる。それによって、前述の
ように、読出クロック信号ＲＣＫが１パルス抜けること
になり、データＤＡａ１．ＤＡａ２は２回同一のものと
なり、又フリップフロップ２３が反転してｄ端子出力信
号ｆは“０”から“１”になる。この場合は動作モード
■であり、選択切替部３０は、Ａ１→八、ＢＬ−Ｂの初
期状態に戻る戻しの状態となる。従って、「１３」を１
パルス抜けとすることができるから、データＤａｌの０
で示す位置にパルスを挿入することができる。
より、フリップフロップ２２のＱ端子出力信号ａは“Ｏ
′となるが、その時の制御信号ＣＲによりアンド回路２
Ｂの出力信号すは“１″となる。それによって、前述の
ように、読出クロック信号ＲＣＫが１パルス抜けること
になり、データＤＡａ１．ＤＡａ２は２回同一のものと
なり、又フリップフロップ２３が反転してｄ端子出力信
号ｆは“０”から“１”になる。この場合は動作モード
■であり、選択切替部３０は、Ａ１→八、ＢＬ−Ｂの初
期状態に戻る戻しの状態となる。従って、「１３」を１
パルス抜けとすることができるから、データＤａｌの０
で示す位置にパルスを挿入することができる。
又３回目の制御信号ＣＡのタイミングで制御信号ＣＲが
“ｌ′″となると、選択切替部３０は入替えの状態とな
り、データＤａｌの［相］で示す位置にパルスを挿入す
ることができる。
“ｌ′″となると、選択切替部３０は入替えの状態とな
り、データＤａｌの［相］で示す位置にパルスを挿入す
ることができる。
第５Ｂ図は上側（早目）のデータにパルスを挿入し、次
に下側（遅目）のデータにパルスを挿入する場合を示し
、最初に制御信号ＣＡが“ｌ”となると、第５Ａ図の最
初の制御信号ＣＡが“１”となった場合と同様に、選択
切替部３０は入替えの状態となり、データＤａｌの■の
位置にパルスを挿入することができる。
に下側（遅目）のデータにパルスを挿入する場合を示し
、最初に制御信号ＣＡが“ｌ”となると、第５Ａ図の最
初の制御信号ＣＡが“１”となった場合と同様に、選択
切替部３０は入替えの状態となり、データＤａｌの■の
位置にパルスを挿入することができる。
次に制御信号ＣＢが“１”となると、この制御信号ＣＢ
はフリップフロップ２２により１ビット分遅延されて排
他的オア回路２５に加えられ、その出力信号Ｃは（Ｃ）
に示すものとなる。この出力信号Ｃにより、フリップフ
ロップ２３のｄ端子出力信号ｆは、（ｆ）に示すように
“０″から”１”に変化する。この場合は、動作モード
■であり、選択切替部３０は、ＡＩ−ＡＳＢｌ→Ｂの初
期状態に戻る戻しの状態となり、その時に０で示すデー
タＤａ２が繰り返し選択出力されるので、その＠で示す
位置にパルスを挿入することができる。
はフリップフロップ２２により１ビット分遅延されて排
他的オア回路２５に加えられ、その出力信号Ｃは（Ｃ）
に示すものとなる。この出力信号Ｃにより、フリップフ
ロップ２３のｄ端子出力信号ｆは、（ｆ）に示すように
“０″から”１”に変化する。この場合は、動作モード
■であり、選択切替部３０は、ＡＩ−ＡＳＢｌ→Ｂの初
期状態に戻る戻しの状態となり、その時に０で示すデー
タＤａ２が繰り返し選択出力されるので、その＠で示す
位置にパルスを挿入することができる。
第５Ｃ図は下側（遅日）のデータにパルスを挿入し、次
に上側（早目）のデータにパルスを挿入する場合を示し
、最初に制御信号ＣＢが“ｌ”となると、フリップフロ
ップ２２により１ビット分遅延されて排他的オア回路２
５に加えられることになり、排他的オア回路２５の出力
信号Ｃによりフリップフロップ２３は反転動作し、フリ
ップフロップ２３のｄ端子出力信号ｆにより選択切替部
３０は入替えの状態となり、動作モードは■となる。又
その時、下側のデータＤａ２の「８」が再度上側のデー
タＤａｌとして出力されて、１パルス抜けとすることが
できるから、■で示す位置にパルスを挿入することがで
きる。
に上側（早目）のデータにパルスを挿入する場合を示し
、最初に制御信号ＣＢが“ｌ”となると、フリップフロ
ップ２２により１ビット分遅延されて排他的オア回路２
５に加えられることになり、排他的オア回路２５の出力
信号Ｃによりフリップフロップ２３は反転動作し、フリ
ップフロップ２３のｄ端子出力信号ｆにより選択切替部
３０は入替えの状態となり、動作モードは■となる。又
その時、下側のデータＤａ２の「８」が再度上側のデー
タＤａｌとして出力されて、１パルス抜けとすることが
できるから、■で示す位置にパルスを挿入することがで
きる。
次に制御信号ＣＡが“１”となると、フリップフロップ
２３は反転動作し、ｄ端子出力信号ｆは（ｆ）に示すよ
うに“０”から“ｌ”となり、選択切替部３０は初期状
態に戻る戻しの状態となる。その時、下側のデータＤａ
２の「１３」が再度上側のデータＤａｌとして出力され
る。従って、■で示す位置にパルスを挿入することがで
きる。
２３は反転動作し、ｄ端子出力信号ｆは（ｆ）に示すよ
うに“０”から“ｌ”となり、選択切替部３０は初期状
態に戻る戻しの状態となる。その時、下側のデータＤａ
２の「１３」が再度上側のデータＤａｌとして出力され
る。従って、■で示す位置にパルスを挿入することがで
きる。
第５Ｄ図は下側（遅日）のデータにパルスを挿入する場
合を示し、最初に制御信号ＣＢが“ｌ”となると、第５
Ｃ図に於ける最初の制御信号ＣＢが“１１となった場合
と同様に、選択切替部３０は入替えの状態となり、■で
示す位置にパルスを挿入することができる。
合を示し、最初に制御信号ＣＢが“ｌ”となると、第５
Ｃ図に於ける最初の制御信号ＣＢが“１１となった場合
と同様に、選択切替部３０は入替えの状態となり、■で
示す位置にパルスを挿入することができる。
次に制御信号ＣＢが再び“１”となると、第５Ｂ図に於
いて制御信号ＣＢが“ｌ”となった場合と同様に、選択
切替部３０が戻しの状態となり、■で示す位置にパルス
を挿入することができる。
いて制御信号ＣＢが“ｌ”となった場合と同様に、選択
切替部３０が戻しの状態となり、■で示す位置にパルス
を挿入することができる。
第６図は第２図の直並列変換部１０の一例のブロック図
であり、ＦＦＩ〜ＦＦ４はフリップフロップであり、ク
ロック信号ＣＫＩはフリップフロップＦＦ３のクロック
端子Ｃに加えられて分周される。その分周出力のクロッ
ク信号ＣＫａが前述の第３図に於けるクロック信号ＣＫ
ａとしてフリップフロップ２１〜２４及びオア回路２９
に加えられる。
であり、ＦＦＩ〜ＦＦ４はフリップフロップであり、ク
ロック信号ＣＫＩはフリップフロップＦＦ３のクロック
端子Ｃに加えられて分周される。その分周出力のクロッ
ク信号ＣＫａが前述の第３図に於けるクロック信号ＣＫ
ａとしてフリップフロップ２１〜２４及びオア回路２９
に加えられる。
又直列データＤＡＩは、フリップフロップＦＦ１、ＦＦ
２のデータ端子りに加えられ、フリップフロップＦＦＩ
のクロック端子Ｃに、フリップフロップＦＦ３のＱ端子
出力信号Ｃが加えられ、フリップフロップＦＦ２のクロ
ック端子Ｃに、フリップフロップＦＦ３のｄ端子出力信
号ｄが加えられ、又フリップフロップＦＦＩのＱ端子出
力信号ｅはフリップフロップＦＦ４のデータ端子りに加
えられ、そのクロック端子Ｃにクロック信号ＣＫａが加
えられるから、フリップフロップＦＦ４゜ＦＦ２のＱ端
子出力信号ｅｌ ｇは、直列データＤＡ１を２並列に
変換したデータＤＡａｌ、ＤＡａ２となる。
２のデータ端子りに加えられ、フリップフロップＦＦＩ
のクロック端子Ｃに、フリップフロップＦＦ３のＱ端子
出力信号Ｃが加えられ、フリップフロップＦＦ２のクロ
ック端子Ｃに、フリップフロップＦＦ３のｄ端子出力信
号ｄが加えられ、又フリップフロップＦＦＩのＱ端子出
力信号ｅはフリップフロップＦＦ４のデータ端子りに加
えられ、そのクロック端子Ｃにクロック信号ＣＫａが加
えられるから、フリップフロップＦＦ４゜ＦＦ２のＱ端
子出力信号ｅｌ ｇは、直列データＤＡ１を２並列に
変換したデータＤＡａｌ、ＤＡａ２となる。
第７図は直並列変換動作説明図であり、第６図に於ける
各部の信号ａ〜ｇを（ａ）〜（幻で示す。クロック信号
ａ （ＣＫＩ）は、（ａ）に示すように、直列入力デ
ータｂ（ＤＡＩ）に同期したものであり、直列入力デー
タｂは、ＤＩ、Ｄ２．Ｄ３． ・・・のように入力さ
れる。フリップフロップＦＦ３によりクロック信号ａが
分周されて、（Ｃ）、 （ｄ）に示すように、それぞれ
反転した位相となり、フリップフロップＦＦ１．ＦＦ２
のクロック端子Ｃに加えられ、フリップフロップＦＦＩ
のＱ端子出力信号ｅは（ｅｌに示すように、直列入力デ
ータＤＡＩの中のＤＩ、Ｄ３．Ｄ５． ・・・となり
、又フリップフロップＦＦ２のＱ端子出力信号ｆは＜ｒ
＞に示すように、直列入力データＤＡＩの中のＤ２．Ｄ
４゜Ｄ６． ・・・となる。フリップフロラ１ＦＦ
１゜ＦＦ２のＱ端子出力信号ｅ、ｆは、位相が異なるの
で、フリップフロップＦＦ４によりフリップフロップＦ
Ｆ２のＱ端子出力ｆと同一位相となるようにする。即ち
、（幻に示すように、フリフプフロツブＦＦ４のＱ端子
出力信号ｇは、（ｆｌに示すフリップフロップＦＦ２の
Ｑ端子出力ｆと同一の位相となる。
各部の信号ａ〜ｇを（ａ）〜（幻で示す。クロック信号
ａ （ＣＫＩ）は、（ａ）に示すように、直列入力デ
ータｂ（ＤＡＩ）に同期したものであり、直列入力デー
タｂは、ＤＩ、Ｄ２．Ｄ３． ・・・のように入力さ
れる。フリップフロップＦＦ３によりクロック信号ａが
分周されて、（Ｃ）、 （ｄ）に示すように、それぞれ
反転した位相となり、フリップフロップＦＦ１．ＦＦ２
のクロック端子Ｃに加えられ、フリップフロップＦＦＩ
のＱ端子出力信号ｅは（ｅｌに示すように、直列入力デ
ータＤＡＩの中のＤＩ、Ｄ３．Ｄ５． ・・・となり
、又フリップフロップＦＦ２のＱ端子出力信号ｆは＜ｒ
＞に示すように、直列入力データＤＡＩの中のＤ２．Ｄ
４゜Ｄ６． ・・・となる。フリップフロラ１ＦＦ
１゜ＦＦ２のＱ端子出力信号ｅ、ｆは、位相が異なるの
で、フリップフロップＦＦ４によりフリップフロップＦ
Ｆ２のＱ端子出力ｆと同一位相となるようにする。即ち
、（幻に示すように、フリフプフロツブＦＦ４のＱ端子
出力信号ｇは、（ｆｌに示すフリップフロップＦＦ２の
Ｑ端子出力ｆと同一の位相となる。
前述のように、並列データとして各種のパルスの挿入処
理を行うことができる。なお、本発明は前述の実施例の
みに限定されるものではなく、種々付加変更することが
できるものである。
理を行うことができる。なお、本発明は前述の実施例の
みに限定されるものではなく、種々付加変更することが
できるものである。
以上説明したように、本発明は、直列入力データを並列
に変換した並列データを並列型エラスティックメモリ１
に書込み、読出クロック信号に従って読出し、読出され
た並列データと、その中の一方のデータを遅延回路２に
より１ビット遅延させ、パルス挿入要求に従って制御部
４から選択切替部３を制御して、１ビット抜けを形成し
、パルス挿入部５に於いてパルスを挿入するものであり
、直列入力データが例えば８０ Ｍ ｂ ／ ｓの速度
であっても、並列処理を行うことにより４ＱＭｂ／Ｓの
動作が可能のＣ−ＭＯ３回路で実現できることになり、
又ＥＣＬ回路を用いた場合は、８００Ｍ ｂ ／ ｓの
直列入力データに対するパルス挿入処理が可能となる。
に変換した並列データを並列型エラスティックメモリ１
に書込み、読出クロック信号に従って読出し、読出され
た並列データと、その中の一方のデータを遅延回路２に
より１ビット遅延させ、パルス挿入要求に従って制御部
４から選択切替部３を制御して、１ビット抜けを形成し
、パルス挿入部５に於いてパルスを挿入するものであり
、直列入力データが例えば８０ Ｍ ｂ ／ ｓの速度
であっても、並列処理を行うことにより４ＱＭｂ／Ｓの
動作が可能のＣ−ＭＯ３回路で実現できることになり、
又ＥＣＬ回路を用いた場合は、８００Ｍ ｂ ／ ｓの
直列入力データに対するパルス挿入処理が可能となる。
第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の要部ブロック
図、第４図は本発明の実施例のモード説明図、第５Ａ図
乃至第５Ｄ図は本発明の実施例の動作説明図、第６図は
直並列変換部のブロック図、第７図は直並列変換動作説
明図、第８図はスタッフ同期式多重変換フレームの説明
図、第９図は多重変換装置のブロック図、第１θ図は従
来例の要部ブロック図、第１１図はチャネルＣＨ１が分
担するフレーム構成説明図、第１２図は従来例の動作説
明図である。 １は並列型エラスティックメモリ、２は遅延回路、３は
選択切替部、４は制御部、５はパルス挿入部である。
のブロック図、第３図は本発明の実施例の要部ブロック
図、第４図は本発明の実施例のモード説明図、第５Ａ図
乃至第５Ｄ図は本発明の実施例の動作説明図、第６図は
直並列変換部のブロック図、第７図は直並列変換動作説
明図、第８図はスタッフ同期式多重変換フレームの説明
図、第９図は多重変換装置のブロック図、第１θ図は従
来例の要部ブロック図、第１１図はチャネルＣＨ１が分
担するフレーム構成説明図、第１２図は従来例の動作説
明図である。 １は並列型エラスティックメモリ、２は遅延回路、３は
選択切替部、４は制御部、５はパルス挿入部である。
Claims (1)
- 【特許請求の範囲】 直列入力データを並列に変換した並列データを書込クロ
ック信号に従って書込み、読出クロック信号に従って前
記並列データを読出す並列型エラスティックメモリ（１
）と、 該並列型エラスティックメモリ（１）から読出した並列
データの一方のデータと、該データを遅延回路（２）に
より１ビット遅延したデータとの何れかを選択し、且つ
選択されたデータと前記並列データの他方のデータとの
入替えを行うか否かを制御する選択切替部（３）と、 パルス挿入要求により前記並列型エラスティックメモリ
（１）に加える前記読出クロック信号を１パルス抜くか
否かを制御し、且つ前記選択切替部（３）を制御して、
該選択切替部（３）の出力の並列データに１ビット分の
抜けを形成させる制御部（４）と、 前記１ビット分の抜けを形成した部分に前記パルス挿入
要求に従ったパルスを挿入するパルス挿入部（５）とを
備えた ことを特徴とする並列型パルス挿入回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069336A JPH0644746B2 (ja) | 1988-03-25 | 1988-03-25 | 並列型パルス挿入回路 |
| CA000593348A CA1317379C (en) | 1988-03-25 | 1989-03-10 | Pulse insertion circuit |
| US07/323,944 US5014271A (en) | 1988-03-25 | 1989-03-15 | Pulse insertion circuit |
| DE68922930T DE68922930T2 (de) | 1988-03-25 | 1989-03-23 | Impulseinblendungsanordnung. |
| EP89105245A EP0334357B1 (en) | 1988-03-25 | 1989-03-23 | Pulse insertion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069336A JPH0644746B2 (ja) | 1988-03-25 | 1988-03-25 | 並列型パルス挿入回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243632A true JPH01243632A (ja) | 1989-09-28 |
| JPH0644746B2 JPH0644746B2 (ja) | 1994-06-08 |
Family
ID=13399608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069336A Expired - Fee Related JPH0644746B2 (ja) | 1988-03-25 | 1988-03-25 | 並列型パルス挿入回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5014271A (ja) |
| EP (1) | EP0334357B1 (ja) |
| JP (1) | JPH0644746B2 (ja) |
| CA (1) | CA1317379C (ja) |
| DE (1) | DE68922930T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359605A (en) * | 1989-06-22 | 1994-10-25 | U.S. Philips Corporation | Circuit arrangement for adjusting the bit rates of two signals |
| FR2656479B1 (ja) * | 1989-12-27 | 1994-04-08 | Alcatel Cit | |
| US5287360A (en) * | 1989-12-27 | 1994-02-15 | Alcatel Cit | Device for inserting information bits into a specific frame structure |
| GB9008932D0 (en) * | 1990-04-20 | 1990-06-20 | British Broadcasting Corp | Synchronisation of digital audio signals |
| US5111485A (en) * | 1990-05-18 | 1992-05-05 | Northern Telecom Limited | Method of and circuit for synchronizing data |
| GB2253766B (en) * | 1991-03-15 | 1994-12-14 | Nec Corp | Method and circuit for demultiplexing digital signals capable of absorbing destuffing jitter |
| FR2675924B1 (fr) * | 1991-04-25 | 1993-12-24 | Innovatron Sa | Systeme d'echange de donnees entre un objet electronique accouple a un dispositif de transfert a debits de donnees distincts, objet inserable et dispositif de transfert correspondants. |
| US5426633A (en) * | 1992-06-02 | 1995-06-20 | Nec Corporation | System for processing synchronization signals with phase synchronization in a mobile communication network |
| US5200982A (en) * | 1991-10-02 | 1993-04-06 | Alcatel Network Systems, Inc. | In-line piece-wise linear desynchronizer |
| US5353313A (en) * | 1992-04-10 | 1994-10-04 | At&T Bell Laboratories | Transmission of a clock signal over an asynchronous data channel |
| US5327126A (en) * | 1992-06-26 | 1994-07-05 | Hewlett-Packard Company | Apparatus for and method of parallel justifying and dejustifying data in accordance with a predetermined mapping |
| US5285206A (en) * | 1992-08-25 | 1994-02-08 | Alcatel Network Systems, Inc. | Phase detector for elastic store |
| US5528598A (en) * | 1994-06-03 | 1996-06-18 | Transwitch Corporation | Apparatus and method for limiting jitter in a telecommunications signal |
| EP0763294B1 (en) * | 1994-06-03 | 2003-02-05 | Transwitch Corporation | Apparatus and method for limiting jitter in a telecommunications signal |
| US5535218A (en) * | 1994-06-03 | 1996-07-09 | Transwitch Corporation | Apparatus and method for limiting jitter in a telecommunications signal which is being mapped in another such signal by temporarily suspending measurement of available data |
| US5872823A (en) * | 1997-04-02 | 1999-02-16 | Sutton; Todd R. | Reliable switching between data sources in a synchronous communication system |
| JPH10327158A (ja) * | 1997-05-23 | 1998-12-08 | Oki Electric Ind Co Ltd | クロック再生装置 |
| US10775489B2 (en) * | 2016-12-15 | 2020-09-15 | Texas Instruments Incorporated | Maximum measurable velocity in frequency modulated continuous wave (FMCW) radar |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797247A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Stuff control system |
| US4580279A (en) * | 1984-04-16 | 1986-04-01 | At&T Bell Laboratories | Elastic store slip control and maintenance circuit |
| DE3416610A1 (de) * | 1984-05-05 | 1985-11-07 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Pufferspeicher fuer eine eingangsleitung einer digitalen vermittlungsstelle |
| JPS61154238A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | フレ−ム同期方式 |
| NZ220548A (en) * | 1986-06-18 | 1990-05-28 | Fujitsu Ltd | Tdm frame synchronising circuit |
| JPH0728280B2 (ja) * | 1986-10-17 | 1995-03-29 | 富士通株式会社 | 多重マルチフレ−ム同期検出回路 |
| US4730346A (en) * | 1987-02-12 | 1988-03-08 | Dallas Semiconductor Corporation | Method and apparatus for extracting a predetermined bit pattern from a serial bit stream |
| US4791652A (en) * | 1987-06-04 | 1988-12-13 | Northern Telecom Limited | Synchronization of asynchronous data signals |
-
1988
- 1988-03-25 JP JP63069336A patent/JPH0644746B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-10 CA CA000593348A patent/CA1317379C/en not_active Expired - Fee Related
- 1989-03-15 US US07/323,944 patent/US5014271A/en not_active Expired - Lifetime
- 1989-03-23 DE DE68922930T patent/DE68922930T2/de not_active Expired - Fee Related
- 1989-03-23 EP EP89105245A patent/EP0334357B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68922930D1 (de) | 1995-07-13 |
| CA1317379C (en) | 1993-05-04 |
| EP0334357A2 (en) | 1989-09-27 |
| DE68922930T2 (de) | 1995-12-14 |
| JPH0644746B2 (ja) | 1994-06-08 |
| US5014271A (en) | 1991-05-07 |
| EP0334357A3 (en) | 1992-03-04 |
| EP0334357B1 (en) | 1995-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01243632A (ja) | 並列型パルス挿入回路 | |
| US6184808B1 (en) | Parallel-to-parallel converter including common multiple register | |
| JPS6259433A (ja) | デイジタル伝送システム | |
| JP2003308694A (ja) | 半導体装置 | |
| US4899339A (en) | Digital multiplexer | |
| JPS59131236A (ja) | 時分割多重装置に対する同期装置 | |
| JPH0738166B2 (ja) | 多相メモリ配列の読出回路 | |
| JPH0691507B2 (ja) | 多重化装置 | |
| JPS5950636A (ja) | 時分割多重信号をビツト同期して多重分離するための装置 | |
| JPS6373323A (ja) | バツフアメモリ装置 | |
| JPS6129226A (ja) | チヤネルデ−タ分離装置 | |
| JPH0227828A (ja) | デスタッフ回路 | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JP3602042B2 (ja) | 非同期パケットデータ多重化回路 | |
| JP3921407B2 (ja) | データ転送におけるデータ監視システムおよびデータ監視方法 | |
| JPS588199B2 (ja) | 時分割通話路方式 | |
| JPH0478239A (ja) | 多重化回路 | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JPS63207231A (ja) | 時分割多重化信号の分岐挿入処理回路 | |
| JPH0777457B2 (ja) | 時間スイツチ | |
| JPS59154896A (ja) | 時分割交換回路 | |
| JPH06101715B2 (ja) | 多重・分離方式 | |
| JPH0220936A (ja) | 多重／分離回路 | |
| JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 | |
| JPH01264037A (ja) | データ転送速度変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |