WO2004077393A1 - マトリクス型表示装置及びその表示方法 - Google Patents

マトリクス型表示装置及びその表示方法 Download PDF

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WO2004077393A1
WO2004077393A1 PCT/JP2004/001874 JP2004001874W WO2004077393A1 WO 2004077393 A1 WO2004077393 A1 WO 2004077393A1 JP 2004001874 W JP2004001874 W JP 2004001874W WO 2004077393 A1 WO2004077393 A1 WO 2004077393A1
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signal
image data
write
frame
synchronization signal
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PCT/JP2004/001874
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Masahiro Naito
Hidehiko Nakatani
Naoto Sugawara
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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    • G09G5/363—Graphics controllers

Definitions

  • the present invention relates to a matrix-type display device for displaying an image using a display panel such as a matrix-type liquid crystal panel or a matrix-type fluorescent display panel in which pixel portions are provided at intersections arranged in a matrix.
  • a display panel such as a matrix-type liquid crystal panel or a matrix-type fluorescent display panel in which pixel portions are provided at intersections arranged in a matrix.
  • a display method used in a display unit of the portable information terminal device of a mobile telephone device such as a display Ru 1 images at a high frame rate of the moving image and graphics images.
  • a conventional matrix display device temporarily stores image data in a built-in frame memory when displaying image data input from image writing means such as a CPU on a predetermined display panel.
  • the drawing of 70 frames Z sec or more is performed. Therefore, when the display module is read out, the refresh cycle of the display module / level, for example, the speed of about 60 frames Z sec is required. Can only update the image, and waiting for writing slows down the drawing speed. '
  • an object of the present invention is to provide a matrix type display device and a display method thereof capable of preventing a decrease in drawing speed and processing performance in image writing.
  • a matrix display device capable of storing at least one frame of image data input from the image writing unit, a write wait signal for waiting for writing of the image data to the frame memory, and an image writing unit;
  • a data write control circuit that outputs a write completion signal when writing of image data input from the frame memory to the frame memory for each frame is completed, and outputs a read start signal based on the write completion signal and the frame synchronization signal
  • a synchronization circuit a data read control circuit for reading image data stored in the frame memory based on a read start signal, a frame memory in a module for storing image data read from the frame memory, and a frame synchronization. Signal, and read out the image data stored in the frame memory in the module.
  • FIG. 1 is a block diagram showing a matrix type display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a timing chart showing the operation of the matrix type display device according to Embodiment 1 of the present invention.
  • FIG. 3 is a timing chart showing the operation of the matrix type display device according to Embodiment 1 of the present invention.
  • FIG. 4 is a timing chart showing the operation of the matrix display device according to Embodiment 1 of the present invention.
  • FIG. 5 is a block diagram showing a matrix-type display device according to Embodiment 2 of the present invention.
  • FIG. 6 is a timing chart showing the operation of the matrix type display device according to Embodiment 2 of the present invention.
  • FIG. 7 shows a matrix type display device according to Embodiment 3 of the present invention.
  • FIG. 8 is a block diagram showing a matrix type display device according to Embodiment 4 of the present invention.
  • FIG. 9 is a block diagram showing a matrix type display device according to Embodiment 5 of the present invention.
  • FIG. 10 is a timing chart showing the operation of the matrix type display device according to Embodiment 5 of the present invention.
  • FIG. 1 is a block diagram showing a matrix type display device 11 according to Embodiment 1 of the present invention.
  • this matrix-type display device 11 is capable of transmitting image data such as a moving image or a quarrel image generated by an image writing unit (an external source of image data). It is for displaying the input image data when it is input, and comprises an input control unit 12 for controlling the timing of the input image data and the like, and a display panel module unit 13 for displaying the input image data. .
  • the image writing unit 1 is capable of transmitting a WT output control signal (output control signal) WT OC to a write waiting signal output control circuit 3 described later in the input control unit 1'2.
  • the WT output control signal WT OC is a signal for setting whether or not the transmission of the write wait signal WT from the input control unit 12 is permitted, and is a signal such as ja V a (registered trademark).
  • the write wait signal output control circuit 3 When displaying an image (moving image, etc.) that requires high-speed drawing using an application, the write wait signal output control circuit 3 outputs a low signal as the WT output control signal WT OC so that the write wait signal WT is not output. I do.
  • the WT output control signal WTOC is output high to enable the output of the write wait signal WT from the write wait signal output control circuit 3.
  • the input control unit 12 includes a frame memory 14 for temporarily storing input image data at least in units of frames, and a circuit unit including a microprocessor, an address bus, a data bus, and control lines. .
  • the circuit unit including the microprocessor includes, as elements that function according to the software program, a data write control unit 2 that controls writing of image data GD 1 to the frame memory 14 and an image from the frame memory 14.
  • Data read control unit 1 that controls reading of data GD 2
  • the data writing control unit 2 writes the image data GD 1 given from the image writing unit 1 to the frame memory 14 when the read completion signal (described later) from the data reading control unit 16 is given. And a function of outputting a write completion signal WE to the synchronization circuit 17 when the writing of the image GD 1 to the frame memory 14 is completed. You.
  • the data write control unit 2 includes therein a write wait signal output control circuit 3 for appropriately outputting a write wait signal WT to the external image writing unit 1.
  • the write wait signal output control circuit 3 operates until the image data transferred to the frame memory 14 is transferred to the display panel module unit 13 (specifically, a module frame memory 18 described later).
  • a writing wait signal WT is output to the image writing unit 1 so that the image of the next frame is not written into the frame memory 14.
  • the data write control unit 2 receives the read completion signal RE from the data read control unit 16. It is possible to wait until the start of writing the next frame until it is input.
  • the write wait signal output control circuit 3 has a function of switching whether to output the write wait signal WT to the image writing unit 1 in accordance with the WT output control signal WTOC given from the image writing unit 1. That is, if the WT output control signal WTOC is low output, it means that the output of the write wait signal WT to the image writing unit 1 is prohibited, and thereafter, the high output is output. The output of the write wait signal WT to the image writing unit 1 is stopped until the WT output control signal WTOC is given. Conversely, if the WT output control signal WTOC fc is a high output, it means that the output of the write wait signal WT to the image writing unit 1 is enabled.
  • the data read control unit 16 reads the image data temporarily stored in the frame memory 14 and transfers the read image data to the display panel module unit 13, and writes a read completion signal RE indicating that the reading has been completed. Output to control unit 2.
  • the synchronization circuit 17 receives the frame synchronization signal FS from the display panel module unit 13 and the write completion signal WE from the data writing control unit 2 and synchronizes with the frame synchronization signal FS.
  • the read start signal RK is output to the data read control unit 16.
  • the display panel module section 13 includes a module frame memory 18 for temporarily storing image data for each frame, a display panel 19 for displaying images, and signal electrodes for driving the display of the display panel 19.
  • a drive circuit 20 and a scan electrode drive circuit 21 are provided.
  • the signal electrode drive circuit 20 is a read control signal for reading out the contents stored in the frame memory 18 in the module from the signal electrode drive circuit 20. In addition to generating RC and outputting it to the frame memory 18 in the module, it generates a frame synchronization signal FS and outputs it to the scanning electrode drive circuit 21 and synchronization circuit 17 and furthermore, generates a line synchronization signal LS. Generated and output to scan electrode drive circuit 21.
  • scan electrode drive circuit 21 generates and outputs a control signal for the scan electrodes of display panel 19 based on frame synchronization signal FS and line synchronization signal LS.
  • the signal electrode drive circuit 20 and the scanning electrode drive circuit 21 function as a display drive circuit that drives the display of the display panel 19.
  • the image writing unit 1 determines whether the WT output control signal WTOC is to be a high output or a low output, depending on the type of application being used. Specifically, in the case of displaying a still image or the like that does not require high-speed drawing, the image writing unit 1 outputs the WT output so as to permit the output of the write wait signal WT from the write wait signal output control circuit 3. Outputs the control signal WTOC high. Conversely, when you want to display images (moving images, etc.) that require high-speed drawing, such as when using Java (registered trademark) or an application for displaying images input from a camera. In order to inhibit the output of the write wait signal WT from the write wait signal output control circuit 3, the image writing unit 1 outputs the WT output control signal WTOC low.
  • FIG. 2 shows a WT output control signal WTOC which determines whether to enable or disable the output of the write wait signal WT input from the external image writing unit 1 to the write wait signal output control circuit 3
  • FIG. (B) is the image data G input from the image writing unit 1 and written to the frame memory 14.
  • FIG. 3 (c) shows a write completion signal WE given from the data write control unit 2 to the synchronization circuit 1
  • FIG. 4 (d) shows a write output signal from the data write control unit 2 to the outside.
  • the wait signal WT shown in FIG.
  • FIG. 3E is image data GD2, read out from the frame memory 14 of the input control unit 12 and transferred to the frame memory 18 in the module of the display panel module unit 13.
  • FIG. 3 (f) shows the read completion signal RE given from the data read control unit 16 to the data write control unit 2
  • FIG. 4 (g) shows the signal electrode drive circuit 20 through the scan electrode drive circuit 21 and the synchronization circuit.
  • the frame synchronization signal FS given to 17, and FIG. 11H shows image data GD 3 read from the frame memory 18 in the module and input to the signal electrode drive circuit 20, respectively.
  • the image writing unit 1 In order to permit the output of the write wait signal WT from the write wait signal output control circuit 3, The image writing unit 1 outputs the WT output control signal WTOC high. In this case, since the WT output control signal WT.OC from the image writing unit 1 is a high output, the write wait signal output control circuit 3 determines that the output of the write wait signal WT is permitted.
  • the image data (A) when the image data (A) is input from the external image writing unit 1 to the input control unit 12 of the matrix type display device 11 as GDI, the image data GDI becomes The data is temporarily stored in the frame memory 14 under the control of the data write control unit 2.
  • the write wait signal output control circuit 3 of the data write control unit 2 determines that the output of the write wait signal WT is permitted. So on At time t1, the write wait signal WT is sent to the image writing unit 1 as shown in FIG. 2 (d) so that the image data (B) of the next frame is not written to the frame memory 14. Output.
  • the synchronization circuit 17 is reset and shifts to the wait state when the banding completion signal WE is given from the data write control unit 2, and the frame synchronization signal FS shown in FIG. Wait until is entered in. '
  • the signal electrode drive circuit 20 in the display panel module 13 generates a read control signal RC based on a reference signal generated by an oscillation circuit (not shown), and sends the read control signal RC to the frame memory 18 in the module.
  • the frame synchronization signal FS (Fig. 2 (g)) is output to the scan electrode drive circuit 21 and the synchronization circuit 17 at the timing t3, and the line synchronization signal LS is generated to drive the scan electrode. Output to circuit 21.
  • the scan electrode drive circuit 21 generates and outputs a control signal for the scan electrodes of the display panel 19 based on the frame synchronization signal FS and the line synchronization signal LS.
  • the read start signal RK is synchronized with the input timing t3 and the data read control unit 1 Output to 6.
  • the data read control unit 16 reads the image data GD1 temporarily stored in the frame memory 14, and converts the read image data GD2 into the frame memory in the module as the image data GD2 (FIG. 2 (e)). 1 Transfer to 8. That is, in FIGS. 2 (d) to 2 (g), a frame synchronization signal FS (FIG. 2 (g)) for reading out the (n + 2) -th image data stored in the frame memory 18 in the module.
  • the next image data GD 2 (FIG. 2 (e)) is transmitted from the frame memory 14 to the frame memory 18 in the module based on the instruction of the data read control unit 16. Is transferred
  • the image data GD3 (Fig. 2 (h)) is generated at the timing t4 which is delayed by the delay time DTI from the timing t3 of the frame synchronization signal FS (Fig. 2 (g)).
  • the signal is output from the memory 18 to the signal electrode drive circuit 20.
  • the image data GD2 (FIG. 2 (e)) is supplied from the input control unit 12 to the display panel module unit 13 in synchronization with the timing t3 of the frame synchronization signal FS.
  • the (n + 2) th image data GD3 (FIG. 2 (h)) is read out in synchronization with the timing t4 delayed by DT1 from the timing t3. Since the timing t3 of the frame synchronization signal FS (Fig. 2 (g)) only precedes the timing t4 when the output of the image data GD3 is started by DT1, Fig. 2 (h)
  • the image data GD3 (Fig.
  • the image data (B) of the next frame written to the frame memory 14 at the timing t5 is the next frame from which the image data (A) is read from the frame memory 18 in the module.
  • timing t6 of the synchronization signal FS transfer to frame 18 in the module is started.
  • the image data (B) written to the frame memory 18 in the module is the (n + 3) th image data GD3 (Fig. 2 (h)) delayed from timing t6 by DT1. Read out in synchronization with t7. Since the timing t 6 of the frame synchronization signal FS (FIG. 2 (g)) is only DT 1 ahead of the timing t 7 at which the output of the image data GD 3 is started, FIG. 2 (h) The image data GD3 (Fig. 2 (h)) of the (n + 2) th frame of the image data does not switch in the middle of the frame of the image data (B) being transferred.
  • the image data GD2 (FIG. 2 (e)) is transferred from the frame memory 14 to the frame memory 18 in the module in synchronization with the frame period of the display panel 19.
  • the image data GD 2 (Fig. 2 (e.)) Is transferred to the frame memory 18 in the module and transferred to the signal electrode drive circuit 20 from the frame memory 18 in the module. It is possible to prevent the read processing of (FIG. 2 (h)) from being performed coincident with the same address in the in-module frame memory 18 as a control. Therefore, since the data transfer is controlled so as to prevent switching to the next one frame in the middle of one frame of the image displayed on the display panel 19, the moving image and the graphics image can be transferred.
  • J a V a registered trademark
  • the operation of the matrix type display device 11 when high-speed drawing is required for example, will be described.
  • the cycle of the image data GD 1 is changed unless a write wait signal WT is given from the write wait signal output control circuit 3 of the data write control unit 2.
  • the waveform may appear shorter than the waveform shown in Fig. 2 (b).
  • FIG. 3 Each figure in Fig. 3 (a) to (h) corresponds to each figure in Fig. 2 (a) to (h).
  • the image writing section 1 should prohibit the output of the write wait signal WT from the write wait signal control circuit 3 and, as shown in FIG. Outputs a mouth signal.
  • the write wait signal output control circuit 3 does not supply the write wait signal WT to the image write unit 1 because the WT output control signal WTOC from the image write unit 1 is low output (that is, the write wait signal).
  • Signal WT is always fixed to low output).
  • the write wait signal output control circuit 3 does not output the write wait signal WT. Therefore, regardless of whether the reading of the image data (A) from the frame memory 14 is completed or not, the image writing unit 1 sends the image data (A) to the frame memory 14. The writing of the image data (B) is started.
  • FIG. 4 corresponds to each figure in Fig. 3 (a) to (h).
  • the image writing unit 1 outputs a low signal as the WT output control signal WTOC in order to inhibit the output of the write wait signal WT from the write wait signal control circuit 3. Is output (Fig. 4 (a)).
  • the write wait signal output control circuit 3 does not supply the write wait signal WT to the image write unit 1 because the WT output control signal WTOC from the image write unit 1 is low output ( The wait signal WT is always fixed to low output).
  • the write wait signal WT is not output from the write wait signal output control circuit 3 at the timing t1 shown in FIG. Therefore, regardless of whether the reading of the image data (A) from the frame memory 14 is completed or not, the image writing unit 1 sends the image data (A) to the frame memory 14. The writing of the image data (B) is started.
  • the frame memory 14 starts writing.
  • the image data GD2 transferred to the frame memory 18 in the module is the image data (A). Therefore, the image displayed on the display panel 19 does not become an interrupted image in which image data of different frames are mixed (FIG. 4 (h)).
  • the image data (B) is stored in the frame memory 14 at a timing later than the read completion timing t5 of the image data (A) and before the timing t6 of the first input frame synchronization signal FS after the timing t5.
  • image data (C) are written (Fig. 4 (a)).
  • the image data (C) is overwritten on the image data (B) in the frame memory 14 at the timing t6. Therefore, the image data (C) is transmitted from the frame memory 14 to the frame memory 18 in the module as image data GD2 (FIG. 4 (e)), and the image data GD3 displayed on the display panel 19 is displayed. Also becomes image data (C) (FIG. 4 (h)). That is, the image data (B) is skipped and is not displayed.
  • the data GD 1 can be displayed on the display panel module 13 at the frame rate given by the image writing unit 1.
  • FIG. 5 is a block diagram showing a matrix type display device according to a second embodiment of the present invention.
  • the same reference numerals are given to elements having the same functions as in the first embodiment.
  • the matrix type display device is configured such that the frame synchronization signal FS output from the signal electrode drive circuit 20 is input to the write wait signal output control circuit 23 of the data write control unit 22. It is configured.
  • the write waiting signal output control circuit 23 3 Generates the write wait signal WT (not shown in Fig. 5) described in.
  • this write wait signal WT is not immediately output from the inside of the write wait signal output control circuit 3 to the outside, but is converted by the high / low state of the write wait permission / refusal flag WT OFF as described later. Is done.
  • the write wait signal output control circuit 23 detects the frequency of writing the image data GD 1 from the image writing unit 1 to the frame memory 14 within a predetermined period based on the frame synchronization signal FS.
  • the write wait permission flag WT OFF is switched to a high state or a low state inside the write wait signal output control circuit 3 depending on whether or not the number is large.
  • the write wait signal output control circuit 23 constantly determines the number of times the write wait signal WT occurs based on the timing synchronized with the frame synchronization signal FS, and the number of occurrences is equal to or greater than a predetermined reference number m.
  • the write waiting permission flag WTOFF is set to a high state.
  • the number of occurrences of the write wait signal WT is equal to or less than the predetermined reference number m, it is determined that the write frequency is less than the predetermined reference number, and the write wait permission flag WTOFF F is set to a low state.
  • the detection of the predetermined reference number m may be based on one cycle of the frame synchronization signal FS, or may be based on a plurality of predetermined cycles.
  • the write wait signal power control circuit 23 changes the write wait signal WT, which is a high output, to the second write wait signal WT 2 and keeps the high output. Output to image writing unit 1.
  • the write wait permission flag WT and FF are in the high state, the second write wait signal WT 2 is output to the image writing unit 1 low even if the write wait signal WT is output high. .
  • the image writing unit 1 transmits the image data GD 1 of the next frame to the frame memory 14.
  • the second write wait signal WT2 is high output, the output of the image data GDI of the next frame to the frame memory 14 is stopped. Therefore, in the write wait signal output control circuit 23, when the write wait permission / prohibition flag WTO FF is in the high state, the second write wait signal WT 2 always outputs low, and the image data GD 1 of the next frame is output. Waiting for writing to the frame memory 14 does not occur.
  • the write wait permission / refusal flag WTOFF is set to the high state, thereby making it possible to prevent the occurrence of write wait.
  • the write wait permission / disapproval flag WTOFF is set to the low state, and the image from the image writing unit 1 is output. Writing data And wait as appropriate.
  • the other configuration is the same as that of the first embodiment, and thus the description is omitted.
  • FIG. 6 (dl) is a write wait signal output of the data write control unit 22.
  • the write wait signal WT generated in the control circuit 23, and FIG. 6 (d2) is a write wait signal output control circuit.
  • the write wait permission / refusal flag WT OFF set in FIG. 23 is shown.
  • (D 3) is the second write generated based on the write wait signal WT and the write wait permission / prohibition flag WTO FF and given to the image writing unit 1. Wait signals WT 2 are shown respectively.
  • the write wait signal output control circuit 23 outputs the write wait signal WT (FIG. 6 (dl)) at the timing synchronized with the frame synchronization signal FS (FIG. 6 (g)). Is always determined. If it is determined that the number of times of the write wait signal WT is equal to or greater than the predetermined reference number, it is determined that the frequency of writing the image data GD1 is higher than the predetermined reference, and the write wait permission flag WTOFF is set to the high state.
  • the write wait permission flag WTOFF is set to a low state.
  • the image writing section 1 writes the image data GD1 (FIG. 6 (b)) to the frame memory 14 at the timing of the first frame image data (A) in FIG.
  • the data write controller 22 outputs a write completion signal WE (FIG. 6 (c)) to the synchronization circuit 17 at timing t1.
  • a write wait signal output control circuit 23 in the data write control unit 22 outputs a write wait signal for instructing the image writing unit 1 not to write the next image data into the frame memory 14. Generate WT.
  • the data read control unit 16 based on the frame synchronization signal FS (FIG. 6 (g)) given from the signal electrode driving circuit 20, at the timing t3 of the read start signal RK ( ⁇ S applied), the data read control unit 16 The image stored in the frame memory 14 is read as image data GD 2 (FIG. 6 (e)), and the image data GD 2 is transferred to the display panel module 13.
  • the display panel module at this time The processes in 13 are the same as those in the above-described first embodiment, and a description thereof will not be repeated.
  • the data read control unit 16 controls the read completion signal RE (FIG. 6 (f)) to perform the data write control. High output to section 22.
  • the data write control unit 22 switches the write wait signal WT (FIG. 6 (dl)) to the mouth output,
  • the second write wait signal WT 2 (FIG. 6 (d 3)) is supplied to the image writing unit 1 as it is.
  • Second write wait signal WT 2 In response to the low output of FIG. 6 (d 3) being switched to the low output, the image writing unit 1 transfers the image data GDI of the next frame (B) to the frame memory 14 of the next frame (FIG. 6 (b)). Writing is enabled.
  • the writing of image data from the image writing unit 1 is detected as a predetermined reference number of times, m or more, and the write waiting flag WTOFF is switched to a high state will be described.
  • the first frame (A), the second frame (B), and the third frame (C) of the image data GD1 are stored in the frame memory 14.
  • the write wait signal WT is output high at short intervals as shown in Fig. 6 (dl).
  • the write wait signal WT when the write wait signal WT occurs at short intervals and the number of occurrences within a predetermined period based on the frame synchronization signal FS (FIG. 6 (h)) becomes equal to or more than the reference number m, the write wait signal
  • the signal output control circuit 23 switches the write wait permission / refusal flag WTOFF (FIG. 6 (d 2)) to a high state.
  • the write wait enable / disable flag WTOF F (Fig. 6 (d2)) is in the high state, it does not matter whether the write wait signal W (Fig. 6 (dl)) has a high output or a low output.
  • the write wait signal output control circuit 23 outputs the second write wait signal WT 2 (FIG. 6 (d 3)) to the image writing unit 1.
  • the image writing unit 1 When the second write wait signal WT 2 (FIG. 6 (d 3)) maintains the low output, the image writing unit 1 operates in the cycle of the frame synchronization signal FS (FIG. 6 (g)). Regardless, the image data GDI (FIG. 6 (b)) of the next frame (D) is written to the frame memory 14. Accordingly, there is no need to wait for writing the image data GDI (FIG. 6 (a)) of the next frame (D) to the frame memory 14.
  • the write wait signal output control circuit 23 detects the low output of the write wait signal WT based on the frame synchronization signal FS (FIG. 6 (g)), and outputs the write wait permission flag WTOFF (the Figure 6 (d 2)) Switch.
  • the WT (FIG. 6 (c)) is output from the write wait signal output control circuit 23 to the image writing section 1 as a second write wait signal WT 2 (FIG. 6 (e)) as it is.
  • the write wait permission / refusal flag WTOFF (FIG. 6 (d)) is in the low state, it can be determined that the image writing unit 1 does not need to draw much faster.
  • the writing wait signal output control circuit 23 in the data writing control unit 22 detects the frequency of image writing of the image writing unit 1 and determines that the image writing unit 1 needs high-speed drawing. In this case, the second write of the low output is performed based on the write wait signal WT and the write wait enable / disable flag WT OFF. The wait signal WT 2 is given to the image writing unit 1. As a result, the image writing unit 1 can write the image data GD1 into the frame memory 14 without waiting for writing.
  • the second write wait signal is output in accordance with the state of the write wait permission / inhibition flag WTOFF.
  • WT 2 is output or not, and the application is executed by making the second write wait signal WT 2 wait for writing of image data from the image writing unit 1 to the frame memory 14.
  • the configuration did not reduce the speed.
  • both the write wait signal WT and the write wait permission / prohibition flag WTO FF are output to the image writing unit 1, and the image writing unit 1 outputs image data of a new frame in accordance with a combination of the two. It is configured to determine whether GD1 can be written.
  • FIG. 7 is a block diagram showing a matrix-type display device according to a third embodiment of the present invention.
  • the same reference numerals are given to elements having the same functions as those in the first and second embodiments.
  • the image writing unit ′ 1 receives both the write wait signal WT and the write wait permission / refusal signal (“write wait permission / prohibition flag” in the second embodiment) WTOFF from the data write control unit 32. .
  • the write wait enable / disable signal WTOFF is low output, the write wait signal WT is processed as valid, and based on the write wait signal WT, it is determined whether the image data GD1 can be output. That is, when the write wait signal WT is high, the writing of the image data GD1 of the next frame to the frame memory 14 is waited. You. On the other hand, when the write wait signal WT is low output, writing of the image data GD1 of the next frame to the frame memory 14 is started.
  • the write wait permission / refusal signal WTOFF is supplied from the write wait signal output control circuit 33 to the image writing unit 1.
  • the write wait signal output control circuit 33 detects the write frequency of the image data GD 1 with respect to the frame synchronization signal FS and outputs the frame 14 to the frame 14 similarly to the write wait signal output control circuit 23 of the second embodiment. Controls whether to allow or wait for image writing.
  • the image writing unit 1 determines whether or not to write the image data GD1 to the frame memory 14 based on the state of the write wait permission / refusal signal WTO FF and the state of the write wait signal WT. Judge. Therefore, when high-speed drawing is not required, writing can be made to wait, and when high-speed drawing is required, image data can be written without waiting. -Fourth embodiment
  • FIG. 8 is a block diagram showing a matrix type display device according to a fourth embodiment of the present invention.
  • the same reference numerals are given to elements having the same functions as those of the first to third embodiments.
  • the frame synchronization signal FS output from the signal electrode It is configured to input to the synchronization signal input detection circuit 34 and the synchronization signal switching circuit 35.
  • the synchronization signal input detection circuit 34 detects whether or not the frame synchronization signal FS is input, and outputs the detection result to the synchronization signal switching circuit 35 as a synchronization signal detection result signal FSD.
  • the input control unit 11 includes a pseudo-synchronous signal generation circuit 36 that generates a pseudo-synchronous signal FS2 that can be used in place of the frame synchronizing signal FS, and the pseudo-synchronous signal FS2 is supplied to the synchronous signal switching circuit 35. Will be entered.
  • the synchronization signal switching circuit 35 includes a frame synchronization signal FS output from the display panel module 13, a pseudo synchronization signal FS 2 output from the pseudo synchronization signal generation circuit 36, and a synchronization signal input detection circuit 34.
  • the output synchronization signal input detection signal FSD is input.
  • the synchronization signal switching circuit 35 selects either the frame synchronization signal FS or the pseudo synchronization signal FS2 based on the synchronization signal input detection signal FSD, and outputs the selected synchronization signal FSK to the synchronization circuit 17 as the synchronization signal FSK. Output.
  • the operation of the matrix type display device configured as described above will be described.
  • the processing in the display panel module section 13 is the same as that in the first embodiment, and a description thereof will not be repeated.
  • the pseudo-synchronous signal generation circuit 36 includes internal circuits (such as those shown in FIG. ⁇ ) ⁇ Divides the clock of to generate a pseudo-synchronous signal FS 2 which is a signal with a frequency close to the frame sync signal FS.
  • the pseudo synchronization signal FS2 does not need to have a frequency close to the frame synchronization signal FS, and may be a signal having a higher frequency than the frame synchronization signal FS.
  • the pseudo synchronizing signal FS 2 is output from the pseudo synchronizing signal generating circuit 36 and input to the synchronizing signal switching circuit 35.
  • the synchronization signal switching circuit 35 When the synchronization signal input detection signal FSD output from the synchronization signal input detection circuit 34 is low, the frame synchronization signal FS is being input from the display panel module section 13 to the synchronization signal switching circuit 35. Accordingly, the synchronization signal switching circuit 35 outputs the frame synchronization signal FS to the synchronization circuit 17 as the switched synchronization signal FSK after switching.
  • the matrix display device shown in FIG. 8 is the same as the device described in the first embodiment. The same operation as described above can be performed, and the image data GD2 can be transferred from the input control unit 12 to the display panel module 13.
  • the synchronization signal input detection circuit 34 When the frame synchronization signal FS is not input to the synchronization signal input detection circuit 34, the synchronization signal input detection circuit 34 outputs the synchronization signal input detection signal FSD high to indicate that no synchronization signal is input.
  • the synchronization signal switching circuit 35 When the synchronization signal input detection signal FSD output from the synchronization signal input detection circuit 34 is high, the frame synchronization signal FS is not input to the synchronization signal switching circuit 35 from the display panel module 13. . Accordingly, the synchronization signal switching circuit 35 outputs the pseudo synchronization signal FS2 to the synchronization circuit 17 as the switched synchronization signal FSK. Note that the other components in the input control unit 12 perform the same operations as in the first embodiment, and a description thereof will be omitted.
  • the pseudo synchronization signal FS2 allows the frame memory 14 to be transferred from the frame memory 14 to the frame memory 18 in the module.
  • Image data GD2 can be transferred.
  • the matrix type display devices according to the second and third embodiments may additionally include a synchronization signal input detection circuit 34, a synchronization signal switching circuit 35, and a pseudo synchronization signal generation circuit 36. It is possible.
  • Fifth embodiment may additionally include a synchronization signal input detection circuit 34, a synchronization signal switching circuit 35, and a pseudo synchronization signal generation circuit 36. It is possible.
  • FIG. 9 is a block diagram showing a matrix type display device according to a fifth embodiment of the present invention.
  • the same reference numerals are given to the elements having the same functions as those of the first to fourth embodiments.
  • the matrix type display device includes a second display module 130 in addition to the display panel module 13.
  • the second display module 130 has, similarly to the display module 13, a frame memory 180 in the second module, a second display panel 190, a signal electrode drive circuit 200, and the like.
  • Scan electrode drive circuit 210 The second signal electrode drive circuit 200 outputs a read control signal RCA to the frame memory in the second module, and outputs a line synchronization signal LSA and a frame synchronization signal FSA to the second scan electrode drive circuit 210. Is output.
  • the frame synchronization signal FSA is also output to the synchronization signal selection circuit 30.
  • the input control unit 12 includes a synchronization signal selection circuit 30 to which a frame synchronization signal FS from the display panel module 13 and a frame synchronization signal FSA from the second display panel module 130 are input.
  • the synchronizing signal selection circuit 30 selects either the frame synchronizing signal FS or the frame synchronizing signal FSA based on the frame synchronizing selection signal FFS from the image writing unit 1, and selects the selected signal to select a frame. Output to the synchronization circuit 17 as the synchronization signal FS3.
  • the other configuration is the same as that of the first embodiment, and the description is omitted.
  • FIGS. 10 (kl) shows a first selection signal CS 1 output from the data read control unit 16 to the frame memory 18 in the module in the display panel module unit 13, and FIG.
  • the second selection signal CS 2 output from the data read control unit 16 to the in-module frame memory 180 in the second display panel module unit 130, and FIG.
  • the frame synchronizing signal FS applied to the electrode driving circuit 21 and the synchronization circuit 17, (gl) in the figure shows the second signal applied to the scanning electrode driving circuit 210 and the synchronization circuit 17 from the signal electrode driving circuit 200.
  • the frame synchronization signal FS 2 shows the same figure (g 3) shows the selected frame synchronization signal FS 3 output from the synchronization signal selection circuit 30 to the synchronization circuit 17, and the figure (h 1) shows the frame memory 18 in the module GD 3 read out from the memory and input to the signal electrode drive circuit 20 (H 2) shows the image data GD 30 read from the second intra-module frame memory 180 and input to the second signal electrode drive circuit 200.
  • the operation of the input control unit 12 is synchronized with either the frame synchronization signal FS selected by the synchronization signal selection circuit 30 or the second frame synchronization signal FS2. Therefore, the display panel module that is outputting the selected signal may display an image that does not require high-speed drawing.
  • the image writing unit 1 outputs a high signal as the WT output control signal WTOC.
  • the write wait signal output control circuit 3 determines that the output of the write wait signal WT is permitted since the WT output control signal WT OC from the image writing unit 1 is high output. It is assumed that the synchronization signal selection circuit 30 selects the frame synchronization signal FS.
  • (A) in FIG. 10 (hi) is an image previously written in the memory 18 in the module and displayed on the display panel 19, and (X) in (h2) in FIG. 2 shows an image displayed on the second display panel 190 which has been damaged by the in-module memory 180. .
  • the write completion signal WE is output from the data write control unit 2 to the synchronization circuit 17.
  • the write wait signal output control circuit 3 of the data write control unit 2 determines that the output of the write wait signal WT is permitted since the WT output control signal WTOC from the image writing unit 1 is high output.
  • the image data (C) of the next frame is The write wait signal WT is output to the image writing unit 1 as shown in FIG. ,
  • the signal electrode drive circuit 20 in the display panel module section 13 generates a read control signal RC based on a reference signal generated by an oscillation circuit (not shown) and sends the read control signal RC to the frame memory 18 in the module.
  • a frame synchronization signal FS (FIG. 10 (gl)) is output to the scan electrode driving circuit 21 and the synchronization circuit 17 at timing t3, and a line synchronization signal LS is generated and run. ⁇ Output to electrode drive circuit 21.
  • the second signal electrode driving circuit 200 in the second display panel module section 130 is provided with a reference signal generated by an oscillation circuit different from the oscillation circuit for the signal electrode driving circuit 20.
  • a second read control signal RCA is generated and output to the second module frame memory 18, and the second frame synchronization signal FSA (FIG. 10 (g 2)) is output to the second module.
  • the second line synchronization signal LSA is generated and output to the scan electrode drive circuit 21.
  • the second scanning electrode drive circuit 210 generates a control signal for the scanning electrodes of the second display panel 190 based on the second frame synchronization signal FSA and the second line synchronization signal LSA. And output.
  • the synchronization signal selection circuit 30 converts the frame synchronization signal FS (FIG. 10 (gl)) output from the display module 13 in accordance with the frame synchronization signal selection control signal FSS input from the external image writing unit 1. Since the selection is controlled, the synchronization signal selection circuit 30 selects the frame synchronization signal FS and outputs it to the synchronization circuit 17 as the frame synchronization signal FS3.
  • the synchronization circuit 17 When the write completion signal WE is given from the data write control unit 2, the synchronization circuit 17 is reset and shifts to the waiting state, and the selected frame synchronization shown in FIG. 10 (g3) is performed. It will wait until the signal FS3 is input for the first time. Then, when the selected frame synchronization signal FS (FIG. 10 (g 3)) is input to the synchronization circuit 17, the read start signal RK is synchronized with the input timing t 3 to control the data read control. Output to section 16. Then, at this timing t3, the data read control unit 16 reads the image data GD1 for the display module 13 temporarily stored in the frame memory 14 and outputs the first selection signal. (FIG.
  • the read image data is transferred to the in-module frame memory 18 as image data GD2 (FIG. 10 (e)). That is, in FIG. 10, the output of the selected frame synchronization signal FS 3 (FIG. 10 (g 3)) for reading out the (n + 2) -th image data stored in the frame memory 18 in the module. In synchronization with the timing t3, the next image data GD2 (FIG. 10 (e)) is sent from the frame memory 14 to the frame memory 18 in the module based on the instruction of the data read control unit 16. ) Is performed.
  • the image data GD 3 (FIG. 10 (hi)) is delayed by a delay time DT 1 from the timing t 3 of the selected frame synchronization signal FS 3 (FIG. 10 (g 3)) at a timing t 4, Output from the frame memory 18 in the module to the signal electrode drive circuit 20.
  • writing to the frame memory 14 is not performed.
  • the read completion signal RE (FIG. 10 (f)) is given from the data read control unit 16 to the data write control unit 2 at timing t5
  • the write wait signal WT (FIG. 2 (d) ))
  • the image data (C) (FIG. 10 (b)) of the next frame from the image writing unit 1 is written into the frame memory 14.
  • the image data GD 2 (FIG. 10 (e)) is supplied from the input control unit 12 to the display panel module unit 13 in synchronization with the timing t 3 of the selected frame synchronization signal FS 3.
  • the (n + 2) th image data GD3 (FIG. 10 (hi)) is read out in synchronization with the timing t4 delayed by DT1 from the timing t3. Since the timing t 3 of the selected frame synchronization signal FS 3 (FIG. 10 (g 3)) only precedes the timing t 4 at which the output of the image data GD 3 starts by DT 1,
  • the image data GD3 of the (n + 1) th frame in the figure (hi) is not switched in the middle of the frame of the image data (B) being transferred.
  • the image data (C) of the next frame written in the frame memory 14 at the timing of t5 is obtained after the next selection after the image data (B) is read from the frame memory 18 in the module.
  • timing t6 of the frame synchronization signal FS3 the transfer to the module ⁇ frame 18 starts.
  • the selected frame synchronization signal FS3 in this case, the image data GD2 (FIG. 10 (e)) is synchronized with the frame period ⁇ ⁇ ⁇ FS of the display panel 19. )) Is transferred from the frame memory 14 to the frame memory 18 in the module, so that the image data GD 2 (Fig. 10 (e)) is transferred to the frame memory 18 in the module,
  • the read processing of the image data GD 3 (FIG. 10 (hi)) from the memory 18 to the signal electrode drive circuit 20 is performed in agreement with the same address in the in-module frame memory 18 as a control. Prevent Can be stopped.
  • data transfer is controlled so as to prevent switching to the next one frame image in the middle of one frame of the image displayed on the display panel 19, so that moving images and graphics images can be transferred.
  • it is possible to prevent a situation in which the image contents at the top and bottom of one screen are shifted in time, and to display a smooth image.
  • the signal selected by the synchronization signal selection circuit 30 is the frame synchronization signal F S, not the second frame synchronization signal F S A. Therefore, as shown in FIG. 10 (b), writing of the image data (Y) to the frame memory 180 in the second module is performed asynchronously with the second frame synchronization signal FSA. This means that the image displayed on the second display panel 190 has a time-shifted portion.
  • the second frame synchronization signal FSA When the image data (Y) is read from the frame memory 14 at the timing of t8 in FIG. 10 (g2) and written into the frame memory in the second module, as shown in FIG. 10 (h2) In addition, the image data (Y) is displayed on the second display panel 190 as the image data (Y) power S (n + 5) th data from the second frame memory 180 in the module, delayed by the timing of DT2.
  • the frame synchronization signal FS is selected as the frame synchronization signal FS3 after the selection, in this case, the image data (Y) is transferred from the frame memory 14 at the timing t9 in FIG. 10 (g3).
  • the data is read out and written into the second frame memory 180 inside the module. Accordingly, the image data of the (n + 5) th frame displayed on the second display panel 190 is, as shown in FIG. 10 (h2), the image data in one frame.
  • an image in which the data (X) and the image data (Y) are switched is displayed.
  • the image data such as the (n + 5) th frame in Fig. 10 (h2) is an image whose entire screen is updated every frame, for example, a camera image, etc.
  • the cuts become conspicuous and the quality of the image deteriorates.
  • the image data such as the (n + 5) th frame in Fig. 10 (h2) has a small update area, such as a clock, the discontinuity of the image is not so noticeable. The quality deterioration is not great.
  • the image writing section 1 outputs the frame synchronization signal selection control signal FSS to the synchronization signal selection section 30 and outputs the frame synchronization signal FS from the display panel module section 13 or the frame from the display panel module section 130.
  • Select one of the frame synchronization signals FSA it is possible to display a smooth image by selecting a display module that displays an image such as a camera image that is updated on the entire screen or most of the screen for each frame.
  • the image to be displayed on the other display panel that is not selected usually displays an image that requires only partial updating, such as a graphics image. It is possible to display an image with little deterioration.
  • the synchronization signal selection section 30 selects either the frame synchronization signal FS from the display panel module section 13 or the frame synchronization signal FSA from the display panel module section 130.
  • the display module that displays the entire screen or most of the screen, such as the camera image is prioritized, and a smooth image is displayed.
  • the power is not turned on, select the frame synchronization signal from the display panel module that displays the image regardless of the content of the other display image, and select the frame synchronization signal after this selection. Display in sync with May be controlled.
  • a configuration may be provided including a synchronization signal input circuit 34, a synchronization signal switching circuit 35, and a pseudo synchronization signal generation circuit 36.
  • a matrix-type display device including: a frame memory capable of storing at least one frame of image data input from an image writing unit; A data write control circuit that outputs a write completion signal when the image data input from the image writing unit has been completely written into the frame memory for each frame, and a write completion signal and a frame synchronization signal.
  • a synchronization circuit that outputs a read start signal based on the read start signal, a data read control circuit that reads image data stored in the frame memory based on the read start signal, and an image data read from the frame memory. Outputs the frame memory in the module to store the frame synchronization signal and the frame memory in the module.
  • a display driving circuit for driving a display panel for reading image data stored in the memory and displaying the image data.

Description

明 細 書 マトリクス型表示装置及ぴその表示方法 技術分野
本発明は、 マトリクス状に配列された交点に画素部が設けられたマト リクス型液晶パネルやマトリクス型蛍光表示パネル等の表示パネルを用 いて画像を表示させる際のマトリクス型表 装置に係わり、 特に、 動画 像やグラフィックス画像の高フレームレートの画像を表示1 る携帯電話 装置等の携帯情報端末装置の表示部に用いられるマ.トリクス型表示装置 及びその表示方法に関する。 背景技術
従来のマトリクス型表示装置は、 C P U等の画像書込み手段から入力 される画像データを、 所定の表示パネルに表示するにあたって、 内蔵の フレームメモリに画像データを一時的に記憶する。
ここで、 フレームメモリから画像データを読み出して表示パネルに出 力する際に、 その画像データの 1フレームの途中で、 外部から入力され る画像データが上書きされると、 動画像や静止画を表示させたときに、 1画面の上部と下部の画像内容が時間的にずれる事態が発生してしまう このような画像内容のずれを防止するために、 従来、 下記特許文献に 記載のように、 フレームメモリにおいて、 各フレームの画像データの読 み出しが終了するまで、 マトリクス型表示装置側から外部の画像書込み 手段側に書込み待ち信号を出力し、 マトリクス型表示装置への画像デー タの入力を待機させることで、 フレームメモリへの画像の書き込みを停 止状態とし、 これにより画像データの書き込みと読み出しの同期を適切 に制御することで、 表示パネルに出力される 1フレームの画像データの 途中で、 外部から入力される画像データが上書きされることのないよう にしていた。
特開 2.0 0 2— 1 0 8 2 6 8号公報
特開 2 0 0 2— 1 0 8 3 1 6号公報
特開 2 0 0 2— 20 2 8 8 1号公報
これにより、 動画像や静止画を表示させたときに、 1画面内の上部と 下部の画像内容が時間的にずれる事態が発生するのを防止でき、 なめら かな映像を表示することができる。 発明の開示
従来のマトリクス型表示装置では、 外部の C PU等の画像書込み手段 からの画像データを書込む際に、 フレームメモリからの画像の読出しが 完了するまで次の画像の書込みが待たされることになる。
したがって、.例えば J a V a (登録商標） 等の高速描画を必要とする アプリケーションが起動されて画像を描画する場合にも、 画像データの 書き込みが待たされることになり、 描画速度が遅くなるという問題があ つた。 '
実際に、 アプリケーションの種類によっては、 7 0フレーム Z s e c 以上の描画を行うため、 表示モジュールの読み出しに同斯させた場合、 表示モジユー/レのリフレ シュサイクノレ、 例えば、 6 0フレーム Z s e c程度の速度でしか画像の更新ができず、 書込み待ちをする事により描 画速度が遅くなる問題がある。 '
そこで、 この発明の課題は、 画像書込みにおける描画速度および処理 能力の低下を防止し得るマトリクス型表示装置及びその表示方法を提供 することにある。
上記課題を解決すべく、 この発明に係るマトリクス型表示装置は、 画 像書込み部から入力される画像データを少なくとも 1フレーム以上記憶 可能なフレームメモリ と、 フレームメモリへの画像データの書込みを待 機させるための書込み待ち信号を画像書込み部に出力すると共に、 画像 書込み部から入力される画像データのフレーム毎のフレームメモリへの 書込完了時に書込完了信号を出力するデータ書込制御回路と、 書込完了 信号とフレーム同期信号とに基づいて、 読出開始信号を出力する同期化 回路と、 読出開始信号に基づいて、 フレームメモリに記憶された画像デ タを読み出すデータ読出制御回路と、 フレームメモリから読み出され た画像データを記憶するモジュール内フレームメモリと、 フレーム同期 信号を出力する.と共に、 モジュール内フレームメモリに記憶された画像 データを読み出し、 画像データを表示させる表示パネルを駆動する表示 駆動回路とを有することとしたものである。 図面の簡単な説明
第 1図は、 この発明の実施の形態 1に係るマトリクス型表示装置を示 すプロック図である。
第 2図は、 この発明の実施の形態 1に係るマトリクス型表示装置の動 作を示すタイミングチヤ一トである。
第 3図は、 この発明の実施の形態 1に係るマトリクス型表示装置の動 作を示すタイミングチヤ一トである。
第 4図は、 この発明の実施の形態 1に係るマトリクス型表示装置の動 作を示すタイミングチヤ一トである。
第 5図は、 この発明の実施の形態 2に係るマト リクス型表示装置を示 すプロック図である。
第 6図は、 この発明の実施の形態 2に係るマトリクス型表示装置の動 作を示すタイミングチャートである。
第 7図は、 この発明の実施の形態 3に係るマトリクス型表示装置を示 すプロック図である。
第 8図は、 この発明の実施の形態 4に係るマトリタス型表示装置を示 すプロック図である。
第 9図は、 この発明の実施の形態 5に係るマトリタス型表示装置を示 すブロック図である。
第 1 0図は、 この発明の実施の形態 5に係るマトリタス型表示装置の 動作を示すタイミングチャートである。 発明を実施するための最良の形態
以下、 本発明を図示した実施形態に基づいて説明'する。
第 1の実施の形態
<構成>
第 1図はこの発明の実施の形態 1に係るマトリクス型表示装置 1 1を 示すプロック図である。 このマトリタス型表示装置 1 1は、 第 1図の如 く、 C P U等を備えた画像書込み部 （画像データの外部の供給元） . 1で 生成された動画像または諍止画等の画像データが入力されて当該画像デ ータを表示するもので、 入力された画像データのタイミング等を制御す る入力制御部 1 2と、 入力された画像データを表示する表示パネルモジ ユール部 1 3とを備える。
画像書込み部 1は、 入力制御部 1' 2内の後述する書込み待ち信号出力 制御回路 3に対して、 WT出力制御信号 （出力制御信号） WT O Cを送 信できるようになつている。 この W T出力制御信号 WT O Cは、 入力制 御部 1 2からの書込待ち信号 WTの送信を許可するか否かを設定するた めの信号であって、 j a V a (登録商標）等のアプリケーションを用いた 高速の描画が必要な画像 （動画像等） を表示したい場合には、 書込み待 ち信号出力制御回路 3から書込み待ち信号 WTを出力しないように WT 出力制御信号 WT O Cとしてロー出力する。 一方、 静止画の表示等の高 速の描画が必要でない場合には、 書込み待ち信号出力制御回路 3から書 込み待ち信号 W Tの出力を許可するように W T出力制御信号 W T O Cと してハイ出力する。
入力制御部 1 2は、 入力する画像データを少なくともフレーム単位で 一時的に記憶するフレームメモリ 1 4と、 マイクロプロセッサ、 ァドレ スバス、 データバス、 および制御線等を備える回路部とから構成されて いる。 そして、 マイクロプロセッサを含む回路部は、 ソフトウェアプロ グラムに従って機能する要素として、 フレームメモリ 1 4への画像デー タ G D 1の書き込みを制御するデータ書込制御部 2と、 フレームメモリ 1 4からの画像データ G D 2の読み出しを制御するデータ読出制御部 1
6と、 データ書込制御部 2及びデータ読出制御部 1 6の同期制御を行う 同期化回路 1 7とを備える。
データ書込制御部 2は、 データ読出制御部 1 6からの読出完了信号 （ 後述） R Eが与えられた時点で画像書込み部 1から与えられた画像デー タ G D 1のフレームメモリ 1 4への書き込みを開始するよう制御する機 能と、 フレームメモリ 1 4への画像^ ='ータ G D 1の書き込みが終了した 時点で同期化回路 1 7に書込完了信号 W Eを出力する機能とを備えてい る。
そして、 このデータ書込制御部 2は、 その内部に、 外部の画像書込み 部 1に対して適宜書込待ち信号 WTを出力するための書込み待ち信号出 力制御回路 3を備える。
この書込み待ち信号出力制御回路 3は、 フレームメモリ 1 4に箐き込 まれた画像データが表示パネルモジュール部 1 3 (具体的には後述のモ ジュール内フレームメモリ 1 8 ) に転送されるまで、 次のフレームの画 像をフレームメモリ 1 4に書き込みを行なわないように、 画像書込み部 1に対して書'込待ち信号 W Tを出力するものである。 これにより、 デー タ書込制御部 2は、 データ読出制御部 1 6からの読出完了信号 R Eが入 力される時点まで、 次のフレームの書込みの開始を待機させることが可 能である。
書込み待ち信号出力制御回路 3は、 画像書込み部 1から与えられる W T出力制御信号 WTOCに応じて、 画像書込み部 1に書込み待ち信号 W Tを出力するかどうかを切り替える機能を有する。 即ち、 WT出力制御 信号 WTOCがロー出力であった場合は、 画像書込み部 1に対して書込 み待ち信号 WTの出力を禁止されていることを意味しているので、 以後 は、 ハイ出力の WT出力制御信号 WTOCが与えられるまで、 画像書込 み部 1に対する書込み待ち信号 WTの出力を停止する。 逆に、 WT出力 制御信号 WTOCfcがハイ出力であった場合は、 画像書込み部 1に対して 書込み待ち信号 WTの出力を許可されていることを意味しているので、 以後は、 ロー出力の WT出力制御信号 WTOCが与えられるまで、 適宜 、 画像書込み部 1に対する書込み待ち信号 WTの出力を実行する。 データ読出制御部 1 6は、 フレームメモリ 14に一時記憶された画像 データを読み出して表示パネルモジュール部 1 3に転送すると共に、 読 み出しが完了した旨を意味する読出完了信号 R Eをデータ書込制御部 2 に出力する。
同期化回路 1 7は、 表示パネルモジュール部 1 3からのフレーム同期 信号 F Sと、 データ書込制御部 2からの書込完了信号 WEとが入力され 、 フレーム同期信号 F Sに同期させるようにして、 読出開始信号 RKを データ読出制御部 1 6に出力する。
表示パネルモジュール部 1 3は、 画像データをフレーム毎に一時的に 記憶するモジュール内フレームメモリ 1 8と、 画像を表示する表示パネ ル 1 9と、 この表示パネル 1 9の表示駆動を行う信号電極駆動回路 20 及び走査電極駆動回路 2 1とを備える。
このうち、 信号電極駆動回路 20は、 信号電極駆動回路 20からモジ ユール内フレームメモリ 1 8の記憶内容を読み出すための読出制御信号 RCを生成してモジュール内フレームメモリ 1 8に向けて出力すると共 に、 フレーム同期信号 F Sを生成して走查電極駆動回路 2 1及び同期化 回路 1 7に出力し、 さらにライン同期信号 L Sを生成して走査電極駆動 回路 2 1に出力する。
また、 走査電極駆動回路 2 1は、 フレーム同期信号 F Sおよびライン 同期信号 L Sに基づいて、 表示パネル 1 9の走査電極に対する制御信号 を生成して出力するようになっている。
尚、 信号電極駆動回路 20及ぴ走查電極駆動回路 2 1は、 表示パネル 1 9の表示駆動を行う表示駆動回路として機能する。
<動作 >
次に、 マトリクス型表示装置 1 1の動作を説明する。
画像書込み部 1は、 使用しているアプリケーションの種類により、 W T出力制御信号 WTOCをハイ出力とするかロー出力とするかを決定す る。 具体的に、 高速の描画が必要でない静止画の表示等の場合には、 書 込み待ち信号出力制御回路 3からの書込み待ち信号 WTの出力を許可す るべく、 画像書込み部 1は、 WT出力制御信号 WTOCをハイ出力する 。 逆に、 例えば J a v a (登録商標） や、 カメラから入力された画像を 表示するためのアプリケーシヨン等を用いた場合等の、 高速の描画が必 要な画像 （動画像等） を表示したい場合には、 書込み待ち信号出力制御 回路 3からの書込み待ち信号 WTの出力を禁止すべく、 画像書込み部 1 は、 WT出力制御信号 WTOCをロー出力する。
ここで、 まず高速の描画が必要でない静止画の表示等の場合における マトリクス型表示装置 1 1の動作を、 第 2図のタイミングチヤ一トを参 照しながら説明する。 尚、 第 2図 （a) は外部の画像書込み部 1から書 込待ち信号出力制御回路 3に入力される書込み待ち信号 WTの出力の許 可、 禁止を決定する WT出力制御信号 WTOC、 同図 （b) は画像書込 み部 1から入力されてフレームメモリ 1 4に書き込まれる画像データ G D l、 同図 （c) はデータ書込制御部 2から同期化回路 1マに与えられ る書込完了信号 WE、 同図 （d) はデータ書込制御部 2から外部に出力 される書込待ち信号 WT、 同図 （e) は入力制御部 1 2のフレームメモ リ 1 4から読み出されて表示パネルモジュール部 1 3のモジュール内フ レームメモリ 1 8に転送される画像データ GD 2、 同図 （f ) はデータ 読出制御部 1 6からデータ書込制御部 2に与えられる読出完了信号 RE 、 同図 （g) は信号電極駆動回路 20から走査電極駆動回路 2 1及び同 期化回路 1 7に与えられるフレーム同期信号 F S、 同図 （h) はモジュ ール内フレームメモリ 1 8から読み出されて信号電極駆動回路 20に入 力される画像データ GD 3をそれぞれ示している。
まず、 高速の描画が必要でない静止画の表示等の場合には、 書込み待 ち信号出力制御回路 3からの書込み待ち信号 W Tの出力を許可するべく 、 第 2図 （a) に示したように、 画像書込み部 1は、 WT出力制御信号 WTOCをハイ出力する。 この場合、 画像書込み部 1からの WT出力制 御信号 WT.OCがハイ出力であることから、 書込み待ち信号出力制御回 路 3は、 書込み待ち信号 WTの出力が許容されていると判断する。 そして、 第 1図において、 外部の画像書込み部 1からマト リクス型表 示装置 1 1の入力制御部 1 2に画像データ （A) が GD Iとして入力さ れると、 この画像データ GD Iは、 データ書込制御部 2により制御され て一旦フレームメモリ 14に記憶される。
ここで、 第 2図 （b) に示したように、 画像データ GD 1のフレーム メモリ 1 4への記憶処理がタイミング t 1で終了すると、 第 2図. (c) に示したように、 t lのタイミングで、 書込完了信号 WEがデータ書込 制御部 2から同期化回路 1 7に出力される。
また、 画像書込み部 1からの WT出力制御信号 WTOCがハイ出力で あることから、 データ書込制御部 2の書込み待ち信号出力制御回路 3は 書込み待ち信号 WTの出力が許容されていると判断しているので、 上 記のタイ ミング t 1において、 次のフレームの画像データ （B) をフレ ームメモリ 14に書き込まないように、 第 2図 （d) に示したように、 書込待ち信号 WTを画像書込み部 1に出力する。
同期化回路 1 7は、 データ書込制御部 2から帶込完了信号 WEが与え られた時点で、 リセットされて待ち状態に移行し、 第 2図 （g) に示し たフレーム同期信号 F Sが最初に入力されるまで待機する。 '
ところで、 表示パネルモジュール部 1 3内の信号電極駆動回路 20は '、 図示しない発振回路によって発生された基準信号に基づいて、 読出制 御信号 RCを生成してモジュール内フレームメモリ 1 8に向けて出力す ると共に、 フレーム同期信号 F S (第 2図 （g) ) をタイミング t 3で 走査電極駆動回路 2 1及び同期化回路 1 7に出力し、 さらにライン同期 信号 L Sを生成して走査電極駆動回路 2 1に出力している。
走査電極駆動回路 2 1では、 フレーム同期信号 F Sおよびライン同期 信号 L Sに基づいて、 表示パネル 1 9の走査電極に対する制御偉号を生 成して出力する。
そして、 フレーム同期信号 F S (第 2図 （g) ) が同期化回路 1 7に 入力されると、 その入力されたタイ ミング t 3に同期して、 読出開始信 号 RKがデータ読出制御部 1 6に出力される。 すると、 このタイミング t 3で、 データ読出制御部 1 6は、 フレームメモリ 14に一時記憶され た画像データ GD 1を読み出し、 画像データ GD 2 (第 2図 （e) ) と してモジュール内フレームメモリ 1 8に転送する。 即ち、 第 2図 （d) 〜 （g) において、 モジュール内フレームメモリ 1 8に記憶された （n + 2) 番目の画像データを読出すためのフレーム同期信号 F S (第 2図 (g) ) の出カタイミング t 3に同期させて、 データ読出制御部 1 6の 指示に基づいて、 フレームメモリ 14からモジュール内フレームメモリ 1 8に対し、 次の画像データ GD 2 (第 2図 （e) ) の転送が行われる また、 画像データ GD 3 (第 2図 （h) ) は、. フレーム同期信号 F S (第 2図 （g) ) のタイミング t 3より遅延時間 DT Iだけ遅れたタイ ミング t 4で、 モジュール内フレームメモリ 1 8から信号電極駆動回路 20に出力される。
したがって、 モジュール内フレームメモリ 1 8に記憶された （n+ 2 ) 番目の画像データを GD 3として読み出す時点では、 新規に転送され て記憶された画像データ （A) を GD 3として読み出すことになり、 画 像データ読み出し中に 1枚のフレームの途中で新規に転送された画像デ ータに切り替わることが無くなる。
次の書き込みデータである画像データ （B) は、 第 2図 （c) の書込 完了信号 WEのタイミング t 1から、 第 2図 （f ) の読出完了信号 RE が出力されるタイミング t 5の間 (即ち、 書込待ち信号 WTがハイ出力 となっている間） 、 フレームメモリ 14への書込みが行なわれない。 そして、 タイミング t 5で読出完了信号 RE (第 2図 ( f ) ) がデー タ読出制御部 1 6からデータ書込制御部 2に与えられると、 書込待ち信 号 WT (第 2図 (d) ) はロー出力に切り替わる。 これにより、 タイミ ング t 5の時点で、 画像書込み部 1からの次のフレームの画像データ ( B) (第 2図 （b) ) 力 フレーム.メモリ ' 14に書込まれる。
ここで、 画像データ GD 2 (第 2図 （e) ) は、 フレーム同期信号 F Sのタイミング t 3に同期して入力制御部 1 2から表示パネルモジユー ル部 1 3に与えられる。 また、 （n + 2) 番目の画像データ GD 3 (第 2図 （h) ) は、 タイミング t 3から DT 1だけ遅延したタイミング t 4に同期して読み出される。 フレー.ム同期信号 F S (第 2図 （g) ) の タイミング t 3は、 画像データ GD 3の出力が開始されるタイミング t 4より DT 1だけ先行するだけであるので、 第 2図 （h) の （n+ 1) フレーム目の画像データ GD 3 (第 2図 （h) ) は、 転送中の画像デー タ （A) のフレームの途中で切り替わることはない。 また、 t 5のタイミングでフレームメモリ 1 4に書込まれた次のフレ ームの画像データ （B) については、 モジユーノレ内フレームメモリ 1 8 から画像データ （A) が読み出された次のフレーム同期信号 F Sのタイ ミング t 6で、 モジュール内フレーム 1 8への転送が開始される。
モジュール内フレームメモリ 1 8に書込まれた画像データ （B) は、 (n + 3) 番目の画像データ GD 3 (第 2図 （h) ) として、 タイミン グ t 6から DT 1だけ遅延したタイミング t 7に同期して読み出される 。 フレーム同期信号 F S (第 2図 （g) ) のタイミング t 6は、' 画像デ ータ GD 3の出力が開始されるタイミング t 7より DT 1先行するだけ であるので、 第 2図 （h) の （n+ 2) フレーム目の画像データ GD 3 (第 2図 （h) ) は、 転送中の画像データ （B) のフレーム途中で切り 替わる.ことは無い。
このようにして、 マ トリ タス型表示装置 1 1では、 表示パネル 1 9の フレーム周期と同期されて画像データ GD 2 (第 2図 （e) ) がフレー ムメモリ 14からモジュール内フレームメモリ 1 8に転送されるため、 モジュール内フレームメモリ 1 8への画像データ GD 2 (第 2図 （e.) ) の転送処理と、 モジュール内フレームメモリ 1 8から信号電極駆動回 路 20への画像データ GD 3 (第 2図 （h) ) の読み出し処理が、 モジ ユール内フレームメモリ 1 8内の同一ァドレスを対照として一致して行 われるのを防止できる。 このことから、 表示パネル 1 9に表示される画 像の 1フレームの途中で次の 1フレームの画像に切り替わるのを防止す るようにデータ転送を制御することから、 動画像やグラフィックス画像 を表示させたときに、 1画面の上部と下部の画像内容が時間的にずれる 事態が発生するのを防止でき、 なめらかな映像を表示することができる 次に、 例えば J a V a (登録商標） 等、 高速描画が必要となる場合の マトリクス型表示装置 1 1の動作を説明する。 高速描画を必要とするアプリケーションが起動されて画像を描画する 場合、 データ書込制御部 2の書込み待ち信号出力制御回路 3から書込み 待ち信号 WTが与えられない限り、 画像データ GD 1の周期が、 第 3図 (b) に示したように、 第 2図 （b) に示した波形より短く現れること がある。 この場合において、 上述のように、 書込み待ち信号出力制御回 路 3に書込み待ち信号 WTの出力を許可すると、 この書込み待ち信号 W T (第 2図 （d) ) がハイ状態の間、 画像書込み部 1からの画像データ GD I (第 2図 （b) ) のフレームメモリ 14への書き込みが待たされ ることになり、 描画速度が遅くなるという問題がある。 アプリケーショ ンの種類によっては、 70フレーム Z s e c以上の描画速度が必要な場 合があり、 このようなアプリケーションを例えば、 60フレームノ s e c程度の速度でしか画像の更新ができない表示モジュールに同期させる と、 書込み待ちが発生することにより描画速度が遅くなる。
そこで、 高速描画を必要とする場合の表示におけるマトリクス型表示 装置 1 1の動作の一例を、 第 3図のタイミングチャートを参照しながら 説明する。 なお、 第 3図 （a) から （h) の各図は、 それぞれ第 2図 （ a) から （h) の各図に対応する。 第 3図において、 画像書込み部 1は 、 書込み待ち信号制御回路 3からの書込待ち信号 WTの出力を禁止すベ く、 第 3図 （a) に示したように、 WT出力制御信号 WTOCとして口 一信号を出力する。 この場合、 書込み待ち信号出力制御回路 3は、 画像 書込み部 1からの WT出力制御信号 WTOCがロー出力であることから 、 画像書込み部 1には書込み待ち信号 WTを与えない （即ち、 書込み待 ち信号 WTを常にロー出力に固定する） ことになる。
そうすると、 第 3図に示したタイミング t 1においては、 書込み待ち 信号出力制御回路 3からは書込み待ち信号 WTの出力が行われない。 し たがって、 フレームメモリ 14から画像データ （A) の読み出しが完了 するか否かに拘わらず、 画像書込み部 1からのフレームメモリ 1 4への 画像データ （B) の書き込みが開'始されることになる。
この場合は、 第 3図 （e) に示したように、 一旦フレームメモリ 14 内に画像データ （A) が格納された後に画像データ GD 2として画像デ ータ （A) が表示パネルモジュール部 1 3に出力される各フレームの途 中で、 さらに新たなフレームの画像データ （B) が更新されることがあ る。 したがって、 モジュール内フレームメモリ 1 8に書込まれる画像デ ータ GD 2において、 画像データ （A) と画像データ （B) とが混在し た途中で切れた画像が格納されることとなり、 表示パネルモジュール 1 3に （n + 2) 番目として表示されるフレームは、 画像データ （A) と 画像データ （B) とが混在した途中で切れた画像が表示されることとな る （第 3図 （h) ) 。 しかし、 画像書き込み部 1からマトリクス型表示 装置 1 1への画像データの寄込みが待たされることはなくなり、 アプリ : ケーションの実行速度が遅くなることはなくなる。
さらに、 高速描画を必要とする場合の表示におけるマトリタス型表示 装置 1 1の動作の他の一例を、 第 4図のタイミングチャートを参照しな がら説明する。 なお、 第 4図 （a) から （h) の各図は、 それぞれ第 3 図 （a) から （h) の各図に対応する。 第 4図の場合も第 3図の場合と 同様に、 画像書込み部 1は、 書込み待ち信号制御回路 3からの書込待ち 信号 WTの出力を禁止すべく、 WT出力制御信号 WTOCとしてロー信 号を出力する （第 4図 （a) ) 。 この場合、 書込み待ち信号出力制御回 路 3は、 画像書込み部 1からの WT出力制御信号 WTOCがロー出力で あることから、 画像書込み部 1には書込み待ち信号 WTを与えない （即 ち、 書込み待ち信号 WTを常にロー出力に固定する） ことになる。
そうすると、 第 4図に示したタイミング t 1においては、 書込み待ち 信号出力制御回路 3からは書込み待ち信号 WTの出力が行われない。 し たがって、 フレームメモリ 14から画像データ （A) の読み出しが完了 するか否かに拘わらず、 画像書込み部 1からのフレームメモリ 1 4への 画像データ （B) の書き込みが開始されることになる。
第 4図に示したように、 画像データ （B) の画像書込み部 1からフレ ームメモリ 14のへ書込みタイミングが、 画像データ （A) の読出完了 タイミング t 5より遅い場合は、 フレームメモリ 1 4からモジュール内 フレームメモリ 1 8に転送される画像データ GD 2は画像データ （A) である。 したがって、 表示パネル 1 9に表示される画像が、 異なるフレ ームの画像データが混在する、 途中で途切れた画像となることはない （ 第 4図 （h) ) 。
さらに、 画像データ （A) の読出完了タイミング t 5より遅いタイミ ング、 かつ、 t 5の後、 初めて入力されるフレーム同期信号 F Sのタイ ミング t 6の前に、 フレームメモリ 14に画像データ （B) と画像デー タ (C) が書き込まれる (第 4図 (a) ) 。 この場合、 タイミグ t 6の 時点で、 フレームメモリ 1 4では画像データ （B) の上に画像データ （ C) が上書きされている。 したがって、 画像データ (C) がフレームメ モリ 14からモジュール内フレームメモリ 1 8に画像データ GD 2と し て 送され （第 4図 （e) ) 、 表示パネル 1 9に表示される画像データ GD 3も画像データ (C) となる (第 4図 (h) ) 。 すなわち、 画像デ ータ （B) はスキップされ、 表示されない。
このように、 書き込み待ち信号 WTがロー出力で固定され場合は、 途 中で切れた状態の画像が表示されたり、 一部の画像がスキップされたり する場合が生じ得る。 しかし、 画像書込み部 1から与えられる画像デー タ GD 1のフレーム速度に対応して描画を行うことが可能となり、 高速 な画像を表示パネルモジュール部 1 3で描画することができる。
これにより、 例えば、 描画速度が遅くなるとアプリケーション自体の 実行速度が遅くなるようなアプリケーションを使用する場合に、 描画速 度をアプリケーション側に対応させることが可能となり、 アプリケーシ ヨン側の処理の遅延を防止できる。 また、 高速描画が好ましい画像デー タ G D 1を、 画像書込み部 1から与えられるフレーム速度で表示パネル モジュール部 1 3に表示することができる。 第 2の実施の形態
<構成 >
第 5図はこの発明の第 2の実施の形態に係るマト yタス型表示装置を 示十ブロック図である。 尚、 第 5図では第 1の実施の形態と同様の機能 を有する要素について同一符号を付している。
まず、 この実施の形態のマトリクス型表示装置が、 上記第 1の実施の 形態と異なる点を説明する。 このマトリクス型表示装置は、 第 5図の如 く、 信号電極駆動回路 2 0から出力されるフレーム同期信号 F Sをデー タ書込制御部 2 2の書込み待ち信号出力制御回路 2 3に入力するよう構 成されている。 書込み待ち信号出力制御回路 2 3は、 このフレーム同期 信号 F Sに対して、 画像書込み部 1から与えられた画像データ G D 1が フレームメモリ 1 4に書込まれた場合に、 上記の実施の形態 1で説明し た書込み待ち信号 WT (第 5図では図示省略） を生成する。 ただし、 こ の書込み待ち信号 WTは、 書込み待ち信号出力制御回路 3の内部から即 座に外部へ出力されるのではなく、 後述のように、 込待ち許否フラグ WT O F Fのハイ/ロー状態によって変換される。
書込み待ち信号出力制御回路 2 3は、 フレーム同期信号 F Sに基づい て、 所定期間内における、 画像書込み部 1からの画像データ G D 1のフ レームメモリ 1 4に対する書込み頻度を検出し、 この書込み頻度が多い か否かによって、 書込み待ち信号出力制御回路 3の内部で、 書込待ち許 否フラグ WT O F Fをハイ状態、 またはロー状態に切り換える。 具体的 には、 書込み待ち信号出力制御回路 2 3において、 フレーム同期信号 F Sに同期したタイミングに基づいて、 書込み待ち信号 W Tの発生回数を 常に判断しており、 発生回数が所定の基準回数 m以上発生している場合 は、 画像データ GD 1の書込み頻度が所定の基準より多いと判断し、 書 込待ち許否フラグ WTOFFをハイ状態とする。 一方、 書込み待ち信号 WTの発生回数が所定の基準回数 m以下の場合は、 書込み頻度が所定の 基準回数より少ないと判断し、 書込待ち許否フラグ WTOF Fをロー状 態とする。 なお、 所定の基準回数 mの検出は、 フレーム同期信号 F Sの 1周期を基準としてもよく、 所定の複数周期を基準としてもよい。 書込待ち許否フラグ WT OF Fがロー状態の場合、 書込み待ち信号 力制御回路 23は、 ハイ出力である書込待ち信号 WTを、 第 2の書き込 み待ち信号 WT 2として、 ハイ出力のまま画像書込み部 1に出力する。 —方、 書込待ち許否フラグ WTひ F Fがハイ状態の場合には、 書込待ち 信号 WTがハイ出力となっても、 画像書込み部 1に第 2の書込待ち信号 WT 2をロー出力する。
書込み待ち信号出力制御回路 23から与えられた第 2の書込み待ち信 号 WT 2がロー出力の場合、 画像書込み部 1は、 次のフレームの画像デ —タ GD 1をフレームメモリ 14に送信して書き込みを行う。 一方、 第 2の書込み待ち信号 WT 2がハイ出力の場合、 次のフレームの画像デー タ GD Iのフレームメモリ 14への出力を停止する。 したがって、 書込 み待ち信号出力制御回路 ·23内において、 書込み待ち許否フラグ WTO FFがハイ状態の場合、 第 2の書込み待ち信号 WT 2は常にロー出力と なり、 次のフレームの画像データ GD 1のフレームメモリ 14への書込 み待ちが発生しなくなる。
すなわち、 書込み待ち信号 WTが所定の基準回数 m以上発生する場合 は、 高速の描画が必要であると判断する。 この場合、 書込み待ち許否フ ラグ WTOFFをハイ状態とし、 書込み待ちの発生を防止することを可 能とする。 一方、 書込み待ち信号 WTの発生回数が所定の基準回数 m以 下の場合は、 高速の描画が必要ではないと判断し、 書込み待ち許否ブラ グ WTOFFをロー状態とし、 画像書込み部 1からの画像データの書込 みを、 適宜、 待たせる。
その他の構成は、 第 1の実施の形態と同様であるため説明を省略する ぐ動作 >
上記のように構成されたマトリクス型表示装置の動作を、 第 6図のタ イミングチャートを参照して説明する。 なお、 第 6図 （a) から （c) 、 及び （e) から （h) の各図は、 それぞれ第 2図 （a) から （c) 、 及び （e) から （h) の各図に対応する。 そして、 第 6図 （d l) はデ 一タ書込制御部 22の書込み待ち信号出力.制御回路 23内で生成される 書込待ち信号 WT、 同図 （d 2) は書込み待ち信号出力制御回路 23内 で設定される書込み待ち許否フラグ WT OFF、 同図 （d 3) は書込み 待ち信号 WT、 及び書込み待ち許否フラグ WTO F Fに基づいて生成さ れて画像書込み部 1に与えられる第 2の書込み待ち信号 WT 2をそれぞ れ示している。
ところで、 上述のように、 書込み待ち信号出力制御回路 23は、 フレ ーム同期信号 F S (第 6図 （g) ) に同期じたタイミングで、 書込み待 ち信号 WT (第 6図 (d l) ) の発生回数を常に判断している。 そして 、 書込み待ち信号 WTの発生回数が所定の基準回数以上であると判断し た場合は、 画像データ GD 1の書込み頻度が所定の基準より多いと判断 し、 書込待ち許否フラグ WTOFFをハイ状態とする。 一方、 書込み待 •ち信号 WTの発生回数が所定の基準回数 m以下の場合は、 書込み頻度が 所定の基準回数より少ないと判断し、 書込待ち許否フラグ WTOF Fを ロー状態とする。
なお、 基準回数 mは、 アプリケーションの種類により、 最適な値を設 定する。
まず、 書込待ち許否フラグ WTOFFがロー状態の場合、 すなわち、 書込み待ち信号 WT (第 6図 （d l) ) の発生回数が所定の基準回数以 下である場合について説明する。
画像書込み部 1は、 第 6図中の第 1のフレーム画像データ （A) のタ イミングでフレームメモリ 14に画像データ GD 1 (第 6図 （b) ) を 書込む。 書込みが完了すると、 データ書込制御部 22は書込完了信号 W E (第 6図 （c) ) をタイミング t 1で同期化回路 1 7に出力する。 こ れと同時に、 データ書込制御部 22内の書込み待ち信号出力制御回路 2 3は、 画像書込み部 1が次の画像データをフレームメモリ 14書込まな いように指示するための書込待ち信号 WTを生成する。
この時点で、 書込み待ち信号出力制御回路 23内で設定している書込 み待ち許否フラグ WTOF F (第 6図 （d 2) ) がロー状態である場合 、 ハイ出力である書込待ち信号 WT (第 6図 （d l) ) を、 第 2の書き 込み待ち信号 WT 2 (第 6図 （d 3) ) として、 ハイ出力のまま画像書 込み部 1に出力する。
次に、 信号電極駆動回路 20から与えられるフレーム同期信号 F S ( 第 6図 （g) ) に基づいて (±S力された読出開始信号 RKのタイミング t 3で、 データ読出制御部 1 6は、 フレームメモリ 14内に格納された画 像を画像データ GD 2 (第 6図 （e) ) として読み出し始め、 この画像 データ GD 2を表示パネルモジュール部 1 3に転送する。 この際の表示 パネルモジュール部 1 3内の処理は、 上述の実施の形態 1と同様である ため、 ここではその説明を省略する。
続いて、 画像データ GD 2 (第 6図 （e) ) の読み出しが完了するタ イミング t 5で、 データ読出制御部 16は、 読出完了信号 RE (第 6図 (f ) ) をデータ書込制御部 22にハイ出力する。
データ書込制御部 22は、 ハイ出力の読出完了信号 RE (第 6図 （f ) ) が入力された時点で、 鼙込み待ち信号 WT (第 6図 （d l) ) を口 一出力に切り換え、 そのまま第 2の書込み待ち信号 WT 2 (第 6図 （d 3) ) として画像書込み部 1に与える。 第 2の書込み待ち信号 WT 2 ( 第 6図 （d 3) ) がロー出力に切り替わったことに応じて、 画像書込み 部 1による、 次のフレーム （B) の画像データ GD I (第 6図 （b) ) のフレームメモリ 14への書込みが可能となる。
次に、 画像書込み部 1からの画像データの書き込みが所定の基準回数 , m以上と検出され、 書込み待ちフラグ WT OF Fがハイ状態に切り替わ る場合について説明する。 例えば、 第 6図 （b) に示すように、 画像デ ータ GD 1の第 1のフレーム （A) 、 第 2のフレーム （B) 及び第 3の フレーム （C) のフレームメモリ 1 4への書き込みの間隔が短い場合、 書込み待ち信号 WTは第 6図 （d l) のように短い間隔でハイ出力され る。
このように、 書込み待ち信号 WTが短い間隔で発生し、.フレーム同期 信号 F S (第 6図 （h) ) に基づいた所定期間内の発生回数が基準回数 m以上となった場合は、 書込み待ち信号出力制御回路 2 3は、.書込み待 ち許否フラグ WTOF F (第 6図 (d 2) ) をハイ状態に切り換える。 書込み待ち許否フラグ WTOF F (第 6図 （d 2) ) がハイ状態であ る場合、 書込み待ち信号 W丁 （第 6図 （d l) ) がハイ出力であるのか 、 ロー出力であるかにかかわらず、 書込み待ち信号出力制御回路 23は 画 書込み部 1に対し、 第 2の書込み待ち信号 WT 2 (第 6図 （d 3) ) を口 ^出力する。 第 2の書込み待ち信号 WT 2 (第 6図 （d 3) ) が ロー出力を維持した状態のときは、 画像書込み部 1は、 フレーム同期信 号 F S (第 6図 （g) ) の周期に拘わらず、 次のフレーム （D) の画像 データ GD I (第 6図 （b) ) をフレ ムメモリ 1 4に書き込む。 した がって、 次のフレーム （D) の画像データ GD I (第 6図 （a) ) のフ レームメモリ 14への書込み待ちが発生しなくなる。
その後、 書込み待ち信号出力制御回路 2 3は、 フレーム同期信号 F S (第 6図 （g) ) に基づいて、 書込待ち信号 WTの.ロー出力を検出する • と、 書込み待ち許否フラグ WTOFF (第 6図 （d 2) ) をロー状態に 切り換える。 次に、 第 5のフレーム （E) のタイミングで、 画像書込み 部 1から与えられる画像データ GD 1 (第 6図 （a) ) をフレームメモ リ 1 4に書き込むことによって生成される書込待ち信号 WT (第 6図 （ c) ) は、 そのまま第 2の書込み待ち信号 WT 2 (第 6図 （e) ) とし て書込み待ち信号出力制御回路 23から画像書込み部 1に出力される。. このように、 書込み待ち許否フラグ WTOF F (第 6図 （d) ) がロー 状態である場合は、 画像書込み部 1はそれほ'ど速い描画を必要としてい ないと判断できる。
このように、 所定期間内における、 画像書込み部 1からフレームメモ リ 1 4への画像データ GD 1の書込み回数が所定の基準回数より多い場 合は、 高速描画が必要な場合と判断し、 書込待ち許否フラグ WTOF F をハイ状態に切り替える。 そして、 書込待ち許否フラグ WT OF Fがハ ィ状態の場合は、 書込み待ち信号 WTがハイ出力されても、 画像書込み 部 1に対し、 第 2の書込み待ち信号をロー出力し、 画像書込み部 1から の画像データ書き込みを禁止しない。 これにより、 画像データの書込み 待ちが発生しない。 '
—方所定期間内における、 画像書込み部 1からフレームメモリ 14へ の画像データ GD 1の書込み回数が所定の基準回数よ少ない場合は、 高 速描画が必要でない場合と判断し、 書込待ち許否フラグ WT 0 F Fを口 一状態に切り替える。 そして、 書込待ち許否フラグ WT OF Fがロー状 態の場合は、 書込み待ち信号 WTの出力をそのまま第 2の書込み待ち信 号として画像書込み部 1に出力する。 画像書込み部 1は、 必要であれば 適宜、 画像データ書き込みを待たせる。
以上のように、 データ書込制御部 22内の書込み待ち信号出力制御回 路 2 3で画像書込み部 1の画像書込みの頻度を検出し、 画像書込み部 1 が高速の描画を必要とすると判断した場合は、 書き込み待ち信号 WTと 書込待ち許否フラグ WT O F Fとに基づいて、 ロー出力の第 2の書込み 待ち信号 WT 2を画像書込み部 1に与える。 その結果、 画像書込み部 1 は、 書き込みを待つことなく、 画像データ GD 1をフレームメモリ 1 4 に書込むことが可能となる。 第 3の実施の形態
上述した第 2の実施の形態のマトリクス型表示装置では、 データ書込 制御部 22の書込み待ち信号出力制御回路 23において、 書込み待ち許 否フラグ WT OF Fの状態に応じて第 2の書込み待ち信号 WT 2を出力 ,するか否かを制御し、 この第 2の書込み待ち信号 WT 2によって画像書 込み部 1からの画像データのフレームメモリ 1 4への書込みを待機させ ることにより、 アプリケーションの実行速度を低下させない構成として いた。 本実施の形態では、 書込み待ち信号 WTと、 書込み待ち許否フラ グ WTO F Fの両者を画像書込み部 1に出力し、 画像書込み部 1にて両 者の組合せに応じて、 新たなフレームの画像データ GD 1の書込み可否 を決定する構成とした。
<構成 > ' 第 7図はこの発明の第 3の実施の形態に係るマトリクス型表示装置を 示すプロック図である。 尚、 第 7図では第 1及び第 2の実施の形態と同 様の機能を有する要素について同一符号を付している。
<動作>
画像書込み部' 1は、 データ書込制御部 3 2からの書込み待ち信号 WT と書込み待ち許否信号 （第 2の実施の形態における 「書込み待ち許否フ ラグ」 ） WTOF Fとの両者が入力される。 書込み待ち許否信号 WTO F Fがロー出力のときには、 書込み待ち信号 WTを有効として処理して 、 この書込み待ち信号 WTに基づいて、 画像データ GD 1の出力の可否 を決定する。 即ち、 書込待ち信号 WTがハイ出力のときには、 次のフレ ームの画像データ GD 1のフレームメモリ 14への書き込みを待機させ る。 一方、 書込待ち信号 WTがロー出力のときには、 次のフレームの画 像データ GD 1のフレームメモリ 14への書き込みを開始する。
一方、 書込み待ち許否信号 WTOF Fがハイ出力のときには、 入力さ れる書込待ち信号 WTがロー出力の場合は勿論のこと、 この書込み待ち 信号 WTがハイ出力であったとしても、 次のフレームの画像データ GD 1をフレームメモリ 14に書き込む。
ここで、 書込み待ち許否信号 WTOF Fは、 書込み待ち信号出力制御 回路 3 3から画像書込み部 1に与えられる。 この書込み待ち信号出力制 御回路 3 3は、 第 2の実施の形態の書込み待ち信号出力制御回路 23と 同様に、 フレーム同期信号 F Sに対する画像データ GD 1の書込み頻度 を検出して、 フレーム 14への画像書き込みを許可するか待たせるかを 制御する。
第 7図のような構成のマトリタス型表示装置では、 画像書込み部 1が 書込み待ち許否信号 WTO F Fと、 書込み待ち信号 WTの状態に基づい て、 画像データ GD 1をフレームメモリ 14に書込むか否かを判断する 。 したがって、 高速描画が必要でない場合は、 書き込みを待たせること が可能となり、 高速 画必要な場合は待つことなく、 画像データの書き 込みを行うことが可能となる。 - 第 4の実施の形態
第 8図はこの発明の第 4の実施の形態に係るマトリクス型表示装置を 示すブロック図である。 尚、 第 8図では第 1から第 3の実施の形態と同 様の機能を有する要素について同一符号を付している。
ぐ構成 >
まず、 この実施の形態のマトリクス型表示装置が、 上記第 1の実施の 形態と異なる点を説明する。 このマトリクス型表示装置は、 第 8図の如 く、 信号電極駆動回路 20から出力されるフレ ム同期信号 F Sを、 同 期信号入力検出回路 3 4および同期信号切替回路 3 5に入力する構成と している。
同期信号入力検出回路 3 4は、 フレーム同期信号 F Sが入力されてい るか否かを検出し、 検出した結果を同期信号検出結果信号 F S Dとして 同期信号切替回路 3 5に出力する。
また、 入力制御部 1 1は、 フレーム同期信号 F Sの代わりとして使用 可能な擬似同期信号 F S 2を発生する擬似同期信号発生回路 3 6を備え 、 擬似同期信号 F S 2は同期信号切替回路 3 5に入力される。
同期信号切替回路 3 5には、 表示パネルモジュール 1 3から出力きれ るフレーム同期信号 F Sと、 擬似同期信号発生回路 3 6から出力される 擬似同期信号 F S 2と、 同期信号入力検出回路 3 4から出力される同期 信号入力検出信号 F S Dとが入力される。 そして、 同期信号切替回路 3 5は同期信号入力検出信号 F S Dに基づいて、 フレーム同期信号 F S、 または擬似同期信号 F S 2のどちらか一方を選択し、 切替後同期信号 F S Kとして同期化回路 1 7に出力する。
その他の構成は、 第 1の実施の形態と同様であるため、 説明を省略す る。 . '
<動作> .
上記のように構成されたマトリクス型表示装置の動作を説明する。 な お、 表示パネルモジュール部 1 3内の処理は、 実施の形態 1と同様であ るので、 説明は省略する。
まず、 表示パネルモジュール部 1 3からフレーム同期信号 F Sが同期 信号入力検出回路 3 4および同期信号切替回路 3 5に入力される場合に ついて説明する。 フレーム同期信号 F Sが同期信号入力検出部 3 4に入 力されると、 同期信号入力検出回路 3 4は、 同期信号 F Sが入力されて いることを示すため、 同期信号入力検出信号 F S Dをロー出力する。 擬似同期信号発生回路 3 6は、 入力制御部 1 2等の内部回路 （図示せ ず) · が有するクロックを分周し、 フレーム同期信号 F Sに近い周波数の 信号である擬似同期信号 F S 2を発生する。 なお、 入力制御部 1 2の構 成によっては、 擬似同期信号 F S 2がフレーム同期信号 F Sに近い周波 数である必要は無くなり、 フレーム同期信号 F Sより高い周波数の信号 でもよい。 擬似同期信号 F S 2は、 擬似同期信号発生回路 3 6から出力 され、 同期信号切替回路 3 5に入力される。
同期信号入力検出回路 3 4から出力された同期信号入力検出信号 F S Dがロー出力の場合は、 フレーム同期信号 F Sが表示パネルモジュール 部 1 3から同期信号切替回路 3 5に入力されている状態である。 したが つて、 同期信号切替回路 3 5は、 フレーム同期信号 F Sを切替後同期信 号 F S Kとして同期化回路 1 7に出力する。
このように、 フレーム同期信号 F Sが同期信号検出回路 3 4、 同期信 号切替回路 3 5に入力されている場合は、 第 8図に示したマトリタス型 表示装置は実施の形態 1で説明した装置と同様の動作をすることが可能 であり、 入力制御部 1 2から表示パネルモジュ ル 1 3に画像データ G D 2を転送することが可能となる。
次に、 表示パネルモジュール部 1 3からフレーム同期信号 F Sが、 同 期信号入力検出回路 3 4、 及び同期信号切替回路 3 5に入力されない場 合について説明する。 フレーム同期信号 F Sが同期信号入力検出回路 3 4に入力されない場合、 同期信号入力検出回路 3 4は、 同期信号が入力 されていないことを示すため、 同期信号入力検出信号 F S Dをハイ出力 する。
同期信号入力検出回路 3 4から出力された同期信号入力検出信号 F S Dがハイ出力の場合は、 フレーム同期信号 F Sが表示パネルモジュール 部 1 3から同期信号切替回路 3 5に入力されていない状態である。 した がって、 同期信号切替回路 3 5は、 擬似同期信号 F S 2を切替後同期信 号 F S Kとして同期化回路 1 7に出力する。 なお、 入力制御部 1 2における他の構成要素は、 実施の形態 1と同様 の動作を行うので、 説明を省略する。
このように、 第 8図に示した構成とすると、 フレーム同期信号 F Sが 入力制御部 1 2に入力されない場合でも、 擬似同期信号 F S 2により、 フレームメモリ 1 4からモジュール内フレームメモリ 1 8への画像デー タ G D 2の転送が可能となる。
なお、 第 2、 第 3の実施の形態に係るマ トリクス型表示装置にも、 同 期信号入力検出回路 3 4、 同期信号切替回路 3 5、 擬似同期信号発生回 路 3 6を追加することが可能である。 第 5の実施の形態
第 9図はこの発明の第 5の実施の形態に係るマトリクス型表示装置を 示すプロック図である。 尚、 第 9図では第 1から第 4の実施の形態と同 様の機能を有する要素について同一符号を付している。
<樺成 >
まず、 第 5の実施の形態のマトリクス型表示装置が、 上記第 1の実施 の形態と異なる点を説明する。 このマトリクス型表示装置は、 第 9図の 如く、 表示パネノレモジュール 1 3の他に、 第 2の表示モジユーノレ 1 3 0 を備える。
第 2の表示モジュール 1 3 0は、 表示モジュール 1 3と同様に、 その 内部に第 2のモジュール内フレームメモリ 1 8 0、 第 2の表示パネル 1 9 0、 信号電極駆動回路 2 0 0、 及び走査電極駆動回路 2 1 0とを備え る。 第 2の信号電極駆動回路 2 0 0は、 第 2モジュール内フレームメモ リに対し読出制御信号 R C Aを出力し、 第 2の走査電極駆動回路 2 1 0 に対しライン同期信号 L S Aとフレーム同期信号 F S Aとを出力する。 なお、 フレーム同期信号 F S Aは、 同期信号選択回路 3 0にも出力され る。 さらに、 入力制御部 1 2は、 表示パネルモジュール 1 3からのフレー ム同期信号 F Sと、 第 2の表示パネルモジュール 1 30からのフレーム 同期信号 F S Aとが入力される同期信号選択回路 30を備える。 同期信 号選択回路 30は、 画像書込み部 1からのフレーム同期選択信号 FF S に基づいてフレーム同期 ί言号 F Sまたはフレーム同期信号 F SAのどち らかを選択し、 選択した信号を選択後フレーム同期信号 F S 3として同 期化回路 1 7に出力する。
その他の構成は、 第 1の実施の形態と同様であるため、 説明を省略す る。
ぐ動作〉
上記のように構成されたマトリクス型表示装置の動作を、 第 1 0図の タイミングチヤートを参照して説明する。 なお、 第 1 0図 (a) から ( e) 、 及び （f ) の各図は、 それ.ぞれ第 2図 （a) から （e) 、 及び （ f ) の各図に対応する。 そして、 第 10図 （k l) はデータ読出制御部 1 6が表示パネルモジュール部 1 3内のモジュール内フレームメモリ 1 8に対し出力する第 1の選択信号 C S 1、 同図 .（k 2) はデータ読出制 御部 1 6が第 2の表示パネルモジュール部 1 30内のモジュール内フレ ームメモリ 1 80に対し出力する第 2の選択信号 C S 2、 同図 （g l) は信号電極駆動回路 20から走査電極駆動回路 2 1及び同期化回路 1 7 に与えられるフレーム同期信号 F S、 同図 （g l) は信号電極駆動回路 200から走査電極駆動回路 2 1 0及び同期化回路 1 7に与えられる第 2のフレーム同期信号 F S 2、 同図 （g 3) は、 同期信号選択回路 30 が同期化回路 1 7に対し出力する選択後フレーム同期信号 F S 3、 同図 (h 1) はモジュール内フレームメモリ 1 8から読み出されて信号電極 駆動回路 20に入力される画像データ GD 3、 同図 （h 2) は第 2のモ ジュール内フレームメモリ 1 80から読み出されて第 2の信号電極駆動 回路 200に入力される画像データ GD 3 0をそれぞれ示している。 本実施の形態におけるマトリクス型表示装置では、 入力制御部 1 2の 動作を同期信号選択回路 3 0で選択されたフレーム同期信号 F Sか第 2 のフレーム同期信号 F S 2のどちらか一方に同期させる。 したがって、 選択された信号を出力している表示パネルモジュールが、 高速の描画が 必要でない画像を表示する場合もありえるので、 書込み待ち信号出力制 御回路 3から書込み待ち信号 WTを許可するべく、 第 1 0図 （a) に示 したように、 画像書込み部 1は、 WT出力制御信号 WTOCとしてハイ 信号を出力する。 この場合、 書込み待ち信号出力制御回路 3は、 画像書 込み部 1からの WT出力制御信号 WT O Cがハイ出力であることから、 書込み待ち信号 WTの出力が許容されていると判断する。 同期信号選択 回路 30では、 フレーム同期信号 F Sが選択されているとする。
また、 第 1 0図 （h i) の （A) は予めモジュール内メモリ 1 8に書 込まれ表示パネル 1 9に表示されている画像、 同図 （h 2) の （X) は 、 '予め第 2のモジュール内メモリ 1 80に害込まれ第 2の表示パネル 1 90に表示されている画像をそれぞれ示している。 .
そして、 第 9図において、 外部の画像書込み部 1からマトリクス型表 示装置 1 1の入力制御部 1 2に表示モジュール 1 3用の画像データ (B ) が GD 1として入力されると、 この画像データ GD Iは、 データ書込 制御部 2により制御されて一旦フレームメモリ 14に記憶される。
ここで、 第 1 ,0図 （b) に示したように、 画像データ GD Iのフレー ムメモリ 14への記憶処理がタイミング t 1で終了すると、 第 1 0図 （ c) に示したように、 t lのタイミングで、 書込完了信号 WEがデータ 書込制御部 2から同期化回路 1 7に出力される。
また、 データ書込制御部 2の書込み待ち信号出力制御回路 3は、 画像 書込み部 1からの WT出力制御信号 WTOCがハイ出力であることから 、 書込み待ち信号 WTの出力が許容されていると判断しているので、 上 記のタイミング t 1において、 次のフレームの画像データ （C) をフレ ームメモリ 1 4に書き込まないように、 第 1 0図 （d ) に示したように 、 書込待ち信号 W Tを画像書込み部 1に出力する。 ，
ところで、 表示パネルモジュール部 1 3内の信号電極駆動回路 2 0は 、 図示しない発振回路によって発生された基準信号に基づいて、 読出制 御信号 R Cを生成してモジュ ル内フレームメモリ 1 8に向けて出力す ると共に、 フレーム同期信号 F S (第 1 0図 （g l ) ) をタイミング t 3で走査電極駆動回路 2 1及び同期化回路 1 7に出力し、 さらにライン 同期信号 L.Sを生成して走查電極駆動回路 2 1に出力する。
同様に、 第 2の表示パネルモジュール部 1 3 0内の第 2の信号電極駆 動回路 2 0 0は、 信号電極駆動回路 2 0用の発振回路とは異なる発振回 路によって発生された基準信号に基づいて、 第 2の読出制御信号 R C A を生成して第 2のモジュール内フレームメモリ 1 8に向けて出力すると 共に、 第 2のフレーム同期信号 F S A (第 1 0図 ( g 2 ) ) を第 2の走 查電極駆動回路 2 .1 0及び同期化回路 1 7に出力し、 さらに第 2のライ ン同期信号 L S Aを生成して走査電極駆動回路 2 1に出力する。 第 2の 走查電極駆動回路 2 1 0では、 第 2のフレーム同期信号 F S Aおよぴ第 2のライン同期信号 L S Aに基づいて、 第 2の表示パネル 1 9 0の走査 電極に対する制御信号を生成して出力する。
同期信号選択回路 3 0は、 外部の画像書込み部 1から入力きれるフレ ーム同期信号選択制御信号 F S Sに従い、 表示モジュール 1 3から出力 されるフレーム同期信号 F S (第 1 0図 （g l ) ) を選択するよう制御 されているので、 同期信号選択回路 3 0はフレーム同期信号 F Sを選択 後フレーム同期信号 F S 3として同期化回路 1 7に出力する。
同期化回路 1 7は、 データ書込制御部 2から書込完了信号 W Eが与え られた時点で、 リセットされて待ち状態に移行し、 第 1 0図 （g 3 ) に 示した選択後フレーム同期信号 F S 3が最初に入力されるまで待機する ことになる。 そして、 選択後フレーム同期信号 F S (第 1 0図 （g 3) ) が同期化 回路 1 7に入力されると、 その入力されたタイミング t 3に同期して、 読出開始信号 RKがデータ読出制御部 1 6に出力される。 すると、 この タイミング t 3で、 データ読出制御部 1 6は、 フレームメモリ 1 4に一 時記憶された表示モジュール 1 3用の画像データ GD 1を読み出すとと もに第 1の選択信号を出力し （第 1 0図 （k l) ) 、 読み出した画像デ ータを画像データ GD 2 (第 1 0図 （e) ) としてモジュール内フレー ムメモリ 1 8に転送する。 即ち、 第 1 0図において、 モジュール内フレ ームメモリ 1 8に記憶された （n+ 2) 番目の画像データを読出すため の選択後フレーム同期信号 F S 3 (第 1 0図 （g 3) ) の出力タイミン グ t 3に同期させて、 データ読出制御部 1 6の指示に基づいて、 フレー ムメモリ 14からモジュール内フレームメモリ 1 8に対し、 次の画像デ ータ GD 2 (第 1 0図 (e) ) の転送が行われる。
また、 画像データ GD 3 (第 10図 （h i) ) は、 選択後フレーム同 期信号 F S 3 (第 10図 （g 3) ) のタイミング t 3より遅延時間 DT 1だけ遅れたタイミング t 4で、 モジュール内フレームメモリ 1 8から 信号電極駆動回路 20に出力される。
したがって、 モジュール内フレームメモリ 1 8に記憶された （n+ 2 ) 番目の画像データを GD 3として読み出す時点では、 新規に転送され て記憶された画像データ （B) を GD 3として読み出すことになり、 画 像データ読み出し中に 1枚のフレームの途中で新規に転送された画像デ ータに切り替わることが無くなる。
次の書き込みデータである画像データ （C) は、 第 ί θ図 （c) の書 込完了信号 WEのタイミング t 1から、 第 1 0図 （ί) の読出完了信号 REが出力されるタイミング t 5の間 （即ち、 書込待ち信号 WTがハイ - 出力となっている間） 、 フレームメモリ 14への書込みが行なわれない そして、 タイミング t 5で読出完了信号 RE (第 1 0図 （f ) ) がデ 一タ読出制御部 1 6からデータ書込制御部 2に与えられると、 書込待ち 信号 WT (図 2 (d) ) はロー出力に切り替わる。 これにより、 タイミ ング t 5の時点で、 画像書込み部 1からの次のフレームの画像データ （ C) (第 1 0図 （b) ) 力 S、 フレームメモリ 1 4に書込まれる。
ここで、 画像データ GD 2 (第 1 0図 （e) ) は、 選択後フレーム同 期信号 F S 3のタイミング t 3に同期して入力制御部 1 2から表示パネ ルモジュール部 1 3に与えられ、 また、 （n+ 2) 番目の画像データ G D 3 (第 10図 （h i) ) は、 タイミング t 3から DT 1だけ遅延した タイミング t 4に同期して読み出される。 選択後フレーム同期信号 F S 3 (第 1 0図 （g 3) ) のタイミング t 3は、 画像データ GD 3の出力 が開始されるタイミング t 4より DT 1だけ先行するだけであるので、 第 1 0図 (h i) の （n+ 1) フレーム目の画像データ GD 3は、 転送 中の画像デ'ータ （B) のフレームの途中で切り替わることはない。
また、 t 5のタイミングでフレームメモリ 14に書込まれた次のフレ ームの画像データ （C) については、 モジュール内フレームメモリ 1 8 から画像データ (B) が読み出された次の選択後フレーム同期信号 F S 3のタイミング t 6で、 モジュール內フレーム 1 8への転送が開始され る。
このようにして、 マトリタス型表示装置 1 1では、 選択後フレーム同 期信号 F S 3、 この場合は表示パネル 1 9のフレーム周 ¾F Sと同期さ せて画像データ GD 2 (第 1 0図 （e) ) がフレームメモリ 1 4からモ ジユーノレ内フレームメモリ 1 8に転送されるため、 モジユーノレ内フレー ムメモリ 1 8への画像データ GD 2 (第 1 0図 （e ) ) の転送処理と、 モジュール内フレームメモリ 1 8から信号電極駆動回路 20への画像デ ータ GD 3 (第 1 0図 （h i) ) の読み出し処理が、 モジュール内フレ ームメモリ 1 8内の同一ァドレスを対照として一致して行われるのを防 止できる。 このことから、 表示パネル 1 9に表示される画像の 1フレー ムの途中で次の 1フレームの画像に切り替わるのを防止するようにデー タ転送を制御することから、 動画像やグラフィックス画像を表示させた ときに、 1画面の上部と下部の画像内容が時間的にずれる事態が発生す るのを防止でき、 なめらかな映像を表示することができる。
次に、 第 2の表示パネル 1 90に表示される画像データに付いて説明 する。 上記で説明したように、 同期信号選択回路 3 0で選択された信号 は、 フレーム同期信号 F Sであり、 第 2のフレーム同期信号 F S Aでは ない。 したがって、 第 1 0図 （b) に示したように、 画像データ （Y) の第 2のモジユーノレ内フレームメモリ 1 8 0への書込みは、 第 2のフレ ーム同期信号 F S Aとは非同期で行われることになり、 第 2の表示パネ ル 1 90に表示される画像は、 時間的にずれた部分が存在することとな る。
すなわち、 仮 、 フレームメモリ 14から第 2のモジユーノレ内フレー ムメモリ 1 90への画像データの書込が、 第 2のフレーム同期信号 F S Aに同期して行われるとすると、 第 2のフレーム同期信号 F S Aが第 1 0図 (g 2) の t 8のタイ ミングで画像データ (Y) をフレームメモリ 14から読み出し、 第 2のモジュール内フレームメモリに書込まれると 、 第 10図 （h 2) に示すように DT 2のタイミングだけ遅延.じて第 2 のモジュール内フレームメモリ 1 8 0から画像データ （Y) 力 S (n + 5 ) 番目のデータとして、 第 2の表示パネル 1 90に表示される。
しかし がら、 フレーム同期信号 F Sが選択後フレーム同期信号 F S 3として選択されているため、 この場合は第 1 0図 （g 3) の t 9のタ イミングで画像データ （Y) がフレームメモリ 14から読み出され第 2 のモジ立ール内フレームメモリ 1 8 0に書込まれることとなる。 したが つて、 第 2の表示パネル 1 90に表示される （n+ 5) フレーム目の画 像データは、 第 1 0図 （h 2) に示すように、 1フレーム中に画像デー タ （X ) と画像データ （Y ) とが切り替わるような画像が表示されるこ ととなる。
第 1 0図 （h 2 ) の （n + 5 ) フレーム目のような画像データが、 フ レーム毎に画面全体が更新されるような画像、 例えばカメラ画像等であ る場合には、 画像の切れ目が目立ちやすくなり画像の品質が劣化する。 しかし、 第 1 0図 （h 2 ) の （n + 5 ) フレーム目のような画像データ が更新領域が小さいような画像、 例えば時計等の場合には、 画像の切れ 目はあまり目立たず、 画像の品質劣化は大きくない。
すなわち、 画像書込み部 1は、 フレーム同期信号選択制御信号 F S S を同期信号選択部 3 0に出力し 表示パネルモジュール部 1 3からのフ レーム同期信号 F S、 または表示パネルモジュール部 1 3 0からのフレ ーム同期信号 F S Aのどちらかを選択させる。 この際、 フレームごとに カメラ画像等の画面全体または大部分が更新される画像を表示する表示 モジュール部を選択させることにより、 滑らかな画像を表示することが 可能である。 一方、 選択されなかった他方の表示パネルに表示する画像 は、 通常、 グラフィックス画像等の部分的な更新のみが必要な画像を表 示する場合が多いので、 画像の切れ目がわかりにくく、 表示品位の劣化 が小さい画像の表示を実現できる。
また、 前記は使用しているアプリケーションの種類により、 同期信号 選択部 3 0で表示パネルモジュール部 1 3からのフレーム同期信号 F S または表示パネルモジュール部 1 3 0からのフレーム同期信号 F S Aの どちらかを選択することにより、 力メラ画像等の画面全体または大部分 が更新される画像を表示する表示モジュールを優先させて、 滑らかな画 像を表示することとしたが、 一方の表示モジュールが表示オフ状態、 も しくは電源が入っていない状態にある場合は、 他方の表示画像の内容に 依らず画像を表示している表示パネルモジュール部からのフレーム同期 信号を選択して、 この選択後フレーム同期信号に同期して表示するよう に制御しても良い。
さらに、 第 4の実施の ^態で説明したように、 同期信号入力回路 3 4 、 同期信号切替回路 3 5、 擬似同期信号発生回路 3 6を備える構成とし てもよい。
産業上の利用可能性
この発明に係るマトリタス型表示装置は、 画像書込み部から入力さ れる画 ^データを少なくとも 1フレーム以上記憶可能なフレームメモリ と、 フレームメモリへの画像データの書込みを待機させるための書込み 待ち信号を画像書込み部に出力すると共に、 画像書込み部から入力され る画像データのフレーム毎のフレームメモリへの書込完了時に書込完了 信号を出力するデータ書込制御回路と、 書込完了信号とフレーム同期信 号とに基づいて、 読出開始信号を出力する同期化回路と、 読出開始信号 に基づいて、 フレームメモリに記憶された画像データを読み出すデータ 読出制御回路と、 フレームメモリから読み出された画像データを記憶す るモジュール内フレームメモリ と、 フレーム同期信号を出力すると共に 、 モジュール内フレームメモリに記憶された画像データを読み出し、 画 像データを表示させる表示パネルを駆動する表示駆動回路とを有するこ ととしたものである。 その結果、 高速描画が必要なアプリケーションを 起動する場合は書き込みを待たせることなく描画するので、 描画速度の 低下を防止することができる。 一方、 高速描画が必要でないアプリケー シヨンを起動する場合は、 必要であれば書込みを待たせるので、 描画像 の内容が時間的にずれる事態を防止することができる。

Claims

請 求 の 範. 囲
1 . 画像書込み部から入力される画像データを少なく とも, 1フレーム 以上記憶可能なフレームメモリと、
当該フレームメモリへの画像データの書込みを待機させるための書込 み待ち信号を前記画像書込み部に出力すると共に、 当該画像書込み部か ら入力される画像データのフレーム毎の当該フレームメモリへの書込完 了時に書込完了信号を出力するデータ書込制御回路と、
前記書込完了信号とフレーム同期信号とに基づいて、 読出開始信号を 出力する同期化回路と、
前記読出開始信号に基づいて、 前記フレームメモリに記憶された画像 データを読み出すデータ読出制御回路と、
前記フレームメモリから読み出された画像データを記憶するモジユー ノレ内フレームメモリ と、
前記フレーム同期信号を出力すると共に、 前記モジュール内フレーム メモリに記憶された画像データを読み出し、 当該画像データを表示させ る表示パネルを駆動する表示駆動回 と
を備えるマトリクス型表示装置。
2 . データ読出制御回路は、 画像データのフレーム毎の読出完了時に 読出完了信号を出力し、 . .
データ書込制御回路は、 当該読出完了信号に基づいて書込み待ち信号 を制御すること
を特徴とする請求の範囲第 1項に記載のマトリクス型表示装置。
3 . 書込み待ち信号の出力を許可するか否かを設定する出力制御信号 力 画像書込み部からデータ書込み制御回路に入力されているときは、 書込み待ち信号の出力が禁止されること
を特徴とする請求の範囲第 1項に記載のマトリクス型表示装置。
4 . データ書込み制御回路は、
フレーム同期信号を基準として画像書込み部からフレームメモリへの 画像データの書込頻度を検出し、
当該検出結果に基づいて書込み待ち信号を制御すること
を特徴とする請求の範囲第 1項に記載のマトリクス型表示装置。
5 . データ書込み制御回路は、
画儉書込み部からフレームメモリへの画像データの書込頻度を所定の に基づいて検出し、
当該検出結果に基づいて書込待ち信号を制御すること
を特徴とする請求の範囲第 1項に記載のマトリタス型表示装置。
6 . 同期信号の有無を検出し、 当該検出結果に基づく同期信号入力検 出信号を出力する同期信号入力回路と、
擬似同期信号を出力する擬似同期信号と、 '
上記同期信号入力検出信号に基づいて、 同期信号又は擬似同期信号の どちらか一方を選択し、 切替後同期信号として出力する同期信号切替回 路とを備え、
同期化信号は、 当該切替後同期信号と書込完了信号とに基づいて、 読 出開始信号を出力すること
を特徴とする請求の範囲第 1項に記載のマトリクス型表示装置。
7 . モジユーノレ内フレームメモリ と、
表示駆動回路と、
当該表示駆動回路により前記モジュール内フレームメモリから読み ' 出された画像データを表示する表示パネルと
からなる表示パネルモジュール部を複数備え、
前記複数の表示駆動回路からフレーム同期信号が入力される同期信 号選択回路は、 画像書き込み部から指示に基づき、 前記複数のフレーム 同期信号から' 1のフレーム同期信号を選択し、 当該選択されたフレーム 同期信号を選択後フレーム同期信号として出力し、
同期化回路は、 当該選択後フレーム同期信号と書込完了信号とに基づ いて読出開始信号を出力すること
を特徴とする請求の範囲第 1項に記載のマトリクス型表示装置。
8 . 画像書込み部から入力される画像データを少なくとも 1フレーム 以上記憶可能な第 1の記憶ステップと、
当該第 1ステップでの画像データの書込みを待機させるための書込み 待ち信号を前記画像書込み部に出力すると共に、 当該画像書込み部から 入力される画像データのフレーム毎の当該フレームメモリへの書込完了 時に書込完了信号を出力するデータ書込完了ステップと、
前記書込完了信号とフレーム同期信号とに基づいて、 読出開始信号を 出力する読出開始ステップと、
前記読出開始信号に基づいて、 前記フレームメモリに記憶された画像 データを読み出すデータ読出ステップと、
前記フレームメモリから読み出された画像データを記' 11する第 2の記 憶ステップと、
前記フレーム同期信号を出力すると共に、 前記モジュール内フレーム メモリに記憶された画像データを読み出し、 当該画像データを表示させ る表示パネルを駆動する表示駆動ステップと
を備えるマトリクス型表示装置の表示方法。
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