JPH05158435A - 表示装置の制御方法及び制御回路 - Google Patents
表示装置の制御方法及び制御回路Info
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- JPH05158435A JPH05158435A JP3322144A JP32214491A JPH05158435A JP H05158435 A JPH05158435 A JP H05158435A JP 3322144 A JP3322144 A JP 3322144A JP 32214491 A JP32214491 A JP 32214491A JP H05158435 A JPH05158435 A JP H05158435A
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 本発明はホストシステムから制御信号や表示
データを入力されて表示を行なうプラズマディスプレイ
ユニット等の表示装置の制御方法及び制御回路に関し、
表示品質の劣化を防止した制御方法及び制御回路を実現
することを目的とする。 【構成】 ホストシステム１７から表示データをメモリ
２２に書き込むときは、それに先立ってホストシステム
１７からＤ型フリップフロップ２４への信号ＸＤＲＥＱ
をローレベルとする。これにより、Ｄ型フリップフロッ
プ２４のＸＱ出力がハイレベルとなり、垂直同期信号Ｘ
ＶSYNCINのプラズマディスプレイ制御回路３への送出を
停止する。この停止により、プラズマディスプレイパネ
ル５はメモリ２２から読み出される表示データによる表
示書き換えは行なわず、前フレームの表示を保持する。
この状態でホストシステム１７から表示データをメモリ
２２に書き込む。
データを入力されて表示を行なうプラズマディスプレイ
ユニット等の表示装置の制御方法及び制御回路に関し、
表示品質の劣化を防止した制御方法及び制御回路を実現
することを目的とする。 【構成】 ホストシステム１７から表示データをメモリ
２２に書き込むときは、それに先立ってホストシステム
１７からＤ型フリップフロップ２４への信号ＸＤＲＥＱ
をローレベルとする。これにより、Ｄ型フリップフロッ
プ２４のＸＱ出力がハイレベルとなり、垂直同期信号Ｘ
ＶSYNCINのプラズマディスプレイ制御回路３への送出を
停止する。この停止により、プラズマディスプレイパネ
ル５はメモリ２２から読み出される表示データによる表
示書き換えは行なわず、前フレームの表示を保持する。
この状態でホストシステム１７から表示データをメモリ
２２に書き込む。
Description
【０００１】
【産業上の利用分野】本発明は表示装置の制御方法及び
制御回路に係り、特にホストシステムから制御信号や表
示データを入力されて表示を行なうプラズマディスプレ
イユニット等の表示装置の制御方法とそれに用いる制御
回路に関する。
制御回路に係り、特にホストシステムから制御信号や表
示データを入力されて表示を行なうプラズマディスプレ
イユニット等の表示装置の制御方法とそれに用いる制御
回路に関する。
【０００２】近年、ホストシステムから制御信号や表示
データを受けるコントロール部を有した表示装置の要求
が増大してきている。かかる表示装置では、ホストシス
テムからの表示データをコントロール部に書き込む際
に、コントロール部から出力されるデータに悪影響を与
えないような制御方法及び制御回路が必要とされる。
データを受けるコントロール部を有した表示装置の要求
が増大してきている。かかる表示装置では、ホストシス
テムからの表示データをコントロール部に書き込む際
に、コントロール部から出力されるデータに悪影響を与
えないような制御方法及び制御回路が必要とされる。
【０００３】
【従来の技術】図４は従来の表示装置の一例の構成図を
示す。同図中、プラズマディスプレイユニット１はコン
トロール部２，プラズマディスプレイ制御回路３，プラ
ズマディスプレイ駆動回路４及びプラズマディスプレイ
パネル５よりなるメモリ方式の表示装置である。コント
ロール部２はディスプレイコントローラ６及びメモリ７
よりなる。ディスプレイコントローラ６はプラズマディ
スプレイパネル５の表示に必要な垂直同期信号、水平同
期信号、クロック信号及びデータ（ＤＡＴＡ）信号など
の各種の信号を発生してプラズマディスプレイ制御回路
３へ出力する。
示す。同図中、プラズマディスプレイユニット１はコン
トロール部２，プラズマディスプレイ制御回路３，プラ
ズマディスプレイ駆動回路４及びプラズマディスプレイ
パネル５よりなるメモリ方式の表示装置である。コント
ロール部２はディスプレイコントローラ６及びメモリ７
よりなる。ディスプレイコントローラ６はプラズマディ
スプレイパネル５の表示に必要な垂直同期信号、水平同
期信号、クロック信号及びデータ（ＤＡＴＡ）信号など
の各種の信号を発生してプラズマディスプレイ制御回路
３へ出力する。
【０００４】メモリ７は少なくとも一画面分の表示デー
タの書き込み、読み出しが自由なランダム・アクセス・
メモリであり、ディスプレイコントローラ６からのアド
レス信号や書き込み／読み出し制御信号に基づいて書き
込み／読み出し制御される。また、ホストシステム８は
表示データ及び水平同期信号、垂直同期信号などの制御
信号を発生する。
タの書き込み、読み出しが自由なランダム・アクセス・
メモリであり、ディスプレイコントローラ６からのアド
レス信号や書き込み／読み出し制御信号に基づいて書き
込み／読み出し制御される。また、ホストシステム８は
表示データ及び水平同期信号、垂直同期信号などの制御
信号を発生する。
【０００５】次に上記の従来装置の動作について説明す
る。まず、ホストシステム８は表示データ（ＤＡＴＡ信
号）及び制御信号を発生してコントロール部２へ出力す
る。ここで、ホストシステム８が発生する表示データ及
び制御信号は、既存の例えば液晶表示装置用のフォーマ
ットで発生されるため、これらをプラズマディスプレイ
パネル５の表示に適したフォーマットに変換する必要が
ある。
る。まず、ホストシステム８は表示データ（ＤＡＴＡ信
号）及び制御信号を発生してコントロール部２へ出力す
る。ここで、ホストシステム８が発生する表示データ及
び制御信号は、既存の例えば液晶表示装置用のフォーマ
ットで発生されるため、これらをプラズマディスプレイ
パネル５の表示に適したフォーマットに変換する必要が
ある。
【０００６】そこで、上記のホストシステム８からの表
示データ及び制御信号はコントロール部２内のディスプ
レイコントローラ６に供給され、表示データのみがディ
スプレイコントローラ６内のバッファメモリを経て一旦
メモリ７に一画面分書き込まれる。そして、ディスプレ
イコントローラ６はメモリ７に書き込んだ一画面分の表
示データを、自ら生成した垂直同期信号ＸＶSYNC，水平
同期信号ＸＨSYNC及びクロック信号ＣＬＫに夫々同期さ
せて読み出し、プラズマディスプレイ制御回路３に転送
する。
示データ及び制御信号はコントロール部２内のディスプ
レイコントローラ６に供給され、表示データのみがディ
スプレイコントローラ６内のバッファメモリを経て一旦
メモリ７に一画面分書き込まれる。そして、ディスプレ
イコントローラ６はメモリ７に書き込んだ一画面分の表
示データを、自ら生成した垂直同期信号ＸＶSYNC，水平
同期信号ＸＨSYNC及びクロック信号ＣＬＫに夫々同期さ
せて読み出し、プラズマディスプレイ制御回路３に転送
する。
【０００７】図５（Ａ），（Ｂ），（Ｃ）及び（Ｄ）は
夫々上記の垂直同期信号、水平同期信号、クロック信号
及び表示データ（ＤＡＴＡ信号）を示す。これらの信号
はプラズマディスプレイ制御回路３でプラズマディスプ
レイパネル５の表示に適した信号とされた後、プラズマ
ディスプレイ駆動回路４を介してプラズマディスプレイ
パネル５に表示データが表示される。
夫々上記の垂直同期信号、水平同期信号、クロック信号
及び表示データ（ＤＡＴＡ信号）を示す。これらの信号
はプラズマディスプレイ制御回路３でプラズマディスプ
レイパネル５の表示に適した信号とされた後、プラズマ
ディスプレイ駆動回路４を介してプラズマディスプレイ
パネル５に表示データが表示される。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
の表示装置では、ディスプレイコントローラ６がメモリ
７のリードサイクルの合い間をぬってホストシステム８
からの表示データを少しずつメモリ７に書き込んでいる
が、ホストシステム８からの表示データは図５（Ｅ）に
示す如くコントロール部２の出力信号とは無関係に、か
つ、ランダムに入力されるため、ディスプレイコントロ
ーラ６内のバス上でメモリ７から読み出された表示デー
タと図５（Ｄ），（Ｅ）に示す如くぶつかってしまうこ
とがある。
の表示装置では、ディスプレイコントローラ６がメモリ
７のリードサイクルの合い間をぬってホストシステム８
からの表示データを少しずつメモリ７に書き込んでいる
が、ホストシステム８からの表示データは図５（Ｅ）に
示す如くコントロール部２の出力信号とは無関係に、か
つ、ランダムに入力されるため、ディスプレイコントロ
ーラ６内のバス上でメモリ７から読み出された表示デー
タと図５（Ｄ），（Ｅ）に示す如くぶつかってしまうこ
とがある。
【０００９】すると、メモリ７から読み出された表示デ
ータの値が変化してディスプレイコントローラ６からプ
ラズマディスプレイ制御回路３へ出力されてしまうた
め、プラズマディスプレイパネル５では本来点灯（又は
消灯）すべきセルが点灯したり消灯したりすることによ
るちらつきとなって表示され、表示品質の劣化をもたら
してしまう。
ータの値が変化してディスプレイコントローラ６からプ
ラズマディスプレイ制御回路３へ出力されてしまうた
め、プラズマディスプレイパネル５では本来点灯（又は
消灯）すべきセルが点灯したり消灯したりすることによ
るちらつきとなって表示され、表示品質の劣化をもたら
してしまう。
【００１０】本発明は上記の点に鑑みなされたもので、
ホストシステムからの入力信号書き込み時には表示装置
の表示書き換えを停止することにより、上記の課題を解
決した表示装置の制御方法及び制御回路を提供すること
を目的とする。
ホストシステムからの入力信号書き込み時には表示装置
の表示書き換えを停止することにより、上記の課題を解
決した表示装置の制御方法及び制御回路を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図を示す。本発明になる表示装置の制御方法は、図１
（Ａ）に示す如くホストシステムから表示データのコン
トロール部内のメモリへの書き込みに先立って出力され
る書き込み要求信号の入力の有無を判定し（ステップ１
０１）、書き込み要求信号が入力されたと判定されたと
きはコントロール部から表示部へ出力される同期信号の
送出を停止する（ステップ１０２）。
図を示す。本発明になる表示装置の制御方法は、図１
（Ａ）に示す如くホストシステムから表示データのコン
トロール部内のメモリへの書き込みに先立って出力され
る書き込み要求信号の入力の有無を判定し（ステップ１
０１）、書き込み要求信号が入力されたと判定されたと
きはコントロール部から表示部へ出力される同期信号の
送出を停止する（ステップ１０２）。
【００１２】そして、同期信号の送出停止後ホストシス
テムに対して書き込み許可信号を出力すると共に、ホス
トシステムからの表示データのコントロール部内のメモ
リへの書き込みを可能とする（ステップ１０３）。
テムに対して書き込み許可信号を出力すると共に、ホス
トシステムからの表示データのコントロール部内のメモ
リへの書き込みを可能とする（ステップ１０３）。
【００１３】また、本発明になる表示装置の制御回路
は、図１（Ｂ）に示す如く、ホストシステム１７から表
示データ及び制御信号を入力信号として受け、一画面分
の表示データを書き込むメモリ１２を含むコントロール
部１１と、コントロール部１１内のメモリ１２から読み
出された前記表示データを表示する表示部１３とを有す
る表示装置の制御回路であって、ラッチ回路１５とゲー
ト回路１６とを有する。
は、図１（Ｂ）に示す如く、ホストシステム１７から表
示データ及び制御信号を入力信号として受け、一画面分
の表示データを書き込むメモリ１２を含むコントロール
部１１と、コントロール部１１内のメモリ１２から読み
出された前記表示データを表示する表示部１３とを有す
る表示装置の制御回路であって、ラッチ回路１５とゲー
ト回路１６とを有する。
【００１４】ここで、ラッチ回路１５は前記ホストシス
テム１７から前記表示データのコントロール部１１内の
メモリ１２への書き込みに先立って送出される書き込み
要求信号又は表示データの一画面分の出力終了により送
出される書き込み要求解除信号を、コントロール部１１
により生成された同期信号でラッチし、書き込み要求信
号ラッチ時には書き込み許可信号を前記ホストシステム
１７へ返す。
テム１７から前記表示データのコントロール部１１内の
メモリ１２への書き込みに先立って送出される書き込み
要求信号又は表示データの一画面分の出力終了により送
出される書き込み要求解除信号を、コントロール部１１
により生成された同期信号でラッチし、書き込み要求信
号ラッチ時には書き込み許可信号を前記ホストシステム
１７へ返す。
【００１５】また、ゲート回路１６はラッチ回路１５の
出力信号と前記コントロール部１１により生成された同
期信号とが供給され、前記書き込み要求信号ラッチ後は
前記書き込み要求解除信号がラッチ回路１５でラッチさ
れるまで、入力同期信号の前記表示部１３への送出を阻
止する。
出力信号と前記コントロール部１１により生成された同
期信号とが供給され、前記書き込み要求信号ラッチ後は
前記書き込み要求解除信号がラッチ回路１５でラッチさ
れるまで、入力同期信号の前記表示部１３への送出を阻
止する。
【００１６】
【作用】本発明制御方法では、ホストシステム１７がメ
モリ１２に表示データを書き込むときは、予め同期信号
の表示部１３への転送を停止し（図１のステップ１０
２）、コントロール部１１から表示データを表示部１３
へ供給するが、供給された表示データによる表示部１３
での書換えを行なわせないようにする一方、書き込み許
可信号をホストシステム１７へ送出してホストシステム
１７からの表示データをメモリ１２へ書き込み可能とす
る（ステップ１０３）。従って、本発明制御方法では、
ホストシステム１７からの表示データがメモリ１２へ書
き込まれるときにメモリ１２から読み出されるデータは
使用されない。
モリ１２に表示データを書き込むときは、予め同期信号
の表示部１３への転送を停止し（図１のステップ１０
２）、コントロール部１１から表示データを表示部１３
へ供給するが、供給された表示データによる表示部１３
での書換えを行なわせないようにする一方、書き込み許
可信号をホストシステム１７へ送出してホストシステム
１７からの表示データをメモリ１２へ書き込み可能とす
る（ステップ１０３）。従って、本発明制御方法では、
ホストシステム１７からの表示データがメモリ１２へ書
き込まれるときにメモリ１２から読み出されるデータは
使用されない。
【００１７】また、本発明装置では、ラッチ回路１５に
より書き込み要求信号がラッチされた時点から書き込み
要求解除信号がラッチされるまでの期間は、ゲート回路
１６により同期信号の表示部１３への送出が阻止される
ことにより、表示部１３での表示書き換えが停止されて
いるため、この期間はメモリ１２からの表示データの表
示を停止させ、前フレームの表示を保持させることがで
きる。
より書き込み要求信号がラッチされた時点から書き込み
要求解除信号がラッチされるまでの期間は、ゲート回路
１６により同期信号の表示部１３への送出が阻止される
ことにより、表示部１３での表示書き換えが停止されて
いるため、この期間はメモリ１２からの表示データの表
示を停止させ、前フレームの表示を保持させることがで
きる。
【００１８】
【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図４と同一構成部分には同一符号を付し、その説
明を省略する。図２において、表示装置１０は図１
（Ｂ）と同様にコントロール部１１，表示部１３及び制
御回路１４よりなる。コントロール部１１はディスプレ
イコントローラ２１と前記メモリ１２に相当する読み書
き可能なメモリ２２とよりなる。ディスプレイコントロ
ーラ２１はホストシステム１７から表示データや制御信
号を入力信号として受け、表示データをメモリ２２に書
き込むと共に、メモリ２２に書き込まれたデータ（ＤＡ
ＴＡ）を、自ら生成した水平同期信号ＸＨSYNC，垂直同
期信号ＸＶSYNC及びクロック信号ＣＬＫと同期して読み
出し出力する。
図中、図４と同一構成部分には同一符号を付し、その説
明を省略する。図２において、表示装置１０は図１
（Ｂ）と同様にコントロール部１１，表示部１３及び制
御回路１４よりなる。コントロール部１１はディスプレ
イコントローラ２１と前記メモリ１２に相当する読み書
き可能なメモリ２２とよりなる。ディスプレイコントロ
ーラ２１はホストシステム１７から表示データや制御信
号を入力信号として受け、表示データをメモリ２２に書
き込むと共に、メモリ２２に書き込まれたデータ（ＤＡ
ＴＡ）を、自ら生成した水平同期信号ＸＨSYNC，垂直同
期信号ＸＶSYNC及びクロック信号ＣＬＫと同期して読み
出し出力する。
【００１９】表示部１３は図４に示した従来装置と同様
の構成であり、プラズマディスプレイ制御回路３，プラ
ズマディスプレイ駆動回路４及びプラズマディスプレイ
パネル５よりなる。プラズマディスプレイパネル５はプ
ラズマディスプレイ制御回路３より垂直同期信号、水平
同期信号あるいはデータが取り出されないときは、前フ
レームの表示データに基づき点灯されているセルの放電
状態を維持する公知の維持パルスがプラズマディスプレ
イ駆動回路４よりプラズマディスプレイパネル５へ出力
され続けるため、前フレームの表示を保持し続けるメモ
リ方式のプラズマディスプレイパネルである。
の構成であり、プラズマディスプレイ制御回路３，プラ
ズマディスプレイ駆動回路４及びプラズマディスプレイ
パネル５よりなる。プラズマディスプレイパネル５はプ
ラズマディスプレイ制御回路３より垂直同期信号、水平
同期信号あるいはデータが取り出されないときは、前フ
レームの表示データに基づき点灯されているセルの放電
状態を維持する公知の維持パルスがプラズマディスプレ
イ駆動回路４よりプラズマディスプレイパネル５へ出力
され続けるため、前フレームの表示を保持し続けるメモ
リ方式のプラズマディスプレイパネルである。
【００２０】制御回路１４はインバータ２３，Ｄ型フリ
ップフロップ２４及び２入力ＯＲ回路２５よりなる。Ｄ
型フリップフロップ２４は前記ラッチ回路１５を構成し
ており、そのデータ入力端子にはホストシステム１７よ
り信号ＸＤＲＥＱが入力され、そのクロック端子にはデ
ィスプレイコントローラ２１より垂直同期信号がインバ
ータ２３を介して入力される。
ップフロップ２４及び２入力ＯＲ回路２５よりなる。Ｄ
型フリップフロップ２４は前記ラッチ回路１５を構成し
ており、そのデータ入力端子にはホストシステム１７よ
り信号ＸＤＲＥＱが入力され、そのクロック端子にはデ
ィスプレイコントローラ２１より垂直同期信号がインバ
ータ２３を介して入力される。
【００２１】また、Ｄ型フリップフロップ２４はＱ出力
端子がホストシステム１７に接続され、ＸＱ出力端子が
ＯＲ回路２５の一方の入力端子に接続されている。ＯＲ
回路２５の他方の入力端子にはディスプレイコントロー
ラ２１より水平同期信号ＸＨ SYNCが入力される。
端子がホストシステム１７に接続され、ＸＱ出力端子が
ＯＲ回路２５の一方の入力端子に接続されている。ＯＲ
回路２５の他方の入力端子にはディスプレイコントロー
ラ２１より水平同期信号ＸＨ SYNCが入力される。
【００２２】次に本実施例の動作について図３のタイム
チャートを併せ参照して説明する。ホストシステム１７
からの表示データ及び制御信号は例えば既存の液晶表示
装置用のフォーマットであり、これをホストシステム１
７の構成を変えることなくプラズマディスプレイパネル
５で表示する場合は、ホストシステム１７からの表示デ
ータを一旦メモリ２２に書き込んだ後、プラズマディス
プレイパネル５の表示用のフォーマットで読み出す点
は、前述の従来装置と同様である。
チャートを併せ参照して説明する。ホストシステム１７
からの表示データ及び制御信号は例えば既存の液晶表示
装置用のフォーマットであり、これをホストシステム１
７の構成を変えることなくプラズマディスプレイパネル
５で表示する場合は、ホストシステム１７からの表示デ
ータを一旦メモリ２２に書き込んだ後、プラズマディス
プレイパネル５の表示用のフォーマットで読み出す点
は、前述の従来装置と同様である。
【００２３】ただし、本実施例ではホストシステム１７
は上記の表示データ及び制御信号の送出に先立ってロー
レベルの信号ＸＤＲＥＱを書き込み要求信号として発生
出力し、Ｄ型フリップフロップ２４のデータ入力端子に
供給する。
は上記の表示データ及び制御信号の送出に先立ってロー
レベルの信号ＸＤＲＥＱを書き込み要求信号として発生
出力し、Ｄ型フリップフロップ２４のデータ入力端子に
供給する。
【００２４】一方、ディスプレイコントローラ２１は常
時、水平同期信号ＸＨSYNC，図３（Ａ）に示す垂直同期
信号ＸＶSYNCIN，クロック信号ＣＬＫを生成出力してい
る。従って、図３（Ｂ）に示す如く、時刻ｔ1 で信号Ｘ
ＤＲＥＱがローレベルになると（すなわち、時刻ｔ1で
書き込み要求信号が入力されると）、Ｄ型フリップフロ
ップ２４のＱ出力端子からは、時刻ｔ1 の直後にインバ
ータ２３を介してクロック端子に入力される同図（Ａ）
に示す垂直同期信号ＸＶSYNCINの立ち下がり時刻ｔ2 で
書き込み要求信号をラッチして得た、同図（Ｃ）に示す
ローレベルの信号ＸＤＥが取り出され、かつ、Ｄ型フリ
ップフロップ２４のＸＱ出力端子から上記信号ＸＤＥと
逆相のハイレベルの信号が取り出される。
時、水平同期信号ＸＨSYNC，図３（Ａ）に示す垂直同期
信号ＸＶSYNCIN，クロック信号ＣＬＫを生成出力してい
る。従って、図３（Ｂ）に示す如く、時刻ｔ1 で信号Ｘ
ＤＲＥＱがローレベルになると（すなわち、時刻ｔ1で
書き込み要求信号が入力されると）、Ｄ型フリップフロ
ップ２４のＱ出力端子からは、時刻ｔ1 の直後にインバ
ータ２３を介してクロック端子に入力される同図（Ａ）
に示す垂直同期信号ＸＶSYNCINの立ち下がり時刻ｔ2 で
書き込み要求信号をラッチして得た、同図（Ｃ）に示す
ローレベルの信号ＸＤＥが取り出され、かつ、Ｄ型フリ
ップフロップ２４のＸＱ出力端子から上記信号ＸＤＥと
逆相のハイレベルの信号が取り出される。
【００２５】Ｄ型フリップフロップ２４のＸＱ出力端子
から取り出されたハイレベルの信号はＯＲ回路２５に入
力されるため、時刻ｔ2 以降はＯＲ回路２５の出力信号
は図３（Ｅ）に示す如く、垂直同期信号ＸＶSYNCIN（図
３（Ａ））の入力に無関係に常時ハイレベルとなる。
から取り出されたハイレベルの信号はＯＲ回路２５に入
力されるため、時刻ｔ2 以降はＯＲ回路２５の出力信号
は図３（Ｅ）に示す如く、垂直同期信号ＸＶSYNCIN（図
３（Ａ））の入力に無関係に常時ハイレベルとなる。
【００２６】換言すると、プラズマディスプレイ制御回
路３へＯＲ回路２５を通して入力されている垂直同期信
号ＸＶSYNCが時刻ｔ2 より入力されなくなる。このた
め、時刻ｔ2 以降、プラズマディスプレイパネル５は表
示データの書き換えは行なわれず、前フレームの表示デ
ータを表示し続ける。
路３へＯＲ回路２５を通して入力されている垂直同期信
号ＸＶSYNCが時刻ｔ2 より入力されなくなる。このた
め、時刻ｔ2 以降、プラズマディスプレイパネル５は表
示データの書き換えは行なわれず、前フレームの表示デ
ータを表示し続ける。
【００２７】一方、上記のローレベルのＱ出力信号ＸＤ
Ｅは書き込み要求信号に対する応答信号で、ホストシス
テム１７からの表示データをメモリ２２に書き込みを許
可する信号としてホストシステム１７へ供給される。
Ｅは書き込み要求信号に対する応答信号で、ホストシス
テム１７からの表示データをメモリ２２に書き込みを許
可する信号としてホストシステム１７へ供給される。
【００２８】すると、ホストシステム１７はこの信号Ｘ
ＤＥがローレベルになったことを確認すると、時刻ｔ2
の直後から図３（Ｄ）に模式的に示すようにディスプレ
イコントローラ２１へ制御信号と共にデータ信号、すな
わち表示データを１フレーム分送出し始める。
ＤＥがローレベルになったことを確認すると、時刻ｔ2
の直後から図３（Ｄ）に模式的に示すようにディスプレ
イコントローラ２１へ制御信号と共にデータ信号、すな
わち表示データを１フレーム分送出し始める。
【００２９】この１フレーム分の表示データはメモリ２
２のリードサイクルの合い間をぬってメモリ２２に書き
込まれる。このときメモリ２２からリードサイクルで読
み出される前フレームの表示データが、ディスプレイコ
ントローラ２１内のバス上でホストシステム１７からの
表示データとぶつかって値が変化してしまったとして
も、その読み出し表示データは、ＯＲ回路２５から垂直
同期信号が出力されていないため、プラズマディスプレ
イパネル５の表示書き換えのために使用されず、よって
表示品質を劣化させることはない。
２のリードサイクルの合い間をぬってメモリ２２に書き
込まれる。このときメモリ２２からリードサイクルで読
み出される前フレームの表示データが、ディスプレイコ
ントローラ２１内のバス上でホストシステム１７からの
表示データとぶつかって値が変化してしまったとして
も、その読み出し表示データは、ＯＲ回路２５から垂直
同期信号が出力されていないため、プラズマディスプレ
イパネル５の表示書き換えのために使用されず、よって
表示品質を劣化させることはない。
【００３０】上記の１フレーム分の表示データがホスト
システム１７から送出され終わると、ホストシステム１
７は表示データ終了時刻ｔ3 で図３（Ｂ）に示す如く信
号ＸＤＲＥＱをディセイブルする（ここではハイレベル
とする）。すなわち、ホストシステム１７は時刻ｔ3 で
ハイレベルの信号ＸＤＲＥＱを書き込み要求解除信号と
してＤ型フリップフロップ２４のデータ端子に入力す
る。
システム１７から送出され終わると、ホストシステム１
７は表示データ終了時刻ｔ3 で図３（Ｂ）に示す如く信
号ＸＤＲＥＱをディセイブルする（ここではハイレベル
とする）。すなわち、ホストシステム１７は時刻ｔ3 で
ハイレベルの信号ＸＤＲＥＱを書き込み要求解除信号と
してＤ型フリップフロップ２４のデータ端子に入力す
る。
【００３１】これにより、Ｄ型フリップフロップ２４の
Ｑ出力端子からは、時刻ｔ3 の直後にインバータ２３を
介してクロック端子に入力される同図（Ａ）に示す垂直
同期信号ＸＶSYNCINの立ち下がり時刻ｔ4で上記の書き
込み要求解除信号をラッチして得た、同図（Ｃ）に示す
ハイレベルの信号ＸＤＥが取り出される（信号ＸＤＥは
ディセイブルされる）。従って、Ｄ型フリップフロップ
２４のＸＱ出力端子の出力信号は時刻ｔ4 以降ローレベ
ルとなり、ＯＲ回路２５を通して時刻ｔ4 以降図３
（Ｅ）に示す如く垂直同期信号ＸＶSYNCINのプラズマデ
ィスプレイ制御回路３への入力が再開される。
Ｑ出力端子からは、時刻ｔ3 の直後にインバータ２３を
介してクロック端子に入力される同図（Ａ）に示す垂直
同期信号ＸＶSYNCINの立ち下がり時刻ｔ4で上記の書き
込み要求解除信号をラッチして得た、同図（Ｃ）に示す
ハイレベルの信号ＸＤＥが取り出される（信号ＸＤＥは
ディセイブルされる）。従って、Ｄ型フリップフロップ
２４のＸＱ出力端子の出力信号は時刻ｔ4 以降ローレベ
ルとなり、ＯＲ回路２５を通して時刻ｔ4 以降図３
（Ｅ）に示す如く垂直同期信号ＸＶSYNCINのプラズマデ
ィスプレイ制御回路３への入力が再開される。
【００３２】なお、本発明は上記の実施例に限定される
ものではなく、例えばライン毎にメモリ２２のライトサ
イクル時にホストシステム１７からの表示データを優先
し、リードサイクル時に水平同期信号の表示部への送出
を停止することにより、表示品質を保持するようにして
もよい。
ものではなく、例えばライン毎にメモリ２２のライトサ
イクル時にホストシステム１７からの表示データを優先
し、リードサイクル時に水平同期信号の表示部への送出
を停止することにより、表示品質を保持するようにして
もよい。
【００３３】
【発明の効果】上述の如く、本発明によれば、ホストシ
ステムからの表示データがコントロール部内のメモリへ
書き込まれるときには、メモリから読み出される表示デ
ータによる表示部の表示書き換えを行なわないようにし
たため、メモリから読み出され表示データがホストシス
テムからの表示データにより影響を受けて値が変わって
しまっても、それ以前の表示品質を保持することがで
き、表示画像のちらつき等を無くすことができる等の特
長を有するものである。
ステムからの表示データがコントロール部内のメモリへ
書き込まれるときには、メモリから読み出される表示デ
ータによる表示部の表示書き換えを行なわないようにし
たため、メモリから読み出され表示データがホストシス
テムからの表示データにより影響を受けて値が変わって
しまっても、それ以前の表示品質を保持することがで
き、表示画像のちらつき等を無くすことができる等の特
長を有するものである。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成図である。
【図３】図２の動作説明用タイムチャートである。
【図４】従来の表示装置の一例の構成図である。
【図５】図４の動作説明用タイムチャートである。
１１ コントロール部 １２，２２ メモリ １３ 表示部 １４ 制御回路 １５ ラッチ回路 １６ ゲート回路 １７ ホストシステム ２３ インバータ ２４ Ｄ型フリップフロップ ２５ ２入力ＯＲ回路
Claims (4)
- 【請求項１】 ホストシステム（１７）から表示データ
及び制御信号を入力信号として受け、一画面分の表示デ
ータを書き込むメモリ（１２）を含むコントロール部
（１１）と、該コントロール部（１１）内のメモリ（１
２）から読み出された前記表示データを表示する表示部
（１３）とを有する表示装置の制御方法であって、 前記ホストシステム（１７）から前記表示データの前記
コントロール部（１１）内のメモリ（１２）への書き込
みに先立って送出される書き込み要求信号の入力の有無
を判定する第１のステップ（１０１）と、 該書き込み要求信号が入力されたと判定されたときは前
記コントロール部（１１）から前記表示部（１３）へ出
力される同期信号の送出を停止する第２のステップ（１
０２）と、 該同期信号の送出停止後前記ホストシステム（１７）に
対し書き込み許可信号を出力すると共に、該ホストシス
テム（１７）からの表示データを前記コントロール部
（１１）内のメモリ（１２）に書き込み可能とする第３
のステップ（１０３）とを含むことを特徴とする表示装
置の制御方法。 - 【請求項２】 前記表示部（１３）は、前記同期信号の
入力停止により前フレームの表示を保持するメモリ方式
プラズマディスプレイパネル（５）を有することを特徴
とする請求項１記載の表示装置の制御方法。 - 【請求項３】 ホストシステム（１７）から表示データ
及び制御信号を入力信号として受け、一画面分の表示デ
ータを書き込むメモリ（１２）を含むコントロール部
（１１）と、該コントロール部（１１）内のメモリ（１
２）から読み出された前記表示データを表示する表示部
（１３）とを有する表示装置の制御回路であって、 前記ホストシステム（１７）から前記表示データの前記
コントロール部（１１）内のメモリ（１２）への書き込
みに先立って送出される書き込み要求信号又は該表示デ
ータの一画面分の出力終了により送出される書き込み要
求解除信号を、前記コントロール部（１１）により生成
された同期信号でラッチし、該書き込み要求信号ラッチ
時には書き込み許可信号を前記ホストシステム（１７）
へ返すラッチ回路（１５）と、 該ラッチ回路（１５）の出力信号と前記コントロール部
（１１）により生成された同期信号とが供給され、前記
書き込み要求信号ラッチ後は前記書き込み要求解除信号
が該ラッチ回路（１５）でラッチされるまで、該入力同
期信号の前記表示部（１３）への送出を阻止するゲート
回路（１６）とを有することを特徴とする表示装置の制
御回路。 - 【請求項４】 前記表示部（１３）は前記ゲート回路
（１６）による同期信号の入力停止により前フレームの
表示を保持するメモリ方式プラズマディスプレイパネル
（５）を有することを特徴とする請求項１記載の表示装
置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322144A JPH05158435A (ja) | 1991-12-05 | 1991-12-05 | 表示装置の制御方法及び制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322144A JPH05158435A (ja) | 1991-12-05 | 1991-12-05 | 表示装置の制御方法及び制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158435A true JPH05158435A (ja) | 1993-06-25 |
Family
ID=18140420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3322144A Withdrawn JPH05158435A (ja) | 1991-12-05 | 1991-12-05 | 表示装置の制御方法及び制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158435A (ja) |
-
1991
- 1991-12-05 JP JP3322144A patent/JPH05158435A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |