JPH05249923A - ビデオメモリ書込み回路 - Google Patents

Abstract

(57)【要約】 【目的】 ビデオ用ランダムアクセスメモリに書き込ま
れた２階調の画像データを書き換えるに際し、高速のビ
ット処理を可能とする。 【構成】 ＣＰＵ２１から入力されたアドレスデータを
ランダムアクセスメモリ３３に出力した後指定番地を順
次増加させたアドレスデータを出力することを繰り返す
アドレス指定回路５５と、アドレス指定回路５５が指定
したランダムアクセスメモリ３３の特定番地の画像デー
タを記憶するラッチ回路部６５、データを書き換えるビ
ットを指定する選択制御回路部６３、画像データ中の特
定ビットのデータのみを抜き出す選択回路部７１、ラッ
チ回路部６５にラッチした画像データ中の特定ビットを
選択回路部７１で抜き出したデータに交換する置換回路
部８１、置換回路部８１の出力データとＣＰＵ２１から
の画像データとの一方を選択する切換え回路部９１を有
するデータ処理回路６１とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ用ランダムアク
セスメモリに記憶された画像情報に基づいて液晶表示板
に映像を表示させる液晶表示板に関し、尚詳しくは、１
６階調の映像と２値画像である２階調の映像とを表示し
得る液晶表示板制御装置におけるビデオ用ランダムアク
セスメモリにデータを書き込む回路に関するものであ
る。

【０００２】

【従来の技術】本件出願人は、先にＣＣＤカメラと液晶
表示板とを有し、ＣＣＤカメラの視野を液晶表示板で確
認しつつＣＣＤカメラの視野をデジタル信号の画像情報
とし、ランダムアクセスメモリ（以下ＲＡＭという）に
記憶させることができる携帯用記録装置を開発した。

【０００３】この記録装置は、図６に示す様に、５イン
チ程度の液晶表示板４１の周辺に複数の操作スイッチ１
５を有するブック型にして、側方又は裏面に設けたＣＣ
Ｄカメラの視野を液晶表示板４１（以下ＬＣＤという）
に写し出し、前記操作スイッチ１５を操作することによ
りＬＣＤ４１に写し出される映像を１６階調の明暗で判
別した４ビットの画像データとしてＲＡＭに記憶するも
のである。

【０００４】この携帯用記録装置１０は、図５に示す様
に、主中央演算処理装置２１（以下メインＣＰＵとい
う）や補助中央演算処理装置２３（以下サブＣＰＵとい
う）と共に各種プログラムが記憶されたリードオンリー
メオリ２５（以下Ｐ−ＲＯＭという）や文字情報が記憶
されたフォント用リードオンリメモリ２７（以下Ｆ−Ｒ
ＯＭ２７という）、メインＣＰＵ２１が作業を行う為に
必要なプログラムやデータを一時的に記憶するランダム
アクセスメモリ２９（以下ＲＡＭという）や、データを
外部に取り出し且つ外部からデータを取り入れる為の入
出力装置３５、及びインターフェース１９を介して画像
データを書き込み又は読み出し得るＩＣカード１７を有
し、サブＣＰＵ２３により適宜のスイッチ１５が操作さ
れたことを検知して、ＣＣＤカメラ１１からの画像デー
タをインターフェース１３を介して取り込んだりＣＣＤ
カメラ１１の視野をＬＣＤ４１に写し出したりすもので
あり、ゲートアレイ３１によりメインＣＰＵ２１やＣＣ
Ｄカメラ１１及びＬＣＤ４１がビデオ用ランダムアクセ
スメモリ３３（以下Ｖ−ＲＡＭという）にアクセスする
タイミングを制御してＬＣＤ４１に表示される影像が乱
れない様にし、１バイトのデータを上位４ビットと下位
４ビットに区切り、１６階調２画素分の画像データをＶ
−ＲＡＭ３３の１番地に記憶させるものである。

【０００５】尚、ゲートアレイ３１からインターフェー
ス４３を介して液晶表示板制御装置４２（以下ＬＣＤコ
ントローラという）に送られる４ビットの画像データ
は、ＬＣＤコントローラ４２によりＬＣＤ４１における
各画素の開放点灯時間を制御する濃度信号とされ、１６
階調の濃淡により表現される画像をＬＣＤ４１に写し出
している。

【０００６】又、当該記録装置１０において、風影等陰
影のある画像を撮影するときは１６階調により自然な画
像を得ることができるも、平面に書かれた文字等を記録
する場合は、４ビットの画像データは０又は１（１６進
数）付近の値か若しくはＦ（１６進数）近くの値とな
り、４ビットのデータによる画像であってもＬＣＤ４１
に表示される画像は２値画像として表現されれば充分な
ものであり、この様な２階調の画像を４ビットの画像デ
ータとして取り扱うことはメモリを無駄に使用すること
になる為、２階調のデータを取り扱う場合は、例えば特
定番地の第１ビット及び第５ビットのみをもって２画素
分の画像データとし、又、第２ビットと第６ビットをも
って２画素分の画像データとし、第３ビットと第７ビッ
トを、更に第４ビットと第８ビットをもって、各々他の
２画素分の２値画像の画像データを構成させることと
し、以て１６階調の画像データに比較して同一記憶容量
のＲＡＭを用いて４倍の映像のデータを記憶させること
を可能とし、ビット処理により１バイト中の特定２ビッ
トのみを抜き出して２階調の映像をＬＣＤ４１に表示さ
せている。

【０００７】

【発明が解決しようとする課題】上述の様に、４ビット
１６階調の映像データと１ビット２階調の映像データと
を取り扱い、２階調の映像データをＶ−ＲＡＭに書き込
む際、１バイトの映像データをメインＣＰＵに読み込
み、ビット処理により特定バイトに記憶されている映像
データを変更した後、メインＣＰＵからゲートアレーを
介してＶ−ＲＡＭに書き込む処理を行なうことは、メイ
ンＣＰＵでの処理ステップが多い為にデータの処理速度
を早くすることが困難であり、且つ、ＣＰＵへの負担が
大きくなり、又、装置全体の消費電流を少なくすること
も困難となる欠点があった。

【０００８】

【課題を解決するための手段】本発明は、中央演算処理
装置からアドレスデータが入力されると、該アドレスデ
ータをランダムアクセスメモリに出力し、又はアドレス
データを出力した後該アドレスデータの内容に１を加算
して指定番地を順次増加させたアドレスデータを出力す
ることを３回繰り返しすアドレス指定回路と、アドレス
指定回路により指定されたランダムアクセスメモリの特
定番地における上位４ビット及び下位４ビットを記憶す
るラッチ回路部と、データを書き換える特定ビットを指
定するビット指定信号を出力する選択制御回路部と、８
ビットの画像データから特定ビットのデータのみを抜き
出す選択回路部と、ビット指定信号に従ってラッチ回路
部にラッチした上位４ビット及び下位４ビット中の特定
ビットを選択回路部で抜き出したデータに交換する置換
回路部と、置換回路部の出力データ及び中央演算処理装
置からの画像データの一方を選択する切換え回路部とを
有するデータ処理回路を有するビデオメモリ書込み回路
とする。

【０００９】

【作 用】本発明は、アドレス指定回路により、ＣＰＵ
が出力する番地データに指定されるＶ−ＲＡＭの特定番
地及び特定番地に続く複数のＶ−ＲＡＭにおける番地を
指定することができる。又、データ処理回路におけるラ
ッチ回路により、Ｖ−ＲＡＭの画像データを記憶し、書
き換え回路によりこの画像データの特定ビットのみのデ
ータを更新して１バイトの画像データとしてＶ−ＲＡＭ
に戻すことができる。

【００１０】

【実施例】本実施例に係るビデオメモリ書込み回路の実
施例は、ゲートアレー３１中に形成されるものであっ
て、図１に示す様に、制御部５１により制御されるアド
レス指定回路５５及びデータ処理回路６１を有し、デー
タ処理回路６１は、ラッチ回路部６５、更に選択制御回
路部６３と選択回路部７１及び置換回路部８１、そして
切換え回路部９１とを有するものである。

【００１１】そして、アドレス指定回路５５及びデータ
処理回路６１は、メインＣＰＵ２１に制御信号線及びア
ドレスバスとデータバスとに接続される制御部５１の制
御を受けてアドレスデータ及び画像データのデータ処理
を行なうものであり、アドレス指定回路５５は、図２に
示す様に、加算回路５６とラッチ回路５８とで構成し、
ラッチ回路５８のデータ入力端子をメインＣＰＵ２１の
アドレスバスに、データ出力端子をＶ−ＲＡＭ３３のア
ドレス信号端子に接続するものであって、ラッチ回路５
８はメインＣＰＵ２１が出力するアドレスデータをラッ
チし、加算回路５６は、ラッチ回路５８がラッチしたア
ドレスデータに１を加えることを３回繰り返して行なわ
せることができる様にするものである。

【００１２】従って、該アドレス指定回路５５は、メイ
ンＣＰＵ２１が出力するアドレスデータをラッチ回路５
８でラッチし、該ラッチしたデータの内容をＶ−ＲＡＭ
３３に出力する他、メインＣＰＵ２１の出力したＶ−Ｒ
ＡＭ３３の特定番地に続く３個のアドレスデータを出力
し、Ｖ−ＲＡＭ３３における４個の番地を順次指定する
アドレスデータを出力し得るものである。

【００１３】尚、このアドレス指定回路５５が出力する
アドレスデータは、以下に述べるデータ処理回路６１が
所定のデータ処理を行なう毎にデータの内容を変えて出
力されるものである。又、データ処理回路６１における
ラッチ回路部６５は、第１ラッチ回路６６及び第２ラッ
チ回路６７で構成し、該第１ラッチ回路６６及び第２ラ
ッチ回路６７は、各々４ビットのパラレルインパラレル
アウトのラッチ回路を用いるものであり、第１ラッチ回
路６６の入力端子をＶ−ＲＡＭ３３のデータバス上位４
ビットラインに、第２ラッチ回路６７の入力端子をＶ−
ＲＡＭ３３のデータバス下位４ビットラインに接続し、
アドレス指定回路５５が出力する番地データにより指定
されたＶ−ＲＡＭ３３の特定番地における１バイトの画
像データを上位４ビットと下位４ビットに分けてラッチ
するものである。

【００１４】そして、選択制御回路部６３は、ラッチ回
路、２ツー４のデコーダ及び複数のアンド回路で構成
し、ラッチ回路のパラレル入力端子をメインＣＰＵ２１
のデータバスに接続し、制御部５１の制御を受けてメイ
ンＣＰＵ２１が出力するビット選択データをラッチ回路
に取り込むものであり、ラッチ回路にラッチしたビット
選択データの内容によりデコーダ及びアンド回路を介し
て４本のビット指定信号出力線のいずれか１つにＬレベ
ル信号を出力し、又、切換信号を切換え回路部９１に出
力するものである。

【００１５】尚、ビット選択データとしては、メインＣ
ＰＵ２１が出力する１バイトデータ中の下位４ビットに
意味付けし、最下位ビット及び第２ビットにより１６階
調データ又は２階調データの取り扱いの切り換え、及
び、２階調データの場合の特定ビットを書込むか否かの
決定を行い、該ビット選択データにおける第３ビット及
び第４ビットの組み合わせにより、２階調データを書き
込む画像データのビット位置指定を行なう様にしてい
る。

【００１６】又、選択回路部７１は、２個の４ツー１マ
ルチプレクサを用い、第１マルチプレクサ７３の入力端
子は、メインＣＰＵ２１のデータバスにおける奇数ビッ
トラインに接続され、第２マルチプレクサ７４の入力端
子はデータバスにおける偶数ビットラインに接続される
ものであり、制御部５１の制御を受けてアドレス指定回
路５５が番地データを出力する毎に第１マルチプレクサ
７３及び第２マルチプレクサ７４の選択端子を順次切り
換えるものである。

【００１７】そして置換回路部８１は、図３に示す様
に、８個の２ツー１マルチプレクサで構成し、第１マル
チプレクサ８２乃至第４マルチプレクサ８５を一組とし
て、前記第１ラッチ回路６６における各出力端子に各々
第１マルチプレクサ８２乃至第４マルチプレクサ８５の
各一入力端子を接続し、第５マルチプレクサ８６乃至第
８マルチプレクサ８９を一組として前記第２ラッチ回路
６７の各出力端子に各々第５マルチプレクサ８６乃至第
８マルチプレクサ８９の一入力端子を接続するものであ
り、又、前記選択回路部７１における４ツー１第１マル
チプレクサ７３の出力端子を当該置換回路部８１の２ツ
ー１第１マルチプレクサ８２乃至第４マルチプレクサ８
５の各他の入力端子に接続し、４ツー１第２マルチプレ
クサ７４の出力端子を２ツー１第５マルチプレクサ８６
乃至第８マルチプレクサ８９の各他の入力端子に接続
し、更に、該第１マルチプレクサ８２乃至第８マルチプ
レクサ８９を２ツー１第１マルチプレクサ８２及び第５
マルチプレクサ８６、２ツー１第２マルチプレクサ８３
及び第６マルチプレクサ８７、２ツー１第３マルチプレ
クサ８４及び第７マルチプレクサ８８、２ツー１第４マ
ルチプレクサ８５及び第８マルチプレクサ８９の４組と
し、この各組の選択制御端子に各々選択制御回路部６３
から引き出された４本のビット指定信号線を接続してお
くものである。

【００１８】従って、この置換回路部８１は、選択制御
回路部６３が出力するビット指定信号により特定の組の
２ツー１マルチプレクサではメインＣＰＵ２１が出力す
る画像データを選択し、他の組の２ツー１マルチプレク
サでは第１ラッチ回路６６及び第２ラッチ回路６７でラ
ッチしたＶ−ＲＡＭ３３からの画像データを選択するこ
とにより、第１ラッチ回路６６及び第２ラッチ回路６７
でラッチした各４ビットの画像データ中、特定ビットの
データのみを選択回路部７１が出力するビットデータに
変更した４ビット２組の画像データとし、この変更した
画像データを出力することができるものである。

【００１９】そして、切換え回路部９１は、８個の２ツ
ー１マルチプレクサを用い、各マルチプレクサの一入力
端子は、各々置換回路部８１の各２ツー１マルチプレク
サの出力端子に、当該切換え回路部９１を構成する各マ
ルチプレクサの他の入力端子はメインＣＰＵ２１のデー
タバスにおける最下位ビットラインから最上位ビットラ
インの各データ線に接続し、各マルチプレクサの選択制
御端子は、まとめて選択制御回路部６３の切り換え信号
出力端子に接続しておくものである。

【００２０】従って、この切換え回路部９１は、切り換
え信号によりメインＣＰＵ２１が出力する１６階調２画
素分の１バイトデータを選択してＶ−ＲＡＭ３３に送る
ことができ、且つ、第１ラッチ回路６６及び第２ラッチ
回路６７がＶ−ＲＡＭ３３から読み出した１バイトの画
像データ中、選択回路部７１に抜き出したメインＣＰＵ
２１が出力する２階調の画像データにより前記置換回路
部８１で変更した画像データをＶ−ＲＡＭ３３に送るこ
とをも可能とするのもである。

【００２１】尚、前記アドレス指定回路５５における加
算回路５６は、制御部５１に制御されて、データ処理回
路６１の第１ラッチ回路６６及び第２ラッチ回路６７が
Ｖ−ＲＡＭ３３のデータを読み出し、置換回路部８１に
より所定ビットのデータが変換され、変換された１バイ
トの画像データがＶ−ＲＡＭ３３に書き込まれた後、ラ
ッチ回路５８がラッチしている番地データの内容に１加
えることを行なうものである。

【００２２】この様に、本実施例に係るビデオメモリ書
込み回路５０は、メインＣＰＵ２１が２階調の画像処理
を行なう場合、特定ビットを指定するビット選択データ
を出力した後に、１バイト情報として２値画像データ８
画素分の画像データとＶ−ＲＡＭ３３における特定番地
データ１つを出力したとき、この特定番地（Ｎ）の画像
データを第１ラッチ回路６６及び第２ラッチ回路６７に
読み出し、メインＣＰＵ２１がデータバスに出力する第
１ビット乃至第８ビットの画像データ（ａ〜ｈ）の内、
選択回路部７１の第１マルチプレクサ７３で第１ビット
の画像データ（ａ）を抜き出すと共に、第２ビットの画
像データ（ｂ）を第２マルチプレクサ７４で抜き出し、
選択制御回路部６３が第２ビットのビット指定信号をＬ
レベルとしているときは、置換回路部８１における２ツ
ー１第２マルチプレクサ８３及び第６マルチプレクサ８
７に選択回路部７１から出力される画像データを選択さ
せる故、置換回路部８１に第１ラッチ回路６６が出力す
る上位４ビット中の第２ビットのみをメインＣＰＵ２１
が第１ビットに出力している画像データ（ａ）に変換し
た４ビットデータを出力させ、且つ、第２ラッチ回路６
７が出力する下位４ビット中の第２ビットのみをメイン
ＣＰＵ２１が第２ビットに出力している画像データ
（ｂ）に変換した４ビットデータを出力させ、この１バ
イト８ビットの画像データを切換回路部９１を介してＶ
−ＲＡＭ３３のデータバスに出力してＶ−ＲＡＭ３３に
おける特定番地（Ｎ）のデータを書き換え、然る後、ア
ドレス指定回路５５における加算回路５６により番地デ
ータの内容を１増加させて番地データをＮ＋１に変更
し、選択回路部７１において奇数ビットデータバスに入
力端子が接続された４ツー１第１マルチプレクサ７３の
データ入力端子を第２入力端子に選択変更し、偶数デー
タバスに入力端子が接続された４ツー１第２マルチプレ
クサ７４もデータ入力端子を第２入力端子に選択変更
し、第１ラッチ回路６６及び第２ラッチ回路６７にＶ−
ＲＡＭ３３のＮ＋１番地の画像データを読み込み、上位
４ビット中の第２ビット及び下位４ビット中の各第２ビ
ットを各々メインＣＰＵ２１が出力した画像データの第
３ビット情報（ｃ）及び第４ビット情報（ｄ）に変更し
た１バイト情報の画像データとしてＶ−ＲＡＭ３３の特
定番地（Ｎ＋１）に書込み、同様にアドレス指定回路５
５が出力する番地データをＮ＋２に変更してデータ処理
回路６１における選択回路部７１の第１マルチプレクサ
７３及び第２マルチプレクサ７４を切り換えて上位４バ
イト中の第２ビット及び下位４バイト中の各第２ビット
の画像データを第５ビット情報（ｅ）及び第６ビット情
報（ｆ）に変更し、更に特定番地をＮ＋３に変更してＶ
−ＲＡＭ３３から読み込まれた画像データの１部を第７
ビット情報（ｇ）及び第８ビット情報（ｈ）に変換して
Ｖ−ＲＡＭ３３の該特定番地（Ｎ＋３）に書き込む。

【００２３】従って、このビデオメモリ書込み回路５０
は、メインＣＰＵ２１がビットアクセスにより２階調の
画像データを取り扱う状態において、画像データを書き
込む番地（Ｎ）が特定される時、１個の番地データと１
バイトの画像データをメインＣＰＵ２１が出力すると、
図４に示す様に、Ｖ−ＲＡＭ３３の特定番地（Ｎ）及び
該特定番地に連続した３個の番地で指定される４バイト
のデータ中、各１バイトの上位４ビット及び下位４ビッ
トにおける第２ビット、即ち、各１バイト中の各第２ビ
ットと各第７ビットに前記メインＣＰＵ２１が出力した
１バイトの画像データを各ビットに分割して順次書き込
むことができるものである。

【００２４】尚、１６階調の画像データを処理する場合
は、アドレス指定回路５５にメインＣＰＵ２１からのア
ドレスデータを通過させ、且つ、切換え回路部９１でメ
インＣＰＵ２１のデータバスを選択することによりメイ
ンＣＰＵ２１のアドレスデータ及び画像データをＶ−Ｒ
ＡＭ３３に書込ませることができるものである。

【００２５】

【発明の効果】本発明に係るビデオメモリ書込み回路
は、アドレス指定回路によりＣＰＵが出力するアドレス
データの内容を変更しつつＶ−ＲＡＭにアドレス信号を
４回出力し、データ処理回路は選択回路部及び置換回路
部等により順次Ｖ−ＲＡＭに記憶されている８ビット画
像データ中の特定ビットのみをＣＰＵが出力した画像デ
ータに変更してＶ−ＲＡＭに書き込むものである故、Ｃ
ＰＵが１個のアドレスデータと１バイトの画像データと
を１回出力するのみで、Ｖ−ＲＡＭの４バイトデータの
書き換えを行ない、ＣＰＵの負担を軽減し、又、マルチ
プレクサやラッチ回路、その他のゲート回路等によるゲ
ートアレーによりデータ処理を行なう故、ＣＰＵがデー
タの読み込みやビット処理、及びデータの書き込みを行
なうよりも処理ステップ数を減少させて高速のデータ処
理を行なうことができる。

【図面の簡単な説明】

【図１】本発明に係るビデオメモリ書込み回路の全体を
示すブロック図。

【図２】本発明に係るビデオメモリ書込み回路の実施例
を示すブロック図。

【図３】本発明に係るビデオメモリ書込み回路における
選択図及び書き換え回路の具体例を示す図。

【図４】ビデオラム中のデータ処理を示す図。

【図５】本発明に係るビデオメモリ書込み回路を組み込
む画像処理装置の回路構成を示すブロック図。

【図６】本発明に係るビデオメモリ書込み回路を組み込
む画像処理装置の外観図。

【符号の説明】

１１ ＣＣＤカメラ ２１ 主中央演算処理装置 ２３ 補助中央演算処理装置 ２５ プログラム用リードオンリーメモリ ２７ フォント用リードオンリーメモリ ２９ ランダムアクセスメモリ ３１ ゲートアレイ ３３ ビデオ用ランダムアクセスメモリ ３５ 入出力装置 ４１ 液晶表示板 ４２ 液晶表示板制御装置 ４３ インターフェース ５０ 書込み回路 ５１ 制御部 ５５ アドレス指定回路 ６１ データ処理回路 ６３ 選択制御回路部 ６５ ラッチ回路部 ７１ 選択回路部 ８１ 置換回路部 ９１ 切換え回路部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレス指定回路とデータ処理回路とで
   構成され、アドレス指定回路は、中央演算処理装置から
   アドレスデータが入力されると該アドレスデータをラン
   ダムアクセスメモリに出力し、又は該アドレスデータを
   出力した後に該アドレスデータの内容に１を加算して指
   定番地を順次増加させたアドレスデータを出力すること
   を３回繰り返し、データ処理回路は、アドレス指定回路
   により指定されたランダムアクセスメモリの特定番地に
   おける上位４ビット及び下位４ビットを記憶するラッチ
   回路部と、データを書き換える特定ビットを指定するビ
   ット指定信号を出力する選択制御回路部と、中央演算処
   理装置から出力される８ビットの画像データから特定ビ
   ットのデータのみを抜き出す選択回路部と、前記ビット
   指定信号に従ってラッチ回路部にラッチした上位４ビッ
   ト及び下位４ビット中の特定ビットを前記選択回路部で
   抜き出したデータに交換する置換回路部と、置換回路部
   の出力データ及び中央演算処理装置からの画像データの
   一方を選択する切換え回路部とを有することを特徴とす
   るビデオメモリ書込み回路。