JPH0883055A - 半導体メモリ及びこれを用いた表示装置の駆動回路 - Google Patents
半導体メモリ及びこれを用いた表示装置の駆動回路Info
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- JPH0883055A JPH0883055A JP21611694A JP21611694A JPH0883055A JP H0883055 A JPH0883055 A JP H0883055A JP 21611694 A JP21611694 A JP 21611694A JP 21611694 A JP21611694 A JP 21611694A JP H0883055 A JPH0883055 A JP H0883055A
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- memory cell
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Abstract
(57)【要約】
【目的】 映像データを記憶するメモリの容量の増大を
抑圧する。 【構成】 記憶データ変換部３２が、入力制御部３１に
取り込まれる映像データＤＹ１に対して係数データ発生
部３３から供給される係数データＥＦ１を乗算すること
で所望のビット数に変換された映像データＤＹ２を生成
する。この記憶データ変換部３２から得られる映像デー
タＤＹ２を入力バッファ３４からメモリセルアレイ５に
書き込んで記憶させるようにする。メモリセルアレイ３
５に記憶された映像データＤＹ２は、出力バッファ３７
に読み出されて再生データ変換部３８に入力され、出力
側で要求されるフォーマットの駆動信号ＤＲＶとして出
力される。
抑圧する。 【構成】 記憶データ変換部３２が、入力制御部３１に
取り込まれる映像データＤＹ１に対して係数データ発生
部３３から供給される係数データＥＦ１を乗算すること
で所望のビット数に変換された映像データＤＹ２を生成
する。この記憶データ変換部３２から得られる映像デー
タＤＹ２を入力バッファ３４からメモリセルアレイ５に
書き込んで記憶させるようにする。メモリセルアレイ３
５に記憶された映像データＤＹ２は、出力バッファ３７
に読み出されて再生データ変換部３８に入力され、出力
側で要求されるフォーマットの駆動信号ＤＲＶとして出
力される。
Description
【０００１】
【産業上の利用分野】本発明は、映像情報を表すデータ
を一時的に記憶する半導体メモリ及びこの半導体メモリ
を用いた表示装置の駆動回路に関する。
を一時的に記憶する半導体メモリ及びこの半導体メモリ
を用いた表示装置の駆動回路に関する。
【０００２】
【従来の技術】テレビカメラで撮らえた映像や各種の文
字等を表示する表示手段として、従来より、複数の発光
ダイオード(LED:Light Emitting Diode)を行列配置した
ＬＥＤ表示パネルが用いられている。このＬＥＤ表示パ
ネルは、構造が簡単で駆動回路との接続が容易であるた
め、大型化に適しており、各種の電光表示板等に多く採
用されている。また、近年では、赤、緑及び青の各色成
分に対応するＬＥＤを用いることにより、通常のブラウ
ン管と同程度のカラー映像を表示することも考えられて
いる。
字等を表示する表示手段として、従来より、複数の発光
ダイオード(LED:Light Emitting Diode)を行列配置した
ＬＥＤ表示パネルが用いられている。このＬＥＤ表示パ
ネルは、構造が簡単で駆動回路との接続が容易であるた
め、大型化に適しており、各種の電光表示板等に多く採
用されている。また、近年では、赤、緑及び青の各色成
分に対応するＬＥＤを用いることにより、通常のブラウ
ン管と同程度のカラー映像を表示することも考えられて
いる。
【０００３】図３は、基本的な単一色のＬＥＤ表示パネ
ルの構造を示す回路図である。複数のＬＥＤ１が、行方
向及び列方向にそれぞれｎ行及びｍ列配置される。これ
らのＬＥＤ１の各列毎に信号線２が対応付けられ、それ
ぞれ各ＬＥＤ１のカソードに接続される。また、ＬＥＤ
１の各行毎に走査線３が対応付けられ、各ＬＥＤ１のア
ノードに接続される。そして、ｍ本の信号線２には、１
行分の映像情報を含む列駆動信号ＸＤ1〜ＸＤmが印加さ
れ、ｎ本の走査線３には、一定の周期でＬＥＤ１を１行
単位で活性化する行駆動信号ＹＤ1〜ＹＤmが印加され
る。これにより、信号線２に印加される列駆動信号ＸＤ
1〜ＸＤmが行駆動信号ＹＤ1〜ＹＤmに応答して活性化さ
れる行のＬＥＤ１に供給され、列駆動信号ＸＤ1〜ＸＤm
により表される１行分の映像情報が各ＬＥＤ１の発光に
よって表示される。
ルの構造を示す回路図である。複数のＬＥＤ１が、行方
向及び列方向にそれぞれｎ行及びｍ列配置される。これ
らのＬＥＤ１の各列毎に信号線２が対応付けられ、それ
ぞれ各ＬＥＤ１のカソードに接続される。また、ＬＥＤ
１の各行毎に走査線３が対応付けられ、各ＬＥＤ１のア
ノードに接続される。そして、ｍ本の信号線２には、１
行分の映像情報を含む列駆動信号ＸＤ1〜ＸＤmが印加さ
れ、ｎ本の走査線３には、一定の周期でＬＥＤ１を１行
単位で活性化する行駆動信号ＹＤ1〜ＹＤmが印加され
る。これにより、信号線２に印加される列駆動信号ＸＤ
1〜ＸＤmが行駆動信号ＹＤ1〜ＹＤmに応答して活性化さ
れる行のＬＥＤ１に供給され、列駆動信号ＸＤ1〜ＸＤm
により表される１行分の映像情報が各ＬＥＤ１の発光に
よって表示される。
【０００４】図４は、ＬＥＤ表示パネルに駆動信号を供
給する駆動回路の構成を示すブロック図である。シフト
レジスタ１１は、パソコン等から供給される適数ビット
の映像データＤＹ１をシリアルに取り込み、１データ毎
に入力データバス１２へ出力する。入力データバス１２
に接続される２つの入力バッファ１３ａ、１３ｂは、そ
れぞれシフトレジスタ１１から入力データバス１２に出
力された映像データＤＹ１を１画面単位で交互に取り込
み、メモリセルアレイ１４ａ、１４ｂに供給する。メモ
リセルアレイ１４ａ、１４ｂは、それぞれ１画面分の映
像データＤＹ１の記憶が可能な容量を有しており、入力
バッファ１３ａ、１３ｂから供給される映像データＤＹ
１を１画面単位で一時的に記憶する。各メモリセルアレ
イ１４ａ、１４ｂに接続される２つの出力バッファ１５
ａ、１５ｂは、それぞれのメモリセルアレイ１４ａ、１
４ｂから読み出される映像データＤＹ１を取り込み、出
力データバス１６へ出力する。
給する駆動回路の構成を示すブロック図である。シフト
レジスタ１１は、パソコン等から供給される適数ビット
の映像データＤＹ１をシリアルに取り込み、１データ毎
に入力データバス１２へ出力する。入力データバス１２
に接続される２つの入力バッファ１３ａ、１３ｂは、そ
れぞれシフトレジスタ１１から入力データバス１２に出
力された映像データＤＹ１を１画面単位で交互に取り込
み、メモリセルアレイ１４ａ、１４ｂに供給する。メモ
リセルアレイ１４ａ、１４ｂは、それぞれ１画面分の映
像データＤＹ１の記憶が可能な容量を有しており、入力
バッファ１３ａ、１３ｂから供給される映像データＤＹ
１を１画面単位で一時的に記憶する。各メモリセルアレ
イ１４ａ、１４ｂに接続される２つの出力バッファ１５
ａ、１５ｂは、それぞれのメモリセルアレイ１４ａ、１
４ｂから読み出される映像データＤＹ１を取り込み、出
力データバス１６へ出力する。
【０００５】各メモリセルアレイ１４ａ、１４ｂに対応
する２つのアドレス指定回路１７ａ、１７ｂは、それぞ
れアドレスバス１８からアドレスデータＡＤＲを取り込
み、一方がメモリセルアレイ１４ａ、１４ｂの一方の書
き込みアドレスを指定すると共に、他方がメモリセルア
レイ１４ａ、１４ｂの他方の読み出しアドレスを指定す
る。即ち、並列に設けられる２つのメモリセルアレイ１
４ａ、１４ｂが、後述するタイミング制御回路２０の指
示により一方が書き込み状態のときには他方が読み出し
状態となるため、各アドレス指定回路１７ａ、１７ｂに
より指定されるアドレスがメモリセルアレイ１４ａ、１
４ｂの一方で書き込みアドレスとなり、他方では読み出
しアドレスとなる。アドレスデータバッファ１９は、映
像データＤＹ１と共に外部から供給されるアドレスデー
タＡＤＲを保持し、そのアドレスデータＡＤＲをメモリ
セルアレイ１４ａ、１４ｂの動作に対応してアドレスバ
ス１８へ出力する。これにより、シフトレジスタ１１か
ら入力される映像データＤＹ１がメモリセルアレイ１４
ａ、１４ｂの一方に書き込まれると同時に、メモリセル
アレイ１４ａ、１４ｂの他方から先に記憶された映像デ
ータＤＹ１が読み出されるようになる。
する２つのアドレス指定回路１７ａ、１７ｂは、それぞ
れアドレスバス１８からアドレスデータＡＤＲを取り込
み、一方がメモリセルアレイ１４ａ、１４ｂの一方の書
き込みアドレスを指定すると共に、他方がメモリセルア
レイ１４ａ、１４ｂの他方の読み出しアドレスを指定す
る。即ち、並列に設けられる２つのメモリセルアレイ１
４ａ、１４ｂが、後述するタイミング制御回路２０の指
示により一方が書き込み状態のときには他方が読み出し
状態となるため、各アドレス指定回路１７ａ、１７ｂに
より指定されるアドレスがメモリセルアレイ１４ａ、１
４ｂの一方で書き込みアドレスとなり、他方では読み出
しアドレスとなる。アドレスデータバッファ１９は、映
像データＤＹ１と共に外部から供給されるアドレスデー
タＡＤＲを保持し、そのアドレスデータＡＤＲをメモリ
セルアレイ１４ａ、１４ｂの動作に対応してアドレスバ
ス１８へ出力する。これにより、シフトレジスタ１１か
ら入力される映像データＤＹ１がメモリセルアレイ１４
ａ、１４ｂの一方に書き込まれると同時に、メモリセル
アレイ１４ａ、１４ｂの他方から先に記憶された映像デ
ータＤＹ１が読み出されるようになる。
【０００６】タイミング制御回路２０は、基準クロック
ＣＬＫに基づいて各部の動作タイミングを決定するタイ
ミングパルスを生成する。Ｘドライバ２１は、タイミン
グ制御回路２０からのタイミングパルスに応答し、出力
バッファ１５ａ、１５ｂから出力データバス１６に出力
される映像データＤＹ１を１行単位で受けてＬＥＤ表示
パネルの信号線を同時に駆動する列駆動信号を発生す
る。Ｙドライバ２２は、タイミング制御回路２０からの
タイミングパルスに応答し、ＬＥＤ表示パネルの走査線
を所定の順序で周期的に活性化する行駆動信号を発生す
る。これにより、シフトレジスタ１１からメモリセルア
レイ１４ａ、１４ｂに記憶された映像データＤＹ１は、
１行単位でＬＥＤ表示パネルの所定の行に表示されるこ
とになる。
ＣＬＫに基づいて各部の動作タイミングを決定するタイ
ミングパルスを生成する。Ｘドライバ２１は、タイミン
グ制御回路２０からのタイミングパルスに応答し、出力
バッファ１５ａ、１５ｂから出力データバス１６に出力
される映像データＤＹ１を１行単位で受けてＬＥＤ表示
パネルの信号線を同時に駆動する列駆動信号を発生す
る。Ｙドライバ２２は、タイミング制御回路２０からの
タイミングパルスに応答し、ＬＥＤ表示パネルの走査線
を所定の順序で周期的に活性化する行駆動信号を発生す
る。これにより、シフトレジスタ１１からメモリセルア
レイ１４ａ、１４ｂに記憶された映像データＤＹ１は、
１行単位でＬＥＤ表示パネルの所定の行に表示されるこ
とになる。
【０００７】
【発明が解決しようとする課題】１画面分の映像データ
ＤＹ１を記憶するメモリセルアレイ１４ａ、１４ｂは、
ＬＥＤ表示パネルを構成するＬＥＤを点滅のみで表示さ
せるようにするという最も簡単な場合で、ＬＥＤパネル
の表示画素数と同数のメモリセルを必要とする。例え
ば、１つのＬＥＤ表示パネルが２４行×２４列で構成さ
れていると、５７６画素分のデータを記憶できるように
少なくとも５７６個のメモリセルが必要になる。そし
て、ＬＥＤ表示パネルの各ＬＥＤを多階調表示させる場
合には、１つの表示画素に対して複数ビットの映像デー
タが必要となり、数倍のメモリセルが必要になる。例え
ば、ＬＥＤを１６階調で表示するためには、１画素分の
映像データが４ビットとなるため、必要なメモリセルの
数は４倍になる。
ＤＹ１を記憶するメモリセルアレイ１４ａ、１４ｂは、
ＬＥＤ表示パネルを構成するＬＥＤを点滅のみで表示さ
せるようにするという最も簡単な場合で、ＬＥＤパネル
の表示画素数と同数のメモリセルを必要とする。例え
ば、１つのＬＥＤ表示パネルが２４行×２４列で構成さ
れていると、５７６画素分のデータを記憶できるように
少なくとも５７６個のメモリセルが必要になる。そし
て、ＬＥＤ表示パネルの各ＬＥＤを多階調表示させる場
合には、１つの表示画素に対して複数ビットの映像デー
タが必要となり、数倍のメモリセルが必要になる。例え
ば、ＬＥＤを１６階調で表示するためには、１画素分の
映像データが４ビットとなるため、必要なメモリセルの
数は４倍になる。
【０００８】上述のようなメモリセルアレイ１４ａ、１
４ｂの構成は、通常取り扱われる表示データのビット数
や接続されるＬＥＤパネルの表示能力に合わせて設定が
成される。しかしながら、特定の表示データやＬＥＤ表
示パネルに対応して各メモリセルアレイ１４ａ、１４ｂ
の構成が設定された駆動回路の場合、入力される表示デ
ータや接続されるＬＥＤ表示パネルの条件が変わると対
応できなくなる。このため、汎用性がなく、利用範囲が
制限されることになる。
４ｂの構成は、通常取り扱われる表示データのビット数
や接続されるＬＥＤパネルの表示能力に合わせて設定が
成される。しかしながら、特定の表示データやＬＥＤ表
示パネルに対応して各メモリセルアレイ１４ａ、１４ｂ
の構成が設定された駆動回路の場合、入力される表示デ
ータや接続されるＬＥＤ表示パネルの条件が変わると対
応できなくなる。このため、汎用性がなく、利用範囲が
制限されることになる。
【０００９】また、入力される映像データＤＹ１のビッ
ト数が、接続されるＬＥＤ表示パネルの表示能力以上に
多い場合には、各メモリセルアレイ１４ａ、１４ｂの容
量を必要以上に大きくしなければならなくなる。このよ
うなメモリセルアレイ１４ａ、１４ｂの容量の増大は、
メモリセルアレイ１４ａ、１４ｂ自体の回路規模の増大
に加えて、入力バッファ１３ａ、１３ｂや出力バッファ
１５ａ、１５ｂのビット数の増設を伴うことになり、回
路規模を大幅に増大させる。
ト数が、接続されるＬＥＤ表示パネルの表示能力以上に
多い場合には、各メモリセルアレイ１４ａ、１４ｂの容
量を必要以上に大きくしなければならなくなる。このよ
うなメモリセルアレイ１４ａ、１４ｂの容量の増大は、
メモリセルアレイ１４ａ、１４ｂ自体の回路規模の増大
に加えて、入力バッファ１３ａ、１３ｂや出力バッファ
１５ａ、１５ｂのビット数の増設を伴うことになり、回
路規模を大幅に増大させる。
【００１０】そこで本発明は、回路規模の増大を抑圧し
ながら、汎用性の高い半導体メモリ及びこれを用いた表
示装置の駆動回路を提供することを目的とする。
ながら、汎用性の高い半導体メモリ及びこれを用いた表
示装置の駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、映像情報を表す第１のデータを順次取り込む入力
手段と、この入力手段に取り込まれた上記第１のデータ
に対して任意に設定可能な演算係数に基づく演算処理を
施し、所望のビット数に変更された第２のデータを生成
するデータ変換手段と、上記第２のデータを所定のデー
タ数毎に連続して記憶するメモリセルアレイと、このメ
モリセルアレイに記憶された上記第２のデータを所定の
順序で読み出して出力する出力手段と、を備えたことに
ある。
解決するために成されたもので、第１の特徴とするとこ
ろは、映像情報を表す第１のデータを順次取り込む入力
手段と、この入力手段に取り込まれた上記第１のデータ
に対して任意に設定可能な演算係数に基づく演算処理を
施し、所望のビット数に変更された第２のデータを生成
するデータ変換手段と、上記第２のデータを所定のデー
タ数毎に連続して記憶するメモリセルアレイと、このメ
モリセルアレイに記憶された上記第２のデータを所定の
順序で読み出して出力する出力手段と、を備えたことに
ある。
【００１２】そして、第２の特徴とするところは、映像
情報を表す第１のデータを順次取り込む入力手段と、こ
の入力手段に取り込まれた上記第１のデータに対して任
意に設定可能な演算係数に基づく演算処理を施し、所望
のビット数に変更された第２のデータを生成するデータ
変換手段と、上記第２のデータを所定のデータ数毎に連
続して記憶するメモリセルアレイと、このメモリセルア
レイに記憶された上記第２のデータを所定の順序で読み
出して出力する出力手段と、この出力手段から出力され
る上記第２のデータに基づいて、複数の表示画素が行列
配置された表示装置に対応した駆動信号を生成する駆動
手段と、を備えたことにある。
情報を表す第１のデータを順次取り込む入力手段と、こ
の入力手段に取り込まれた上記第１のデータに対して任
意に設定可能な演算係数に基づく演算処理を施し、所望
のビット数に変更された第２のデータを生成するデータ
変換手段と、上記第２のデータを所定のデータ数毎に連
続して記憶するメモリセルアレイと、このメモリセルア
レイに記憶された上記第２のデータを所定の順序で読み
出して出力する出力手段と、この出力手段から出力され
る上記第２のデータに基づいて、複数の表示画素が行列
配置された表示装置に対応した駆動信号を生成する駆動
手段と、を備えたことにある。
【００１３】
【作用】本発明の第１の特徴によれば、メモリセルアレ
イの入力側で入力データのビット数を変更するデータ変
換手段を設けたことにより、入力データのビット数が変
わった場合でもメモリセルアレイには常に一定のビット
数で記憶される。このため、入力データのビット数の制
限が緩和される。
イの入力側で入力データのビット数を変更するデータ変
換手段を設けたことにより、入力データのビット数が変
わった場合でもメモリセルアレイには常に一定のビット
数で記憶される。このため、入力データのビット数の制
限が緩和される。
【００１４】本発明の第２の特徴によれば、データ変換
手段により常に一定のビット数に変換されてメモリセル
アレイに記憶される入力データを読み出して表示装置の
駆動信号を生成するようにしたことで、表示装置で必要
な情報が入力データと適合しない場合でも、データ変換
手段によって入力データを表示装置に必要な情報に変換
することが可能である。従って、入力データの制限が緩
和されて入力側のインタフェースが拡大される。
手段により常に一定のビット数に変換されてメモリセル
アレイに記憶される入力データを読み出して表示装置の
駆動信号を生成するようにしたことで、表示装置で必要
な情報が入力データと適合しない場合でも、データ変換
手段によって入力データを表示装置に必要な情報に変換
することが可能である。従って、入力データの制限が緩
和されて入力側のインタフェースが拡大される。
【００１５】
【実施例】図１は、本発明の半導体メモリの構成を示す
ブロック図である。入力制御部３１は、連続して入力さ
れる映像データＤＹ１を順次取り込んで保持し、所定の
データ数毎に記憶データ変換部３２に供給する。この入
力制御部３１では、シリアルに入力される映像データＤ
Ｙ１がパラレルに変換される。記憶データ変換部３２
は、任意に設定可能な係数データＥＦ１を映像データＤ
Ｙ１に乗算することで、映像データＤＹ１に対して間引
き処理を施し、ビット数が所望のビット数まで圧縮され
た映像データＤＹ２を生成する。この記憶データ変換部
３２に供給される係数データＥＦ１は、外部から供給さ
れて係数データ発生部３３に保持され、この係数データ
発生部３３から記憶データ変換部３２でのデータの変換
処理に合わせて記憶データ変換部３２に供給される。
ブロック図である。入力制御部３１は、連続して入力さ
れる映像データＤＹ１を順次取り込んで保持し、所定の
データ数毎に記憶データ変換部３２に供給する。この入
力制御部３１では、シリアルに入力される映像データＤ
Ｙ１がパラレルに変換される。記憶データ変換部３２
は、任意に設定可能な係数データＥＦ１を映像データＤ
Ｙ１に乗算することで、映像データＤＹ１に対して間引
き処理を施し、ビット数が所望のビット数まで圧縮され
た映像データＤＹ２を生成する。この記憶データ変換部
３２に供給される係数データＥＦ１は、外部から供給さ
れて係数データ発生部３３に保持され、この係数データ
発生部３３から記憶データ変換部３２でのデータの変換
処理に合わせて記憶データ変換部３２に供給される。
【００１６】入力バッファ３４は、記憶データ変換部３
２から出力される映像データＤＹ２を取り込み、メモリ
セルアレイ３５に供給する。メモリセルアレイ３５は、
所定の記憶容量を有しており、アドレス指定回路３６か
らのアドレス指定に従い、入力バッファ３４から供給さ
れる映像データＤＹ２を所定数量単位で一時的に記憶す
る。例えば、映像データＤＹ１が１画面単位で連続する
場合には、１画面分のデータを同時に記憶するように構
成される。出力バッファ３７は、メモリ３５から読み出
される映像データＤＹ２を取り込み、再生データ変換部
３８へ供給する。再生データ変換部３８は、映像データ
ＤＹ２を出力側で要求されるフォーマットに適合するよ
うに変換し、駆動信号ＤＲＶを生成する。この再生デー
タ変換部３８は、例えば、パルス変調方式のデジタル／
アナログ変換回路により構成され、映像データＤＹ２の
内容に応じて一定期間内のパルス幅の総和が変わる駆動
信号ＤＲＶが出力される。そして、出力制御部３９は、
出力側からの出力指示に応答し、再生データ変換部３８
から出力される駆動信号ＤＲＶを出力する。
２から出力される映像データＤＹ２を取り込み、メモリ
セルアレイ３５に供給する。メモリセルアレイ３５は、
所定の記憶容量を有しており、アドレス指定回路３６か
らのアドレス指定に従い、入力バッファ３４から供給さ
れる映像データＤＹ２を所定数量単位で一時的に記憶す
る。例えば、映像データＤＹ１が１画面単位で連続する
場合には、１画面分のデータを同時に記憶するように構
成される。出力バッファ３７は、メモリ３５から読み出
される映像データＤＹ２を取り込み、再生データ変換部
３８へ供給する。再生データ変換部３８は、映像データ
ＤＹ２を出力側で要求されるフォーマットに適合するよ
うに変換し、駆動信号ＤＲＶを生成する。この再生デー
タ変換部３８は、例えば、パルス変調方式のデジタル／
アナログ変換回路により構成され、映像データＤＹ２の
内容に応じて一定期間内のパルス幅の総和が変わる駆動
信号ＤＲＶが出力される。そして、出力制御部３９は、
出力側からの出力指示に応答し、再生データ変換部３８
から出力される駆動信号ＤＲＶを出力する。
【００１７】このような半導体メモリによれば、入力さ
れる表示データＤＹ１が何ビット構成であっても、記憶
データ変換部３２で所定の変換処理が成されるため、一
定のビット数の変換された映像データＤＹ２がメモリセ
ルアレイ３５に記憶される。従って、入力側から与えら
れる映像データＤＹ１のビット数の制限が緩和されて入
力インタフェースが拡大されると共に、メモリセルアレ
イ３５を効率よく使用できるようになり、メモリセルア
レイ３５の容量の増大、即ち、回路規模の増大を抑圧で
きる。
れる表示データＤＹ１が何ビット構成であっても、記憶
データ変換部３２で所定の変換処理が成されるため、一
定のビット数の変換された映像データＤＹ２がメモリセ
ルアレイ３５に記憶される。従って、入力側から与えら
れる映像データＤＹ１のビット数の制限が緩和されて入
力インタフェースが拡大されると共に、メモリセルアレ
イ３５を効率よく使用できるようになり、メモリセルア
レイ３５の容量の増大、即ち、回路規模の増大を抑圧で
きる。
【００１８】図２は、本発明の半導体メモリを用いたＬ
ＥＤパネルの駆動回路の構成を示すブロック図である。
シフトレジスタ４１は、パソコン等に代表されるデータ
ソースから供給される映像データＤＹ１を取り込み、取
り込んだ映像データＤＹ１を所定のデータ数毎に記憶デ
ータ変換回路４２へ供給する。記憶データ変換回路４２
は、任意に設定可能な係数データＥＦ１を入力データに
乗算することで、所望のビット数を有する映像データＤ
Ｙ２を生成し、入力データバス４４へ出力する。この映
像データＤＹ２は、映像データＤＹ１のビット数が目標
とするビット数より多いときには映像データＤＹ１に対
して間引き処理が施されてビット数が圧縮され、逆に、
少ないときには映像データＤＹ１に対して補間処理が施
されてビット数が伸長されることにより生成される。こ
の記憶データ変換部４２に供給される係数データＥＦ１
は、外部から供給されてレジスタ構成の係数データ発生
回路４３に取り込まれ、記憶データ変換部４２でのデー
タの変換処理に合わせて記憶データ変換回路４２に供給
される。
ＥＤパネルの駆動回路の構成を示すブロック図である。
シフトレジスタ４１は、パソコン等に代表されるデータ
ソースから供給される映像データＤＹ１を取り込み、取
り込んだ映像データＤＹ１を所定のデータ数毎に記憶デ
ータ変換回路４２へ供給する。記憶データ変換回路４２
は、任意に設定可能な係数データＥＦ１を入力データに
乗算することで、所望のビット数を有する映像データＤ
Ｙ２を生成し、入力データバス４４へ出力する。この映
像データＤＹ２は、映像データＤＹ１のビット数が目標
とするビット数より多いときには映像データＤＹ１に対
して間引き処理が施されてビット数が圧縮され、逆に、
少ないときには映像データＤＹ１に対して補間処理が施
されてビット数が伸長されることにより生成される。こ
の記憶データ変換部４２に供給される係数データＥＦ１
は、外部から供給されてレジスタ構成の係数データ発生
回路４３に取り込まれ、記憶データ変換部４２でのデー
タの変換処理に合わせて記憶データ変換回路４２に供給
される。
【００１９】入力データバス４４に接続される２つの入
力バッファ４５ａ、４５ｂは、それぞれ記憶データ変換
回路４２から入力データバス４４に出力された映像デー
タＤＹ２を１画面単位で交互に取り込み、メモリセルア
レイ４６ａ、４６ｂに供給する。メモリセルアレイ４６
ａ、４６ｂは、それぞれ入力バッファ４５ａ、４５ｂか
ら供給される映像データＤＹ２を１画面単位で一時的に
記憶する。各メモリセルアレイ４６ａ、４６ｂに接続さ
れる２つの出力バッファ４７ａ、４７ｂは、それぞれの
メモリセルアレイ４６ａ、４６ｂから読み出される映像
データＤＹ２を取り込み、出力データバス４８へ出力す
る。各メモリセルアレイ４６ａ、４６ｂに対応するアド
レス指定回路４９ａ、４９ｂは、それぞれアドレスバス
５０からアドレスデータＡＤＲを取り込み、一方がメモ
リセルアレイ４６ａ、４６ｂの一方の書き込みアドレス
を指定すると共に、他方がメモリセルアレイ４６ａ、４
６ｂの他方の読み出しアドレスを指定する。これらの入
力バッファ４５ａ、４５ｂ、メモリセルアレイ４６ａ、
４６ｂ、出力バッファ４７ａ、４７ｂ及びアドレス指定
回路４９ａ、４９ｂは、図４と同一である。即ち、記憶
データ変換回路４２から入力データバス４４へ出力され
る映像データＤＹ２がメモリセルアレイ４６ａ、４６ｂ
の一方に書き込まれると同時に、メモリセルアレイ４６
ａ、４６ｂの他方から先に記憶された映像データＤＹ２
が読み出されて出力データバス４８へ出力されるように
構成される。
力バッファ４５ａ、４５ｂは、それぞれ記憶データ変換
回路４２から入力データバス４４に出力された映像デー
タＤＹ２を１画面単位で交互に取り込み、メモリセルア
レイ４６ａ、４６ｂに供給する。メモリセルアレイ４６
ａ、４６ｂは、それぞれ入力バッファ４５ａ、４５ｂか
ら供給される映像データＤＹ２を１画面単位で一時的に
記憶する。各メモリセルアレイ４６ａ、４６ｂに接続さ
れる２つの出力バッファ４７ａ、４７ｂは、それぞれの
メモリセルアレイ４６ａ、４６ｂから読み出される映像
データＤＹ２を取り込み、出力データバス４８へ出力す
る。各メモリセルアレイ４６ａ、４６ｂに対応するアド
レス指定回路４９ａ、４９ｂは、それぞれアドレスバス
５０からアドレスデータＡＤＲを取り込み、一方がメモ
リセルアレイ４６ａ、４６ｂの一方の書き込みアドレス
を指定すると共に、他方がメモリセルアレイ４６ａ、４
６ｂの他方の読み出しアドレスを指定する。これらの入
力バッファ４５ａ、４５ｂ、メモリセルアレイ４６ａ、
４６ｂ、出力バッファ４７ａ、４７ｂ及びアドレス指定
回路４９ａ、４９ｂは、図４と同一である。即ち、記憶
データ変換回路４２から入力データバス４４へ出力され
る映像データＤＹ２がメモリセルアレイ４６ａ、４６ｂ
の一方に書き込まれると同時に、メモリセルアレイ４６
ａ、４６ｂの他方から先に記憶された映像データＤＹ２
が読み出されて出力データバス４８へ出力されるように
構成される。
【００２０】出力データバス２８に接続されるパルス幅
変調回路５２は、出力バッファ４７ａ、４７ｂから出力
される映像データＤＹ２を１データ毎に取り込み、各デ
ータの内容に応じて一定期間内のパルス幅の総和が可変
設定されるパルス幅変調信号ＰＷＭを発生する。タイミ
ング制御回路５３は、基準クロックＣＬＫに基づいて各
部の動作タイミングを決定するタイミングパルスを生成
する。Ｘドライバ５４は、タイミング制御回路５３から
のタイミングパルスに応答し、パルス幅変調回路５３か
ら供給されるパルス幅変調信号ＰＷＭを１行単位で受け
てＬＥＤ表示パネルの信号線を同時に駆動する列駆動信
号を発生する。Ｙドライバ５５は、タイミング制御回路
５３からのタイミングパルスに応答し、ＬＥＤ表示パネ
ルの走査線を所定の順序で周期的に活性化する行駆動信
号を発生する。これにより、記憶データ変換回路４２か
らメモリセルアレイ４６ａ、４６ｂに記憶された表示デ
ータＤＹ２は、１行単位でＬＥＤ表示パネルの所定の行
に表示されることになる。
変調回路５２は、出力バッファ４７ａ、４７ｂから出力
される映像データＤＹ２を１データ毎に取り込み、各デ
ータの内容に応じて一定期間内のパルス幅の総和が可変
設定されるパルス幅変調信号ＰＷＭを発生する。タイミ
ング制御回路５３は、基準クロックＣＬＫに基づいて各
部の動作タイミングを決定するタイミングパルスを生成
する。Ｘドライバ５４は、タイミング制御回路５３から
のタイミングパルスに応答し、パルス幅変調回路５３か
ら供給されるパルス幅変調信号ＰＷＭを１行単位で受け
てＬＥＤ表示パネルの信号線を同時に駆動する列駆動信
号を発生する。Ｙドライバ５５は、タイミング制御回路
５３からのタイミングパルスに応答し、ＬＥＤ表示パネ
ルの走査線を所定の順序で周期的に活性化する行駆動信
号を発生する。これにより、記憶データ変換回路４２か
らメモリセルアレイ４６ａ、４６ｂに記憶された表示デ
ータＤＹ２は、１行単位でＬＥＤ表示パネルの所定の行
に表示されることになる。
【００２１】このようなＬＥＤ表示パネルの駆動回路に
よれば、シフトレジスタ４１に入力される映像データＤ
Ｙ１が何ビット構成であってもメモリセルアレイ４６
ａ、４６ｂに記憶される段階では所定のビット数を有す
る映像データＤＹ２に変換されている。このため、シフ
トレジスタ４１に入力される映像データＤＹ１が受ける
制限が緩和され、データソースとのインタフェースが拡
大される。また、記憶される映像データＤＹ２のビット
数を一定にできることから、メモリセルアレイ４６ａ、
４６ｂの構成を予め決めておくことが可能であり、メモ
リセルアレイ４６ａ、４６ｂの利用効率を向上できる。
よれば、シフトレジスタ４１に入力される映像データＤ
Ｙ１が何ビット構成であってもメモリセルアレイ４６
ａ、４６ｂに記憶される段階では所定のビット数を有す
る映像データＤＹ２に変換されている。このため、シフ
トレジスタ４１に入力される映像データＤＹ１が受ける
制限が緩和され、データソースとのインタフェースが拡
大される。また、記憶される映像データＤＹ２のビット
数を一定にできることから、メモリセルアレイ４６ａ、
４６ｂの構成を予め決めておくことが可能であり、メモ
リセルアレイ４６ａ、４６ｂの利用効率を向上できる。
【００２２】以上の実施例においては、ＬＥＤ表示パネ
ルの駆動回路を構成する場合を例示したが、その他の表
示装置、例えば液晶表示パネルやプラズマディスプレイ
に対応した駆動回路に適用することも可能である。ま
た、映像データＤＹ１を複数の色成分で構成するように
すれば、カラー表示が可能な表示装置の駆動回路を実現
できる。
ルの駆動回路を構成する場合を例示したが、その他の表
示装置、例えば液晶表示パネルやプラズマディスプレイ
に対応した駆動回路に適用することも可能である。ま
た、映像データＤＹ１を複数の色成分で構成するように
すれば、カラー表示が可能な表示装置の駆動回路を実現
できる。
【００２３】
【発明の効果】本発明によれば、映像データの入力段階
でデータの変換手段を設けたことにより、変換処理のた
めの係数データの変更により各種の映像データに対応可
能になる。このため、入力側のインタフェースが拡大さ
れ、汎用性を向上することができる。また、メモリセル
アレイに記憶される映像データのビット数が予め決めら
れることから、メモリセルの利用効率を向上でき、結果
的にメモリセルの容量の増大を抑圧できる。
でデータの変換手段を設けたことにより、変換処理のた
めの係数データの変更により各種の映像データに対応可
能になる。このため、入力側のインタフェースが拡大さ
れ、汎用性を向上することができる。また、メモリセル
アレイに記憶される映像データのビット数が予め決めら
れることから、メモリセルの利用効率を向上でき、結果
的にメモリセルの容量の増大を抑圧できる。
【図１】本発明の半導体メモリの構成を示すブロック図
である。
である。
【図２】本発明の表示装置の駆動回路の構成を示す回路
図である。
図である。
【図３】ＬＥＤ表示パネルの概略を示す回路図である。
【図４】従来の表示装置の駆動回路の構成を示す回路図
である。
である。
１ ＬＥＤ ２ 信号線 ３ 走査線 １１、４１ シフトレジスタ １２、４４ 入力データバス １３ａ、１３ｂ、４５ａ、４５ｂ 入力バッファ １４ａ、１４ｂ、４６ａ、４６ｂ メモリ １５ａ、１５ｂ、４７ａ、４７ｂ 出力バッファ １６、４８ 出力データバス １７ａ、１７ｂ、４９ａ、４９ｂ アドレス指定回路 １８、５０ アドレスバス １９、５１ アドレスデータレジスタ ２０、５３ タイミング制御回路 ２１、５４ Ｘドライバ ２２、５５ Ｙドライバ ３１ 入力制御部 ３２ 記憶データ変換部 ３３ 係数データ発生部 ３４ 入力バッファ ３５ メモリ ３６ アドレス指定部 ３７ 出力バッファ ３８ 再生データ変換部 ３９ 出力制御部 ４２ 記憶データ変換回路 ４３ 係数データ発生回路 ５２ パルス幅変調回路
Claims (4)
- 【請求項１】 映像情報を表す第１のデータを順次取り
込む入力手段と、この入力手段に取り込まれた上記第１
のデータに対して任意に設定可能な演算係数に基づく演
算処理を施し、所望のビット数に変更された第２のデー
タを生成するデータ変換手段と、上記第２のデータを所
定のデータ数毎に連続して記憶するメモリセルアレイ
と、このメモリセルアレイに記憶された上記第２のデー
タを所定の順序で読み出して出力する出力手段と、を備
えたことを特徴とする半導体メモリ。 - 【請求項２】 映像情報を表す第１のデータを順次取り
込む入力手段と、この入力手段に取り込まれた上記第１
のデータに対して任意に設定可能な演算係数に基づく演
算処理を施し、所望のビット数に変更された第２のデー
タを生成するデータ変換手段と、上記第２のデータを所
定のデータ数毎に連続して記憶するメモリセルアレイ
と、このメモリセルアレイに記憶された上記第２のデー
タを所定の順序で読み出して出力する出力手段と、この
出力手段から出力される上記第２のデータに基づいて、
複数の表示画素が行列配置された表示装置に対応した駆
動信号を生成する駆動手段と、を備えたことを特徴とす
る表示装置の駆動回路。 - 【請求項３】 映像情報を表す第１のデータを順次取り
込む入力手段と、この入力手段に取り込まれた上記第１
のデータに対して任意に設定可能な演算係数に基づく演
算処理を施し、所望のビット数に変更された第２のデー
タを生成するデータ変換手段と、上記第２のデータを所
定のデータ数単位で交互に記憶する一対のメモリセルア
レイと、これらの一対のメモリセルアレイに記憶された
上記第２のデータを交互に所定の順序で読み出して出力
する出力手段と、この出力手段から出力される上記第２
のデータに基づいて、複数の表示画素が行列配置された
表示装置に対応した駆動信号を生成する駆動手段と、を
備えたことを特徴とする表示装置の駆動回路。 - 【請求項４】 映像情報を表す第１のデータを順次取り
込む入力手段と、この入力手段に取り込まれた上記第１
のデータに対して任意に設定可能な演算係数に基づく演
算処理を施し、所望のビット数に変更された第２のデー
タを生成するデータ変換手段と、上記第２のデータを所
定のデータ数単位で交互に記憶する一対のメモリセルア
レイと、これらの一対のメモリセルアレイに記憶された
上記第２のデータを交互に所定の順序で読み出して出力
する出力手段と、この出力手段から出力される上記第２
のデータに基づいて、複数の表示画素が行列配置された
表示装置の各列を駆動する列駆動信号を生成すると共
に、表示装置の各行を一定の周期で順次活性化する行駆
動信号を生成する駆動手段と、を備えたことを特徴とす
る情報表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21611694A JP3133620B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体メモリ及びこれを用いた表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21611694A JP3133620B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体メモリ及びこれを用いた表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883055A true JPH0883055A (ja) | 1996-03-26 |
| JP3133620B2 JP3133620B2 (ja) | 2001-02-13 |
Family
ID=16683502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21611694A Expired - Fee Related JP3133620B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体メモリ及びこれを用いた表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3133620B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914614B2 (en) | 2000-10-31 | 2005-07-05 | Seiko Epson Corporation | Color display method and semiconductor integrated circuit using the same |
| US7106351B2 (en) | 2002-06-28 | 2006-09-12 | Seiko Epson Corporation | Method of driving electro-optical device, electro-optical device, and electronic apparatus |
| JP2014130327A (ja) * | 2012-11-30 | 2014-07-10 | Rohm Co Ltd | Ｌｅｄ表示ユニット、ｌｅｄ表示装置およびｌｅｄ表示システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6127349B2 (ja) * | 2013-11-05 | 2017-05-17 | パナソニックＩｐマネジメント株式会社 | 分電盤 |
| US11323435B2 (en) | 2019-05-08 | 2022-05-03 | The Boeing Company | Method and apparatus for advanced security systems over a power line connection |
-
1994
- 1994-09-09 JP JP21611694A patent/JP3133620B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914614B2 (en) | 2000-10-31 | 2005-07-05 | Seiko Epson Corporation | Color display method and semiconductor integrated circuit using the same |
| US7106351B2 (en) | 2002-06-28 | 2006-09-12 | Seiko Epson Corporation | Method of driving electro-optical device, electro-optical device, and electronic apparatus |
| JP2014130327A (ja) * | 2012-11-30 | 2014-07-10 | Rohm Co Ltd | Ｌｅｄ表示ユニット、ｌｅｄ表示装置およびｌｅｄ表示システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3133620B2 (ja) | 2001-02-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |