JP2009135738A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】半導体集積回路は、A/D変換器と、サンプリング回路MPXとを具備する。サンプリング回路は、第1と第2のサンプル・モードSmp_Md1、Smp_Md2で、アナログ入力信号をサンプリングする。A/D変換器は、サンプリングされたアナログ信号を変換・モードでディジタル信号に変換する。第1と第2のサンプル・モードとで、演算増幅器OpAmp0の内部回路の切換により、第1と第2の入力端子In1、In2とによる非反転入力端子+と反転入力端子−との機能が交代する。この交代と同期して、入力スイッチSW01、SW02によるアナログ信号の非反転入力端子への供給も交代する。
【選択図】図5
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。
図1は、本発明の1つの実施の形態によるモノリシック半導体集積回路を示す図である。このモノリシック半導体集積回路は、上記特許文献1に記載されたように半導体集積回路の半導体基板にアナログマルチプレクサーと逐次比較型A/D変換器とを含む車載用マイクロコンピュータである。
図5は、図1に示した本発明の1つの実施の形態によるモノリシック半導体集積回路のマルチプレクサーMPXの内部構成とマルチプレクサーMPXのアナログ入力端子AN0、AN1…AN7に接続される外部回路とを示す図である。尚、この外部回路は、自動車に搭載される車載部品によって構成されている。
マルチプレクサーMPXのアナログ入力端子AN0…AN7の各アナログ入力端子の選択サンプル・モードは、図8に示すように第1選択サンプル・モードSmp_Md1と第2選択サンプル・モードSmp_Md2との反復となる。
図6は、図1のマルチプレクサーによる選択サンプル・モードでのアナログ入力信号の選択動作Smpと図5の10ビットの逐次比較型A/D変換器による変換・モードでのアナログ入力信号のA/D変換動作ADCとの繰り返し動作を説明するための図である。繰り返しの選択サンプル・モードでの選択動作Smpの間にマルチプレクサーMPXは、順番に8チャンネルのアナログ入力端子AN0…AN7のアナログ入力信号電圧を時分割で定期的にまたサンプリングする。繰り返しの変換・モードでのA/D変換動作ADCの間に10ビットの逐次比較型A/D変換器10bit A/D_Convは、その直前にマルチプレクサーMPXによってサンプリングされたアナログ入力信号電圧をディジタル信号に変換する。このようにして、10ビットの逐次比較型A/D変換器10bit A/D_Convは、順番に8チャンネルのアナログ入力端子AN0…AN7のアナログ入力信号電圧をディジタル信号にA/D変換するものである。
図7は、図5に示したマルチプレクサーMPXの各チャンネルの演算増幅器OpAmp0…と第1スイッチSW01…から第6スイッチSW06…が、第1選択サンプル・モードSmp_Md1と第2選択サンプル・モードSmp_Md2とで、どのように動作するかを示す図である。
図9は、図5に示したマルチプレクサーMPXの各チャンネルの演算増幅器OPAmp0…の他の構成を示す図である。尚、図9の演算増幅器は、図7の演算増幅器よりも高速動作が可能である。
図10は、図5に示したマルチプレクサーMPXの各チャンネルの演算増幅器OPAmp0…の更に他の構成を示す図である。この図10の演算増幅器は、入力電圧の許容範囲が接地電圧GNDから電源電圧Vddまでの広範囲であるレイル・ツー・レイル(rail-to-rail)型の差動入力回路を含んでいる。図10の演算増幅器は、接地電圧GNDに近い低レベルの入力電圧の処理に好適なPMOS差動入力回路と電源電圧Vddに近い高レベルの入力電圧の処理に好適なNMOS差動入力回路とを含んでいる。
図11は、図10の演算増幅器のレイル・ツー・レイル型の差動入力回路の相互コンダクタンスgmを一定とするための差動入力回路に接続されたgm制御回路Gm_Cntの動作を説明する図である。
図12は、図5に示したマルチプレクサーMPXの各チャンネルの演算増幅器OpAmp0…の第1スイッチSW01…から第6スイッチSW06…までのオン・オフ制御のためのスイッチ制御起動クロック信号を生成するクロック発生器Glk_Gen0、Glk_Gen1…の構成を示す図である。
図14は、図1に示した本発明の1つの実施の形態によるモノリシック集積回路のマルチプレクサーMPXの他の内部構成を示す図である。図14のマルチプレクサーMPXの内部構成が図5のマルチプレクサーMPXの内部構成と相違するのは、図14では複数のチャンネルで1個の演算増幅器が共有されていることで、図14のマルチプレクサーMPXのアナログ入力端子に接続される外部回路は図5と同じである。
図18は、本発明のその他の実施の形態による2次オーバー・サンプリング型ΔΣA/D変換器9を示す図である。
図19は、本発明の更に1つの実施の形態によるインターリーブ動作可能なパイプライン型A/D変換器を示す図である。このパイプライン型A/D変換器は、従属接続された複数のA/D変換ステージ1、2、…、j、(j+1)と、エンコーダENCとにより構成されている。
Digita_Cir ディジタル回路部
AN0、AN1…AN7 アナログ入力端子
MPX マルチプレクサー
ADCOM アナログ出力端子
SW3 スイッチ
C1 サンプリング容量
C4 容量
10bit Local D/A 10ビットの局部D/A変換器
Comp 比較器
SW4 スイッチ
10bit A/D_Conv 10ビットの逐次比較型A/D変換器
VREF1 上位ビット基準電圧
VREF2 下位ビット基準電圧
OP1 演算増幅器
OP2 演算増幅器
SW1 スイッチ
SW2 スイッチ
Control_Cir コントロール回路
Data Reg A、B、C、D データレジスタ
Status Reg ステータスレジスタ
Control Reg コントロールレジスタ
Sen0、Sen1…Sen7 センサ
Rin0、Rin1…Rin7 抵抗
Cin0、Cin1…Cin7 容量
OpAmp1、OpAmp2…OpAmp7 演算増幅器
In1 第1入力端子
In2 第2入力端子
Out1 出力端子
SW01、SW11…SW71 第1スイッチ
SW02、SW12…SW72 第2スイッチ
SW03、SW13…SW73 第3スイッチ
SW04、SW14…SW74 第4スイッチ
SW05、SW15…SW75 第5スイッチ
SW06、SW16…SW76 第6スイッチ
Smp 選択動作
ADC A/D変換動作
Smp_Md1 第1選択サンプル・モード
Smp_Md2 第2選択サンプル・モード
Claims (18)
- A/D変換器と、前記A/D変換器の入力端子に接続されたサンプリング回路とを具備して、
前記サンプリング回路は、アナログ入力端子、演算増幅器、第1スイッチ、第2スイッチ、第3スイッチ、第4スイッチ、第5スイッチ、アナログ出力端子を含み、
前記アナログ入力端子は前記第1スイッチの一端と前記第2スイッチの一端とに接続され、前記第1スイッチの他端と前記第2スイッチの他端とは前記演算増幅器の第1入力端子と第2入力端子とにそれぞれ接続され、
前記第3スイッチの一端と他端とは前記演算増幅器の前記第1入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、前記第4スイッチの一端と他端とは前記演算増幅器の前記第1入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続され、
前記演算増幅器の出力端子は、前記アナログ出力端子を介して、前記A/D変換器の入力端子に接続され、
前記第5スイッチの一端と他端とは、前記演算増幅器をバイパスするように、前記アナログ入力端子と前記アナログ出力端子とにそれぞれ接続され、
前記サンプリング回路は、第1サンプル・モードと第2サンプル・モードとで、前記アナログ入力端子に供給されるアナログ入力信号をサンプリングするものであり、
前記A/D変換器は、前記第1サンプル・モードの後または前記第2サンプル・モードの後の変換・モードにて前記第1サンプル・モードでまたは前記第2サンプル・モードで前記サンプリング回路によってサンプリングされたアナログ信号をディジタル信号に変換するものであり、
前記サンプリング回路の前記第1サンプル・モードの前半では、前記第1スイッチと前記第4スイッチとはオン状態に制御される一方、前記第2スイッチと前記第3スイッチと前記第5スイッチとはオフ状態に制御され、
前記サンプリング回路の前記第1サンプル・モードの前記前半では、前記演算増幅器の前記第1入力端子と前記第2入力端子とは前記演算増幅器の非反転入力端子と反転入力端子としてそれぞれ機能するように、前記演算増幅器の内部回路が制御され、
前記サンプリング回路の前記第1サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第5スイッチはオン状態に制御され、
前記サンプリング回路の前記第1サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第5スイッチと前記アナログ出力端子とを介して前記A/D変換器の前記入力端子に伝達され、
前記サンプリング回路の前記第2サンプル・モードの前半では、前記第1スイッチと前記第4スイッチと前記第5スイッチとはオフ状態に制御される一方、前記第2スイッチと前記第3スイッチとはオン状態に制御され、
前記サンプリング回路の前記第2サンプル・モードの前記前半では、前記演算増幅器の前記第1入力端子と前記第2入力端子とは前記演算増幅器の反転入力端子と非反転入力端子としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御され、
前記サンプリング回路の前記第2サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第5スイッチはオン状態に制御され、
前記サンプリング回路の前記第2サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第5スイッチと前記アナログ出力端子とを介して前記A/D変換器の前記入力端子に伝達される半導体集積回路。 - 前記第1サンプル・モードと前記第2サンプル・モードとは、複数回数、反復される請求項1に記載の半導体集積回路。
- 前記演算増幅器では差動入力ステージの差動トランジスタと駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタとが第1導電型のトランジスタであり、
前記駆動増幅ステージは、前記第1導電型と反対の第2導電型のゲート接地トランジスタ対を含んでおり、前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている請求項2に記載の半導体集積回路。 - 前記演算増幅器は第1導電型の第1差動トランジスタと前記第1導電型と反対の第2導電型の第2差動トランジスタとを含むレイル・ツー・レイル型の差動入力ステージを含んでいる請求項2に記載の半導体集積回路。
- 前記差動入力ステージは差動入力コモン・モード電圧の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路を含んでいる請求項4に記載の半導体集積回路。
- 前記A/D変換器は、逐次比較型A/D変換器、フラッシュ型A/D変換器、ΣΔ型A/D変換器、パイプライン型A/D変換器のいずれかである請求項2に記載の半導体集積回路。
- 前記A/D変換器により変換された前記ディジタル信号は中央処理ユニット(CPU)に供給されるものである請求項6に記載の半導体集積回路。
- 前記演算増幅器はCMOSアナログ演算増幅器により構成され、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ、前記第5スイッチのそれぞれはCMOSアナログにより構成されているものである請求項7に記載の半導体集積回路。
- A/D変換器と、前記A/D変換器の入力端子に接続されたマルチプレクサーとを具備して、
前記マルチプレクサーは、複数のアナログ入力端子、アナログ出力端子、前記複数のアナログ入力端子と前記アナログ出力端子との間の複数のチャンネルを含み、
前記マルチプレクサーの前記複数のチャンネルのそれぞれは、演算増幅器、第1スイッチ、第2スイッチ、第3スイッチ、第4スイッチ、第5スイッチ、アナログ出力端子を含み、
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各アナログ入力端子は各第1スイッチの一端と各第2スイッチの一端とに接続され、前記第1スイッチの他端と前記第2スイッチの他端とは各演算増幅器の第1入力端子と第2入力端子とにそれぞれ接続され、
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第3スイッチの一端と他端とは各演算増幅器の前記第1入力端子と前記演算増幅器の出力端子とにそれぞれ接続され、各第4スイッチの一端と他端とは前記演算増幅器の前記第1入力端子と前記演算増幅器の前記出力端子とにそれぞれ接続され、
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各演算増幅器の出力端子は、前記アナログ出力端子を介して、前記A/D変換器の入力端子に接続され、
前記マルチプレクサーの前記複数のチャンネルのそれぞれで、各第5スイッチの一端と他端とは、各演算増幅器をバイパスするように、各アナログ入力端子と前記アナログ出力端子とにそれぞれ接続され、
前記マルチプレクサーは、第1サンプル・モードと第2サンプル・モードとで、複数のアナログ入力端子から選択される任意のアナログ入力端子に供給されるアナログ入力信号をサンプリングするものであり、
前記A/D変換器は、前記第1サンプル・モードの後または前記第2サンプル・モードの後の変換・モードにて前記第1サンプル・モードでまたは前記第2サンプル・モードで前記マルチプレクサーによってサンプリングされたアナログ信号をディジタル信号に変換するものであり、
前記マルチプレクサーの前記第1サンプル・モードの前半では、前記第1スイッチと前記第4スイッチとはオン状態に制御される一方、前記第2スイッチと前記第3スイッチと前記第5スイッチとはオフ状態に制御され、
前記マルチプレクサーの前記第1サンプル・モードの前記前半では、前記演算増幅器の前記第1入力端子と前記第2入力端子とは前記演算増幅器の非反転入力端子と反転入力端子としてそれぞれ機能するように、前記演算増幅器の内部回路が制御され、
前記マルチプレクサーの前記第1サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第5スイッチはオン状態に制御され、
前記マルチプレクサーの前記第1サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第5スイッチと前記アナログ出力端子とを介して前記A/D変換器の前記入力端子に伝達され、
前記マルチプレクサーの前記第2サンプル・モードの前半では、前記第1スイッチと前記第4スイッチと前記第5スイッチとはオフ状態に制御される一方、前記第2スイッチと前記第3スイッチとはオン状態に制御され、
前記マルチプレクサーの前記第2サンプル・モードの前記前半では、前記演算増幅器の前記第1入力端子と前記第2入力端子とは前記演算増幅器の反転入力端子と非反転入力端子としてそれぞれ機能するように、前記演算増幅器の前記内部回路が制御され、
前記マルチプレクサーの前記第2サンプル・モードの後半では、前記演算増幅器による前記アナログ出力端子の駆動が停止される一方、前記第5スイッチはオン状態に制御され、
前記マルチプレクサーの前記第2サンプル・モードの前記後半では、前記アナログ入力端子に供給される前記アナログ入力信号は前記第5スイッチと前記アナログ出力端子とを介して前記A/D変換器の前記入力端子に伝達される半導体集積回路。 - 前記第1サンプル・モードと前記第2サンプル・モードとは、複数回数、反復される請求項9に記載の半導体集積回路。
- 前記演算増幅器では差動入力ステージの差動トランジスタと駆動増幅ステージのカスコード接続のカレントミラー負荷トランジスタとが第1導電型のトランジスタであり、
前記駆動増幅ステージは、前記第1導電型と反対の第2導電型のゲート接地トランジスタ対を含んでおり、前記差動トランジスタの差動出力信号が前記駆動増幅ステージの前記ゲート接地トランジスタ対を介して前記カレントミラー負荷トランジスタに供給されることにより、前記演算増幅器はフォールデッド・カスコード型の演算増幅器として構成されている請求項10に記載の半導体集積回路。 - 前記演算増幅器は第1導電型の第1差動トランジスタと前記第1導電型と反対の第2導電型の第2差動トランジスタとを含むレイル・ツー・レイル型の差動入力ステージを含んでいる請求項10に記載の半導体集積回路。
- 前記差動入力ステージは差動入力コモン・モード電圧の変動による前記差動入力ステージの相互コンダクタンスの変動を低減するコンダクタンス制御回路を含んでいる請求項12に記載の半導体集積回路。
- 前記マルチプレクサーの前記複数のチャンネルの近接した2つのチャンネルは1個の演算増幅器を共有するものである請求項10に記載の半導体集積回路。
- 前記マルチプレクサーの前記複数のチャンネルの近接した2つのチャンネルはそれぞれ専用の演算増幅器の差動増幅ステージを含み、前記近接した2つのチャンネルは前記差動増幅ステージからの信号が供給される演算増幅器の1個の駆動増幅ステージ・出力増幅ステージを共有するものである請求項14に記載の半導体集積回路。
- 前記A/D変換器は、逐次比較型A/D変換器、フラッシュ型A/D変換器、ΣΔ型A/D変換器、パイプライン型A/D変換器のいずれかである請求項10に記載の半導体集積回路。
- 前記A/D変換器により変換された前記ディジタル信号は中央処理ユニット(CPU)に供給されるものである請求項16に記載の半導体集積回路。
- 前記演算増幅器はCMOSアナログ演算増幅器により構成され、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ、前記第5スイッチのそれぞれはCMOSアナログにより構成されているものである請求項17に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007309955A JP4970224B2 (ja) | 2007-11-30 | 2007-11-30 | 半導体集積回路 |
US12/277,465 US7746253B2 (en) | 2007-11-30 | 2008-11-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007309955A JP4970224B2 (ja) | 2007-11-30 | 2007-11-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009135738A true JP2009135738A (ja) | 2009-06-18 |
JP4970224B2 JP4970224B2 (ja) | 2012-07-04 |
Family
ID=40675092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007309955A Expired - Fee Related JP4970224B2 (ja) | 2007-11-30 | 2007-11-30 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7746253B2 (ja) |
JP (1) | JP4970224B2 (ja) |
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- 2007-11-30 JP JP2007309955A patent/JP4970224B2/ja not_active Expired - Fee Related
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Also Published As
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---|---|
JP4970224B2 (ja) | 2012-07-04 |
US20090140802A1 (en) | 2009-06-04 |
US7746253B2 (en) | 2010-06-29 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |