JP2003032109A

JP2003032109A - アナログ・デジタル変換回路

Info

Publication number: JP2003032109A
Application number: JP2001212593A
Authority: JP
Inventors: Yoichi Tokai; 陽一東海; Hideki Takase; 英樹高瀬; Hironori Miura; 宏規三浦; Takeshi Tanabe; 剛田邊; Kenzo Ono; 顕三大野
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2001-07-12
Filing date: 2001-07-12
Publication date: 2003-01-31
Anticipated expiration: 2021-07-12
Also published as: JP3869228B2

Abstract

(57)【要約】【課題】ＡＤコンバータにおける差動増幅回路のオフセ
ット電圧のばらつきの影響を打ち消し、差動増幅回路の
精度を高くせずにＡＤ変換誤差を少なくする。【解決手段】２つの入力端子にアナログ電圧Vin および
基準電圧Vrefが入力し、２つの入力電圧の大小比較を行
って１ビットのデジタルデータに変換する差動増幅回路
DIFFと、差動増幅回路に対する２つの入力電圧を切り替
え信号に基づいて入れ替える切り替えスイッチ回路MPX
と、１回のＡＤ変換処理期間内における差動増幅回路に
対する２つの入力電圧の入れ替え前後に対応する変換出
力データの平均値を算出するデジタル信号処理回路10
（EXOR、REG1、REG2、ADD ）とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ電圧をデ
ジタルデータに変換するためのアナログ・デジタル変換
回路（ＡＤコンバータ）に係り、特にアナログ信号電圧
とＡＤ変換基準電圧とを差動増幅回路で電圧比較する方
式のＡＤコンバータに関するもので、例えばデジタル温
度計用のＬＳＩに適用されるものである。

【０００２】

【従来の技術】図４は、従来の１ビット出力のＡＤコン
バータの一例を示している。

【０００３】このＡＤコンバータは、差動増幅回路DIFF
の一方の入力端子（例えば"+" 入力端子）にアナログ信
号電圧Vin を入力し、差動増幅回路DIFFの他方の入力端
子（"-" 入力端子）にＡＤ変換の基準電圧Vrefを入力す
る。そして、２つの入力の電位差Vdiff ( =Vin - Vref)
を差動増幅回路DIFFで増幅することによりデジタル信号
に変換する。ここで、差動増幅回路DIFFの増幅率Ａが10
000 であるとすると、出力電圧Vout = 10000× Vdiff =
10000×( Vin - Vref) となる。

【０００４】しかし、実際の差動増幅回路DIFFは入力に
オフセット電圧Voffset をもつので、実際の出力電圧Vo
ut'= 10000×(Vin - Vref - Voffset ) となり、Vin と
Vrefの電位差が小さかった場合にはVoffset に依存して
Vout' が変化してしまう。

【０００５】例えば、Vin = 1.52V 、Vref = 1.50Vの状
態で、Voffset = 0.03V であった場合には、Vout'= 100
00×(1.52 - 1.50 - 0.03 ) = -100Vになるが、実際の
出力電圧範囲は正の電源電圧〜接地電位までであるの
で、出力電圧範囲の下限である0Vが出力されることにな
る。

【０００６】これに対して、上記と同じ入力条件におい
てVoffset が0.01V しかなかった場合には、Vout'= 100
00×(1.52 - 1.50 -0.01 ) = 100V になるが、実際の出
力電圧範囲が正の電源電圧〜接地電位までであるので、
出力電圧範囲の上限である正の電源電圧と同じ電圧が出
力されることになる。

【０００７】上記したようにＡＤコンバータの基本構成
となる差動増幅回路DIFFのオフセット電圧Voffset が異
なる場合の出力電圧Vout' を比較すると、Voffset によ
ってVout' が変化する、つまりＡＤ変換出力信号が変化
してしまう。

【０００８】

【発明が解決しようとする課題】上記したように従来の
ＡＤコンバータは、電圧比較用の差動増幅回路のオフセ
ット電圧Voffset が変化すると、差動増幅回路の出力電
圧が変化し、ＡＤ変換出力信号が変化してしまうという
問題があった。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、電圧比較用の差動増幅回路のオフセット電圧
のばらつきの影響を打ち消すことができ、差動増幅回路
の精度を高くしなくてもＡＤ変換誤差を少なくすること
が可能になるアナログ・デジタル変換回路を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明の第１のアナログ
・デジタル変換回路は、２つの入力端子にアナログ電圧
信号および基準電圧信号が入力し、この２つの入力電圧
の大小比較を行って１ビットのデジタルデータに変換す
る差動増幅回路と、前記差動増幅回路に対する２つの入
力電圧を切り替え信号に基づいて入れ替える切り替えス
イッチ回路と、１回のＡＤ変換処理期間内における前記
差動増幅回路に対する２つの入力電圧の入れ替え前後に
対応する変換出力データの平均値を算出するデジタル信
号処理回路とを具備することを特徴とする。

【００１１】本発明の第２のアナログ・デジタル変換回
路は、２つの入力端子にアナログ電圧信号および基準電
圧信号が入力し、この２つの入力電圧の大小比較を行っ
て１ビットのデジタルデータに変換する差動増幅回路
と、前記アナログ電圧信号をｎビット精度のデジタルデ
ータに逐次変換するための前記基準電圧信号を逐次発生
するデジタル・アナログ変換回路と、前記デジタル・ア
ナログ変換回路の入力として（ｎ＋１）ビットのデジタ
ル信号を逐次生成するためのデジタル制御ロジックと、
前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビット
の逐次変換を単位として切り替え信号に基づいて入れ替
えるための切り替えスイッチ回路と、前記２つの入力電
圧の入れ替え前後に対応する前記差動増幅回路の変換出
力データの各ビット毎に信号符号を統一する符号統一回
路と、前記差動増幅回路から逐次出力され、前記符号統
一回路により各ビット毎に信号の符号が統一された（ｎ
＋１）ビットのシリアルデータをパラレルデータに変換
するシリアル・パラレル変換レジスタと、１回のＡＤ変
換処理期間内における前記差動増幅回路に対する２つの
入力電圧の入れ替え前後に対応する２つの（ｎ＋１）ビ
ットの変換出力データをそれぞれ一時的に保持するデー
タ保持レジスタと、前記データ保持レジスタに保持され
た２つの（ｎ＋１）ビットのデータを加算し、加算結果
のデータのうち最下位ビットを除く上位ｎビットが出力
として取り出されるデジタル加算器とを具備することを
特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１３】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る１ビット出力のＡＤコンバータを示し
ている。

【００１４】このＡＤコンバータは、差動増幅回路DIFF
と、１回のＡＤ変換処理期間内に上記差動増幅回路の２
つの入力電圧（アナログ入力信号電圧Vin と基準電圧Vr
ef）を切り替え信号に基づいて入れ替える切り替えスイ
ッチ回路MPX と、１回のＡＤ変換処理期間内における差
動増幅回路DIFFに対する２つの入力電圧の入れ替え前後
に対応する変換出力データの平均値を算出するデジタル
信号処理回路10とを有する。

【００１５】前記差動増幅回路DIFFは、従来例のＡＤコ
ンバータで使用されていたものと同様の差動増幅演算回
路からなり、２つの入力端子にアナログ電圧Vin および
基準電圧Vrefが入力し、この２つの入力電圧の大小比較
を行って１ビットのデジタルデータに変換するものであ
る。

【００１６】前記デジタル信号処理回路10は、符号統一
回路と、データ保持レジスタREG1、REG2と、デジタル加
算器ADD とを有する。

【００１７】上記符号統一回路は、前記２つの入力電圧
の入れ替え前後に対応する差動増幅回路DIFFの２つの変
換出力データに対して信号符号を統一する、つまり、差
動増幅回路DIFFに対する２つの入力電圧が入れ替わった
ために生じる差動増幅回路DIFFの出力信号（１ビットデ
ータ）の正転・反転を調整するものである。本例では、
符号統一回路として、差動増幅回路DIFFの変換出力デー
タと切り替え信号が入力する排他的論理和回路EXORが用
いられる。

【００１８】この排他的論理和回路EXORは、差動増幅回
路DIFFの第１の入力端子（"+" 入力端子）にVin が入力
され、第２の入力端子（"-" 入力端子）にVrefが入力さ
れた状態の時は、差動増幅回路DIFFの出力データをその
まま出力し、上記とは逆に"-" 入力端子にVrefが入力さ
れ、"+" 入力端子にVin が入力された状態の時は、差動
増幅回路DIFFの出力データを反転して出力する。

【００１９】前記データ保持レジスタREG1、REG2は、差
動増幅回路DIFFの２つの入力信号を入れ替えた２つの動
作状態毎の信号符号が統一された２つの１ビットデータ
をそれぞれ一時的に保持するものである。本例では、第
１の動作状態において差動増幅回路DIFFおよび排他的論
理和回路EXORによって算出されたデジタルデータを第１
のデータ保持レジスタREG1に一時的に保持し、第２の動
作状態において差動増幅回路DIFFおよび排他的論理和回
路EXORによって算出されたデジタルデータを第２のデー
タ保持レジスタREG2に一時的に保持する。

【００２０】前記デジタル加算器ADD は、前記２つのデ
ータ保持レジスタREG1、REG2に保持された２つの１ビッ
トデータを加算するものであり、加算結果のデータのう
ち最下位ビットを除く上位ビットが出力として取り出さ
れる。

【００２１】なお、上記ＡＤコンバータは１個のＬＳＩ
チップ上に形成されており、前記切り替えスイッチ回路
MPX 、排他的論理和回路EXOR、各データ保持レジスタRE
G1、REG2およびデジタル加算器ADD は、クロック信号に
同期して動作するものである。

【００２２】次に、上記構成のＡＤコンバータの動作を
説明する。ＡＤ変換動作は外部からの制御に基づいて開
始する。

【００２３】まず、第１の動作状態として、アナログ入
力端子に入力するVin が切り替えスイッチ回路MPX を通
して差動増幅回路DIFFの"+" 側入力端子に入力されると
ともに、基準電圧入力端子に入力するVrefが切り替えス
イッチ回路MPX を通して差動増幅回路DIFFの"-" 側入力
端子に入力される。

【００２４】差動増幅回路DIFFは、上記２つの入力電圧
Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、出力
電圧Voutを出力端子から出力する。

【００２５】排他的論理和回路EXORは、上記差動増幅回
路DIFFのVoutが一方の入力信号となり、前記切り替えス
イッチ回路MPX における入力経路の切り替えに使用され
た切り替え信号が他方の入力となり、この２つの入力の
排他的論理和演算を行う。

【００２６】この結果、差動増幅回路DIFFからの入力信
号が切り替えスイッチ回路MPX における２つの入力の経
路を切り替えに使用された切り替え信号の論理レベルに
応じて入力信号の正転・反転が調整されて出力される。
この際、差動入力回路DIFFの"+" 端子にVin が入力され
ている場合は、差動増幅回路DIFFの出力信号がそのまま
出力され、差動増幅回路DIFFの"-" 端子にVin が入力さ
れている場合は、差動増幅回路DIFFの出力信号の論理レ
ベルが反転されて出力する。この第１の動作状態におけ
る排他的論理和回路EXORの出力信号は、第１のデータ保
持レジスタREG1に一時的に保持される。

【００２７】次に、第２の動作状態として、Vin が切り
替えスイッチ回路MPX を通して差動増幅回路DIFFの"-"
側入力端子に入力されるとともに、Vrefが切り替えスイ
ッチ回路MPX を通して差動増幅回路の"+" 側入力端子に
入力される。

【００２８】差動増幅回路DIFFは、上記２つの入力電圧
Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、Vout
を出力端子から出力する。この際、２つの入力が前記第
１の動作状態とは入れ替わっているので、差動増幅回路
DIFFから第１の動作状態の時と比べて反転した信号が出
力される。

【００２９】排他的論理和回路EXORは、上記差動増幅回
路DIFFから出力された信号と前記切り替えスイッチ回路
MPX における入力経路の切り替えに使用された切り替え
信号との排他的論理和演算を行う。この際、切り替え信
号は第１の動作状態の時と比べて反転しているので、差
動増幅回路DIFFから出力された信号の論理レベルが排他
的論理和回路EXORによって反転されて出力する。この第
２の動作状態における排他的論理和回路EXORの出力信号
は、第２のデータ保持レジスタREG2に一時的に保持され
る。

【００３０】上記した各動作状態毎の差動増幅回路DIFF
の入力信号、出力信号の関係を表１に示す。なお、差動
増幅回路DIFFから正の電源電圧の1/2 以上の電圧が出力
される場合を出力信号の"High"、差動増幅回路DIFFから
正の電源電圧の1/2 以下の電圧が出力される場合を出力
信号の"Low" として表わす。

【００３１】

【表１】

【００３２】前記第１のデータ保持レジスタREG1および
第２のデータ保持レジスタREG2に保存された各データは
デジタル加算器ADD に入力されて加算されることによ
り、第１の動作状態のＡＤ変換出力値と第２の動作状態
のＡＤ変換出力値との平均値がとられる。この際、加算
結果の丸め処理が行われ、例えば表２に示すように、加
算結果のデータのうち最下位ビットを除く上位ビットが
出力として取り出される。この加算結果の丸め処理によ
る誤差は、差動増幅回路DIFFのオフセット電圧Voffset
のばらつきの影響がに比べて十分に小さいものとすれ
ば、実際上は殆んど無視することができる。

【００３３】

【表２】

【００３４】上記ＡＤコンバータのＡＤ変換動作におい
て、差動増幅回路DIFFのVoffset を考慮すると、差動増
幅器DIFFの閾値電圧Vth がVoffset 分だけ高い状態でＡ
Ｄ変換が行われている。即ち、第１の動作状態では、Vr
efがVoffset 分だけ高い状態でＡＤ変換され、第２の動
作状態ではVin がVoffset 分だけ高い状態でＡＤ変換さ
れていることに相当する。Vrefを基準にすると、第１の
動作状態でのＡＤ変換出力値はVoffset 分だけ加算され
ており、第２の動作状態でのＡＤ変換出力値はVoffset
分だけ減算されているので、両者の値を平均化すること
によりVoffset分を相殺することが可能になる。

【００３５】即ち、差動増幅回路DIFFの出力電圧Voutの
平均値は、Ａ×[{ (Vin - Vref + Voffset) + (Vin - Vref - Voff
set )}／２]＝Ａ×(Vin - Vref) となる。但し、Voutは、差動増幅回路DIFFの出力電圧範
囲が正の電源電圧から接地電位までとなっているので、
正の電源電圧以上の場合は正の電源電圧が、負の電圧と
なる場合には接地電位が出力される。

【００３６】上記ＡＤコンバータによれば、１回分のＡ
Ｄ変換処理期間内に２つの入力の入れ替えを行って２回
のＡＤ変換動作を行い、２回のＡＤ変換出力の平均値を
算出して差動増幅回路DIFFのVoffset を相殺する。これ
により、差動増幅回路DIFFのVoffset の温度等によるば
らつきの影響を打ち消すことができるので、差動増幅回
路DIFFの精度を高くしなくてもＡＤ変換誤差を少なくす
ることが可能になり、温度や電源電圧、入力電圧等の外
部条件によってＡＤ変換精度が変化することを回避する
ことができる。

【００３７】＜第２の実施形態＞図２は、本発明の第２
の実施形態に係る７ビット精度の出力を持った逐次比較
型のＡＤコンバータを示している。

【００３８】このＡＤコンバータは、図１に示した１ビ
ット出力のＡＤコンバータと比べて、（１）８ビットの
ＤＡコンバータDAC と、デジタル制御ロジックDSP と、
シリアル・パラレル変換レジスタ（例えばシフトレジス
タ）REG0が追加されており、アナログ入力電圧Vin を逐
次変換により８ビットデータに変換する点、（２）切り
替えスイッチ回路MPX は、１回のＡＤ変換処理期間内に
おける８ビットの逐次変換を単位として差動増幅回路DI
FFの２つの入力電圧Vin 、Vrefを切り替え信号に基づい
て入れ替える点、（３）第１のデータ保持レジスタREG1
および第２のデータ保持レジスタREG2は、１回のＡＤ変
換処理期間内における差動増幅回路DIFFに対する２つの
入力電圧の入れ替え前後に対応するそれぞれ８ビットの
デジタルデータを一時的に保持可能に構成されている
点、（４）デジタル加算器ADD は、前記２つのデータ保
持レジスタREG1、REG2に保持された２つの８ビットのデ
ータを加算可能に構成されており、加算結果のデータの
うち最下位ビットを除く上位７ビットが出力として取り
出される点が異なり、その他は同じであるので図１中と
同一符号を付している。

【００３９】前記８ビットのＤＡコンバータDAC は、ア
ナログ入力電圧Vin を８ビットのデジタルデータに逐次
変換するための基準電圧Vrefを逐次発生するものであ
る。

【００４０】前記デジタル制御ロジックDSP は、ＤＡコ
ンバータDAC の入力として８ビットのデジタル信号を逐
次生成するものである。

【００４１】前記シリアル・パラレル変換レジスタREG0
は、差動増幅回路DIFFから逐次出力され、排他的論理和
回路EXORによって各ビット毎に信号の符号が統一された
８ビットのシリアルデータをパラレルデータに変換する
ものである。

【００４２】図３は、図２中のデジタル制御ロジックDS
P の出力データの推移の一部を示す。

【００４３】次に、上記構成のＡＤコンバータの動作に
ついて図３を参照して説明する。

【００４４】まず最初に、デジタル制御ロジックDSP か
らデータ128 に相当する８ビットのデジタル信号がＤＡ
コンバータDAC へ供給され、ＤＡコンバータDAC は基準
電圧発生用電圧Vrinの1/2 の電圧を基準電圧Vrefとして
出力する。

【００４５】差動増幅回路DIFFは、VrefとVin を比較
し、Vref < Vinの場合は"High"を出力し、Vref > Vinの
場合は"Low" を出力する。この出力は第１の実施形態と
同様の排他的論理和回路EXORを経てデジタル制御ロジッ
クDSP に入力し、DSP は先に出力したデータ128 に対し
て、Vref < Vinの時は128 × 1/2の値を加算し、Vref >
Vinの時は128 × 1/2の値を減算する。このDSP の演算
結果に応じて、ＤＡコンバータDAC の出力電圧VrefがVr
in×3/4 もしくはVrin×1/4 の値に変更され、この新し
く設定されたVrefとVin を差動増幅回路DIFFで再び比較
する。

【００４６】以下、図３に示すような逐次変換の動作フ
ローにしたがい、上記した一連の比較、演算の計算を７
回繰り返すことに得られた８ビットのＡＤ変換結果が、
シリアル・パラレル変換レジスタREG0でシリアル・パラ
レル変換され、２進数データとして保持される。

【００４７】上記したような逐次変換動作は、第１の実
施形態と同様に差動増幅回路の２つの入力を入れ替えて
２回行われ、第１の動作状態（第１回目）の８ビットの
ＡＤ変換結果が第１のデータ保持レジスタREG1に一時的
に保持され、第２の動作状態（第２回目）の８ビットの
ＡＤ変換結果が第２のデータ保持レジスタREG2に一時的
に保持される。

【００４８】上記第１のデータ保持レジスタREG1および
第２のデータ保持レジスタREG2に保存された各データは
デジタル加算器ADD に入力されて加算されることによ
り、第１の動作状態の８ビットのＡＤ変換出力値と第２
の動作状態のＡＤ変換出力値との平均値がとられる。こ
の際、加算結果の丸め処理が行われ、加算結果のデータ
のうち最下位ビットを除く上位７ビットが最終出力とし
て取り出される。

【００４９】この場合、差動増幅回路DIFFの出力は、第１の動作状態の出力１＝Ａ×(Vin - Vref + Voffset) 第２の動作状態の出力２＝Ａ×(Vin - Vref - Voffset) である。最終的に出力されるデータは、出力１と出力２
の平均値であり、最終出力＝（出力１＋出力２）／２＝Ａ×(Vin - Vref) となり、差動増幅回路DIFFのVoffset に依存しないデー
タが得られる。

【００５０】上記した各実施形態のＡＤコンバータにお
いては、１回分のＡＤ変換処理期間内に２つの入力を入
れ替えることにより２回のＡＤ変換動作を行うので、変
換処理の速度は低下するが、例えば温度により差動増幅
回路DIFFのVoffset が変動する影響を避けたいが、低速
でも支障がない応用機器（デバイス）に適用する場合に
は問題がない。

【００５１】例えばデジタル温度計に実装するＩＣに上
記第２の実施形態ＡＤコンバータを形成した場合、温度
によって差動増幅回路DIFFのVoffset が時々刻々に変動
したとしても、例えば１００〜２００ＫＨｚのクロック
信号によって１回分のＡＤ変換処理を１ｍｓ程度で繰り
返すようにすれば、差動増幅回路DIFFのVoffset の変動
を打ち消したＡＤ変換値（計温結果）を得ることが可能
になる。

【００５２】

【発明の効果】上述したように本発明のＡＤコンバータ
によれば、差動増幅回路のオフセット電圧に依存しない
ＡＤ変換を行うことができ、差動増幅回路のオフセット
電圧を相殺することが可能になり、温度や電源電圧、入
力電圧等の外部条件によってＡＤ変換精度が変化するこ
とを回避することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る１ビット出力の
ＡＤコンバータを示すブロック図。

【図２】本発明の第２の実施形態に係る７ビット精度の
出力を持った逐次比較型のＡＤコンバータを示すブロッ
ク図。

【図３】図２中のDSP の出力データの推移の一部を示す
フロー図。

【図４】従来の１ビット出力のＡＤコンバータの一例を
示すブロック図。

【符号の説明】

DIFF…差動増幅回路、 MPX …切り替えスイッチ回路、 Vin …アナログ入力電圧、 Vref…基準電圧、 10…デジタル信号処理回路、 EXOR…符号統一回路（排他的論理和回路）、 REG1、REG2…データ保持レジスタ、 ADD …デジタル加算器。

フロントページの続き (72)発明者高瀬英樹神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者三浦宏規神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者田邊剛神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者大野顕三神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内Ｆターム(参考） 5J022 AA02 AA14 AB01 BA03 CA01 CA10 CB06 CD04 CE08 CF02 CF08 5J091 AA01 CA13 FA18 HA38 KA02 KA26 KA33 KA34 SA15 TA01

Claims

【特許請求の範囲】

【請求項１】２つの入力端子にアナログ電圧信号およ
び基準電圧信号が入力し、この２つの入力電圧の大小比
較を行って１ビットのデジタルデータに変換する差動増
幅回路と、前記差動増幅回路に対する２つの入力電圧を切り替え信
号に基づいて入れ替える切り替えスイッチ回路と、１回のＡＤ変換処理期間内における前記差動増幅回路に
対する２つの入力電圧の入れ替え前後に対応する変換出
力データの平均値を算出するデジタル信号処理回路とを
具備することを特徴とするアナログ・デジタル変換回
路。
【請求項２】前記デジタル信号処理回路は、前記２つの入力電圧の入れ替え前後に対応する前記差動
増幅回路の２つの変換出力データに対して信号符号を統
一する符号統一回路と、前記符号統一回路により信号符号が統一された２つの１
ビットデータを一時的に保持するデータ保持レジスタ
と、前記データ保持レジスタに保持された２つの１ビットデ
ータを加算し、加算結果のデータのうち最下位ビットを
除く上位ビットが出力として取り出されるデジタル加算
器とを具備することを特徴とする請求項１記載のアナロ
グ・デジタル変換回路。
【請求項３】前記符号統一回路は、前記差動増幅回路
の変換出力データと前記切り替え信号が入力する排他的
論理和回路であることを特徴とする請求項２記載のアナ
ログ・デジタル変換回路。
【請求項４】前記各回路は１個の半導体チップ上に形
成されており、前記切り替えスイッチ回路、データ保持
レジスタおよびデジタル加算器は、クロック信号に同期
して動作することを特徴とする請求項２記載のアナログ
・デジタル変換回路。
【請求項５】２つの入力端子にアナログ電圧信号およ
び基準電圧信号が入力し、この２つの入力電圧の大小比
較を行って１ビットのデジタルデータに変換する差動増
幅回路と、前記アナログ電圧信号をｎビット精度のデジタルデータ
に逐次変換するための前記基準電圧信号を逐次発生する
デジタル・アナログ変換回路と、前記デジタル・アナログ変換回路の入力として（ｎ＋
１）ビットのデジタル信号を逐次生成するためのデジタ
ル制御ロジックと、前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビット
の逐次変換を単位として切り替え信号に基づいて入れ替
えるための切り替えスイッチ回路と、前記２つの入力電圧の入れ替え前後に対応する前記差動
増幅回路の変換出力データの各ビット毎に信号符号を統
一する符号統一回路と、前記差動増幅回路から逐次出力され、前記符号統一回路
により各ビット毎に信号の符号が統一された（ｎ＋１）
ビットのシリアルデータをパラレルデータに変換するシ
リアル・パラレル変換レジスタと、１回のＡＤ変換処理期間内における前記差動増幅回路に
対する２つの入力電圧の入れ替え前後に対応する２つの
（ｎ＋１）ビットの変換出力データをそれぞれ一時的に
保持するデータ保持レジスタと、前記データ保持レジスタに保持された２つの（ｎ＋１）
ビットのデータを加算し、加算結果のデータのうち最下
位ビットを除く上位ｎビットが出力として取り出される
デジタル加算器とを具備することを特徴とするｎビット
精度の出力を持った逐次比較型のアナログ・デジタル変
換回路。
【請求項６】前記符号統一回路は、前記差動増幅回路
の変換出力データと前記切り替え信号が入力する排他的
論理和回路であることを特徴とする請求項５記載のアナ
ログ・デジタル変換回路。