JP3637232B2 - アナログ／デジタル変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ／デジタル変換装置に係り、特に半導体集積回路の製造によって生じる素子値のばらつきの影響を考慮した高精度のアナログ／デジタル変換機能を有するアナログ／デジタル変換装置に関する。
【０００２】
【従来の技術】
半導体集積回路の製造技術の進歩で高速なプロセッサが安価に製造できるようになった。そこで家電品や通信機器などでは、そのようなプロセッサを組み込んで多くの信号処理をデジタル的に行うようになってきた。今後も信号処理のデジタル化が進み、例えば通信装置においてもデジタル的に信号を処理する部分が占める割合が高まるものと考えられる。高度な信号処理を実現するためには、処理装置の高速化のみならず高精度化も必要となる。このような分野のシステムでは、入力つまり外界とのインターフェイスはアナログ信号である。そこで今後ますますデジタル信号処理が普及していくためには、安価で高速かつ高精度なアナログ／デジタル変換装置が必要となる。
【０００３】
アナログ／デジタル変換装置の代表例の一つに、入力アナログ信号を基準信号との大小関係を比較してデジタル信号に変換するフラッシュ型のアナログ／デジタル変換装置である。この方式は入力信号を複数の基準信号と一括して比較するという単純な処理のために、高速な処理が要求される応用分野に向いている。このフラッシュ型アナログ／デジタル変換装置の変換精度を決める要因には、入力アナログ信号の電圧値と基準電圧値との大小関係を判定する比較部の入力換算オフセットと、基準電圧源の分解能とがある。半導体集積回路でアナログ／デジタル変換装置を実現した場合、入力換算オフセットと分解能のどちらの要因も半導体集積回路の製造時に生じる素子値のばらつきに起因している。現時点では基準電圧源を構成する素子の素子値のばらつきよりも比較部の入力換算オフセットの方が顕著な要因なので変換精度は入力換算オフセットで決まっている。
【０００４】
そこで、従来のアナログ／デジタル変換装置では、比較器の入力換算オフセットの影響を緩和するための手法が取られている。例えば、アナログ入力電圧と基準電圧とを直接比較するのではなく、基準電圧とアナログ入力電圧とを入力とする差動増幅器の出力を隣接する複数の差動増幅器の出力と加算した結果を比較するものである（金子等による，Ａ／Ｄ変換器”特開平６−３５０４５２）。これにより加算する差動増幅器の出力の数で入力換算オフセットを平均化することができる。
【０００５】
【発明が解決しようとする課題】
上記従来の方法では、入力換算オフセットの影響を平均化するにしても、平均化に使用される差動増幅器の出力数は２〜３であり、入力換算オフセットの大きさのばらつきの影響は残っている。
【０００６】
また、複数の差動増幅器の出力を加算するための十分な精度を持った加算器回路とその処理をする時間が必要となる。つまり一括して信号を処理する方式に付加的な処理を加えたにもかかわらず大幅な変換精度の向上が望めないことがわかる。
【０００７】
また、比較器の入力換算オフセットの問題が解決されても、基準電圧源を構成する素子の素子値のばらつきによる高精度化の制限は残されている。
【０００８】
従って、比較器の入力換算オフセットの問題と基準電圧源を構成する素子の素子値のばらつきの問題を根本的に克服しなければ、高精度なアナログ／デジタル変換装置の実現は非常に困難なものとなる。
【０００９】
このように、半導体集積回路によりアナログ／デジタル変換装置を実現した場合、素子値のばらつきという問題点に直面し、低コストで高い変換精度を実現することが困難であった。
【００１０】
本発明の目的は、素子値のばらつきによって起こる比較器の入力換算オフセットの問題点と基準電圧源を構成する素子の素子値のばらつきの問題点を解決し、低コストで高精度を持つアナログ／デジタル変換装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と基準信号との大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、比較部はアナログ入力信号と基準信号とを比較する比較器と、アナログ入力信号を受ける入力部及び基準信号発生部と比較器との間に比較器の入力信号経路を切り替える信号切り替え部とを含む、アナログ／デジタル変換装置を提供する。
【００１２】
また、前記比較部は、信号切り替え部に接続される差動増幅器と、差動増幅器の出力を保持するアナログ量保持部と、アナログ量の符号を反転させる符号反転部と、反転アナログ量と前記差動増幅器の出力とを加算し、加算結果を前記比較器に入力する加算部とを含む。
【００１３】
また、本発明は、複数の基準素子の配列で構成され、基準信号を発生する基準信号発生部と、複数の出力経路への基準素子の接続形態を組み変える切り替え部と、アナログ入力信号と基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成されるアナログ／デジタル変換装置を提供する。
【００１４】
また、本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と前記基準信号の値の大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、基準信号発生部は、非能動素子および能動素子の一方で構成される複数の基準素子と、マトリックス状に配置されたスイッチ素子群と、スイッチ素子の接続形態を組み変える切り替え部とで構成され、比較部はアナログ入力信号と基準信号の値の大小関係を判定する比較器と、この比較器の入力の前段に基準素子の接続形態を組み変えたことにより生じた複数の被比較信号を平均化する平均化部とを持つアナログ／デジタル変換装置を提供する。
【００１５】
また、本発明は、非能動素子および能動素子の一方で構成される複数の基準素子と、これら基準素子に接続され、マトリックス状に配置されたスイッチ素子群とを含み、基準信号を発生する基準信号発生部と、アナログ入力信号と前記基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダと、スイッチ素子の接続形態を組み変える切り替え部とにより構成され、エンコーダの出力側に配置された前記基準素子の接続形態を組み変えたことにより生じた複数のエンコーダ出力を平均化する平均化部とで構成されるアナログ／デジタル変換装置を提供する。
【００１６】
また、本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、アナログ入力信号と前記基準信号のうちどちらか一方あるいは両方を差動信号として扱うアナログ／デジタル変換装置を提供する。
【００１７】
また、本発明は、基準信号を発生する複数の基準信号発生回路により構成される基準信号発生部と、入力信号と前記基準信号とを比較し、比較結果を出力する信号比較部と、信号比較部の比較結果をデジタル信号に変換するエンコーダ部と、複数の基準信号発生回路の内から前記信号比較部に接続する基準信号発生回路を選択する選択部と、選択部を制御する制御部とにより構成されるアナログ/デジタル変換装置を提供する。
【００１８】
また、本発明は、連続する入力値が所定の閾値より大きな値か小さな値かを判定し、複数の判定結果を出力するレベル比較部と、レベル比較部からの複数の判定結果から連続する入力値に対する離散値を決定する決定部と、閾値より大きな値に対応する比較結果の数の総和または閾値より小さな値に対応する比較結果の数の総和を算出する算出部とで構成され、決定部は前記算出部の算出値に基づいて前記離散値を決定するアナログ／デジタル変換装置を提供する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２０】
（第１実施形態）
本発明の第１実施形態はアナログ／デジタル変換装置において比較器の入力換算オフセットの影響を回避することにある。
【００２１】
この第１実施形態であるフラッシュ型アナログ／デジタル変換装置の基本構成を図１を参照して説明する。
【００２２】
図１によると、アナログ／デジタル変換装置は、アナログ信号入力端子１、デジタル信号出力端子２、基準電圧源３、比較部４、エンコーダ５により構成される。さらに、比較部４は、信号切り替え部６、差動増幅器７、減算部８、比較器９とにより構成されている。各比較部４はアナログ信号入力端子１から入力された電圧値と基準電圧源３から出力された基準電圧の各々との大小関係を比較した結果を出力する。即ち、比較部４はアナログ入力信号が基準電圧源３からのどの基準電圧レベルより大きく、どの基準電圧レベルより小さいかを判定する。その判定結果をエンコーダ５がデジタル信号に変換し、それをデジタル信号出力端子２から出力する。
【００２３】
基準電圧とアナログ入力電圧とを比較する比較部４には、半導体集積回路製造の際に生じる素子ばらつきによって起こる入力換算オフセットが乗る。例えば、入力換算オフセットＯｎがｎ番目の比較部４に乗るとｎ番目の比較部４では次の出力値Ａｎの符号を調べることになる。
【００２４】
Ａｎ＋＝ａｎ（Ｖｉｎ＋Ｏｎ−ＲＥＦｎ） （１）
ここで、添字ｎはｎ番目の信号系統を表しており、ａｎは差動増幅器の利得、Ｏnは第１の入力端子に乗る入力換算オフセット、ＲＥＦｎは基準信号の大きさを各々表している。比較部４への入力が反転されると、出力値Ａｎは、
Ａｎ―＝ａｎ（ＲＥＦｎ＋Ｏｎ−Ｖｉｎ） （２）
となる。そこで、（１）式から（２）式を引き算すると被比較量Ｂｎは
Ｂｎ＝Ａｎ＋−Ａｎ−＝２ａｎ（Ｖｉｎ−ＲＥＦｎ） （３）
となり、入力換算オフセットが相殺される。従って、比較部４において上記の処理を行えば入力換算オフセットの影響を回避することができる。ここでは上記の出力値Ａｎの符号を調べているために、差動増幅器の利得の大きさａｎのばらつきは問題ない。
【００２５】
この処理を行うために図1に示す比較部４は、スイッチング動作により入力信号と基準電圧信号を入れ替える信号切り替え部６と、差動増幅器７、差動増幅器７の出力を引き算する減算部８と、その減算結果を基準値と比較する比較器９とから構成されている。さらに、この減算部８は図２に示すように、差動増幅器７の出力を保持するアナログ量保持回路１１と、そのアナログ量の符号を反転させてアナログ量を複製する複製回路１２と、その反転されたアナログ量と差動増幅器７の出力とを加算する加算回路１３とから成る。ここで、アナログ量保持回路１１とアナログ量の符号を反転させてアナログ信号を複製する複製回路１２とは接続関係を入れ換えてもよい。また、加算回路１３は差動増幅器７の出力ラインと複製回路１２の出力ラインとを接続するだけで構成できる。
【００２６】
信号切り替え部６は図３に示されるようにトランジスタをスイッチング動作させるスイッチング回路で実現できる。即ち、入力端子In1がMOSトランジスタＭ１およびＭ２をそれぞれ介して出力端子Out1およびOut2に接続される。入力端子In2がMOSトランジスタＭ3およびＭ4をそれぞれ介して出力端子Out1およびOut2に接続される。このスイッチング回路６ではスイッチ制御信号Q及び／Ｑを反転させることにより２つの信号経路、即ち第１信号経路In1-Out1およびIn2-Out2と第２の信号経路In1-Out2およびIn2-Out1を入れ替えることができる。但し，／Ｑは反転信号を示す。
【００２７】
差動増幅器７は、図４に示されるようにソース端を共通に接続させた構造の代表的な回路で実現できる。即ち、差動増幅器７は、MOSトランジスタM11とN12で構成されるカレントミラー回路とMOSトランジスタM13とM14とで構成される入力回路とMOSトランジスタM15により構成される定電流源とにより構成される。この作動増幅器７の出力端子Ioutからは入力電圧Vin+とVin-との差に比例した大きさの電流が出力される。
【００２８】
減算部８は、図５に示すように電流モードのサンプルホールド回路を用いて実現することができる。即ち、減算部８は、MOSトランジスタM21とM22とで構成されるカレントミラー回路とＭＯＳトランジスタM23とキャパシタC1とで構成されるサンプルホールド回路とにより構成される。この減算部８において、第１のスイッチＳＷ１をオン、第２のスイッチＳＷ２をオフすると、第１のモード（式（１）に相当）で動作する差動増幅器７の出力電流が第３のトランジスタＭ２３とキャパシタＣ１で構成されるサンプルホールド回路に保持される。尚、第１のスイッチＳＷ１と第３のトランジスタＭ２３とキャパシタＣ１とで上記アナログ量保持回路１１が構成されている。
【００２９】
減算部８は、第１のスイッチＳＷ１をオフ、第２のスイッチＳＷ２をオンにすると、第２のモード（式（２）に相当）で動作する差動増幅器７の出力電流とサンプルホールド回路に保持されていた第１のモードの差動増幅器の出力電流とを引き算した結果を出力する。
【００３０】
次に、図１のアナログ／デジタル変換装置の動作を説明する。
【００３１】
入力信号が入力端子１を介して複数の比較部４の一方端子に供給され、基準電圧源３から出力される複数の基準電圧が複数の比較部４の他方端子にそれぞれ供給される。第１のモードでは、各比較部４の信号切り替え部６のMOSトランジスタM1,M4がオン、MOSトランジスタM2,M3がオフとなり、入力信号と基準電圧が差動増幅器７に入力される。このときの差動増幅器７の出力は減算部８のサンプルホールド回路にホールドされる。
【００３２】
次に、第２のモードにおいて、信号切り替え部６への制御信号Ｑおよび／Ｑが切り替えられ、MOSトランジスタM1,M4がオフ、MOSトランジスタM2,M3がオンとなる。このとき、入力信号と基準電圧が入れ替わって差動増幅器７に入力される。このときの差動増幅器７の出力は減算部８のサンプルホールド回路に保持された信号と引き算される。これにより、オフセット成分が相殺された出力が減算部８から得られ、比較器９に入力される。この比較器９は減算部８の出力信号を基準信号と比較し、比較結果をエンコーダ５に出力する。
【００３３】
上記のようにこの比較部４では、２つのモードの差動増幅器７の出力電流が同じ減算部８を用いて処理されているために、この部分では半導体集積回路製造の際に生じる素子値のばらつきによる信号のミスマッチの影響は起こらない。また電流モードで処理しているために、符号反転、加算の処理のための複雑な回路が不要となっている。
【００３４】
本発明を実施するためには、入力アナログ信号と基準信号とを反転して平均化するための処理時間を要する。そこで処理速度と変換精度との関係を考えてみる。半導体集積回路の製造技術の進歩は著しく、今後もデバイスの微細化、高集積化は進むことが予想される。デバイスの大きさが小さくなれば、同じ消費電流でもより高速に回路を動作させることができる。ところがデバイスが小さくなると素子ばらつきの影響は大きくなる。そこで本発明のように所望の処理速度で挽回できる変換精度の高精度化を実現する手法は有利である。また小さなデバイスをそのまま使って高精度化ができることは、今後デバイスの微細化が進み高集積化が進むことにより強まる集積回路の消費電力を抑えたいという要求にも合っている。
【００３５】
本発明で必要となる入力アナログ信号と基準信号の信号経路を反転させる処理と２つのモードでの差動増幅器の出力を減算する処理は同時に1クロック信号の時間内に処理できる。従って、従来方法と比較すると、付加した処理時間に対する高精度化の効果の度合は本発明の方が大きいことがわかる。さらにこの処理に必要な付加回路の規模も、本発明の方が小さいという点でも低コストなアナログ／デジタル変換装置の実現に有利であることがわかる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態としてアナログ／デジタル変換装置における基準信号の発生方式に改良した実施形態を説明する。この第２実施形態は、基準電圧源を構成する素子の配列を任意に組み変えられることにより素子間のばらつきを平均化することにある。
【００３７】
本実施形態によると、図６に示すように、基準電圧源３は、これを構成する抵抗の配列を適宜変えられるように構成される。即ち、基準電圧源３が抵抗回路２１、第１のスイッチ回路２２、第２のスイッチ回路２３、制御部２４により構成される。抵抗回路２１は図７に示すように、同じ抵抗値を持ち、並べられた複数の非能動素子、例えば複数の抵抗Ｒを含み、これら抵抗の両端が端子に導出される。スイッチ回路２２，２３は図８に示すように、各スイッチ２５の切り替えにより、ｎ個の入力端子ＩＴからｎ個の出力端子ＯＴへの経路を任意に切り替えられるように構成されている。即ち、スイッチ回路２２，２３の各々は第１、第２および第３スイッチ群２５ａ、２５ｂおよび２５ｃによって構成される。第１スイッチ群２５ａの隣接する２つのスイッチがそれぞれ第２スイッチ群２５ｂの隣接する２つのスイッチの入力端子に襷掛に接続される。第２スイッチ群２５ｂの隣接する２対のスイッチの出力端子が第３スイッチ群２５ｃの隣接する２対のスイッチの入力端子に襷掛けで接続される。第３スイッチ群２５ｃの（それぞれ４つのスイッチでなる）２組のスイッチが襷掛けで出力端子ＯＴに接続される。
【００３８】
上記スイッチ回路２２、２３の各々の切り替えパターンは、図９に示す接続条件を満たすようにコード化された信号を制御部２４から受けることにより実行される。
【００３９】
図９の接続条件によると、抵抗素子群ｎ番目の抵抗とつながっている一方の端子を第１のスイッチ回路２２を介してＸｎ-1番の端子に、もう一方の端子を第２のスイッチ回路２３を介してＸn-1−１番の端子につながるようにしている例を示している。図８は８入力８出力の例を示しているが、入出力数が増えても同様な回路で実現できる。
【００４０】
上記のように各抵抗のつなぎ方を任意に変えられるようにしたことによって、複数の比較器出力が平均化される。これにより基準電圧源を構成する素子の素子値のばらつきの影響が一層媛和される。
【００４１】
さらに基準電圧源用の抵抗を必要とする分割数よりも多く用意しておき、その中から任意に必要な個数の抵抗を利用するようにすると、固定誤差の影響を緩和する平均化の効果がより有効にはたらく。
【００４２】
また、上記の説明は抵抗素子を用いた基準電圧源を例としているが、基準電圧源を構成する素子として非能動素子としてのキャパシタや能動素子としての定電流源を用いることも可能である。
【００４３】
（第３実施形態）
次に、第３実施形態について説明するが、この第３実施形態は、信号を差動化して基準電圧源の任意の2点間の基準電圧を参照できることにある。
【００４４】
図１０にアナログ入力信号と基準信号を各々差動化したフラッシュ型アナログ／デジタル変換装置の基本構成が示されている。即ち、このフラッシュ型アナログ／デジタル変換装置は、差動化されたアナログ入力信号入力端子３１，３２、差動で基準信号（基準電圧）を出力する基準電圧源３３、2チャンネルの差動入力端子を持つ差動増幅器３４、エンコーダ５、デジタル出力端子２によって構成される。
【００４５】
基準電圧源３３は図１１（ａ）および１１（ｂ）に示される基準電圧源を利用することができる。図１１（ａ）はある基準電圧レベルに対する電位差を表す電圧を発生する基準電圧源を示している。また図１１（ｂ）は、図１１（ａ）の基準電圧源の変形例であり、基準電位を共通にしていない基準電圧源を示している。
【００４６】
基準電圧は、信号を差動化することにより抵抗分圧された任意の2点間の電位を取り出すことにより得られる。これにより抵抗配列で作られる基準電圧の多様性が増し、先の平均化操作をより高めることができる。
【００４７】
差動増幅器３４は図１２に示される２組の電流出力の差動増幅器を結線して構成される加算回路で実現できる。この回路では電流出力端子Ioutからは差動化された第１の電位差Ｖ１と第２の電位差Ｖ２との差に比例した大きさの電流が出力される。
【００４８】
本発明のフラッシュ型アナログ／デジタル変換装置ではアナログ入力電圧及び基準電圧は差動モードで扱えるようにされているので、より高精度の信号を取り扱うことができる。
【００４９】
例えばデジタル回路の高速動作により電源線やグランドやサブストレートを伝わる雑音がアナログ回路で扱う信号にもれ込むことが懸念されているが、信号を差動化することによりそのような雑音に対する耐性を高めることができる。また、そのような雑音の問題に対してアナログ部とデジタル部の電源やグランドを別系統でとることが一般に行われているが、信号が差動化して扱えられると、アナログ／デジタル変換器とセンサとの電源やグランドレベルのずれを気にする必要がなくなる。
【００５０】
（第４実施形態）
図１３（ａ）、１３（ｂ）を参照して第４実施形態を説明する。この実施形態では、比較部４で差動増幅器７の出力信号を差動信号のまま処理するための構成を示している。この実施形態では図１の実施形態と同様に信号切り替部６、差動増幅器７、減算部８、比較器９が設けられている。但し、図１３（ａ）のアナログ／デジタル変換装置では、減算部８は差動化された信号の減算を行っている。図１３（ｂ）のアナログ／デジタル変換装置では、差動増幅器７の出力信号をもう一度信号切り替え部６で切り替えることにより、減算部８がアナログ量保持部と加算部のみでよくなり、全体としてハードウェア構成を簡略化できる。
【００５１】
（第５実施形態）
図１４には、第５実施形態が示されている。これによると、入力換算オフセットを相殺する複数段のオフセットキャンセル回路が重ねられる。このような構成は、比較器のオフセットの影響をいっそう縮小する。この実施形態の各段のオフセットキャンセル回路は図1実施形態と同様な比較部４，即ち信号切り替え部６、差動増幅器７、減算部８により構成される。端子４１は比較器９での符号判定のための基準信号入力端子である。
【００５２】
第５実施形態の効果を図１５を参照して説明する。同図でＩ１，Ｉ２は次式（４）（５）でそれぞれ示す差動増幅器の出力である。
【００５３】
Ｉ１＝ａｎ（Ｖｉｎ＋Ｏｎ−ＲＥＦｎ） （４）
Ｉ２＝ａｎ（ＲＥＦｎ＋Ｏｎ−Ｖｉｎ） （５）
Ｉ3は次式（６）のように上記2信号の差を表している。
【００５４】
Ｉ３＝Ｉ１−Ｉ２＝2ａｎ（Ｖｉｎ−ＲＥＦｎ） （６）
先に説明したように２つの信号を平均化することにより、差動増幅器の入力換算オフセット４２を相殺している様子がわかる。ところがこの実施例は半導体集積回路で作っているために、この平均化した信号の符号を判定する比較器にも入力換算オフセットの影響が現われることは避けられない。しかし、この比較器の入力換算オフセットの大きさ４３を図１５中に示したレベルであると仮定した場合、本発明のオフセットキャンセルの手法によりこのオフセットの比較部４の入力に換算した値４４は図１５に示したようになっている。ここで、ａｎは差動増幅器のゲインを表している。
【００５５】
以上の効果の説明から、例えばこのオフセットキャンセル回路を二段重ねると、さらにオフセットキャンセルの効果がもう一段の差動増幅器のゲイン分の一になることがわかる。
【００５６】
（第６実施形態）
図１６には、第６実施形態が示されている。この実施形態においても、アナログ信号入力端子１、デジタル信号出力端子２、基準電圧源３、比較部４、エンコーダ５が設けられている。更に、平均化部４６、制御部４７が設けられており、エンコーダ５からはエンコーダ信号４５が出力され、制御部４７は制御信号４８，４９を出力する。
【００５７】
１つのアナログ入力信号に対して基準電圧源を構成する抵抗の配列を変えたことによる複数の基準信号を設けてそれを平均化することで素子値のばらつきの影響を緩和する手法において、その平均化を図１６に示したようにエンコーダ信号４５についておこなえばデジタル的に平均化の演算がおこなえ精度の問題を無視することができる。
【００５８】
（第７実施形態）
図１７には、第７実施形態が示されている。この実施形態によると、アナログ信号入力端子１、デジタル信号出力端子２、比較部４、エンコーダ５は図１のフラッシュ型アナログ/デジタル変換装置の基本構成と同じである。しかし、本実施形態では、複数の基準電圧源３（３ａ，３ｂ．．．）とこれら基準電圧源を選択する選択部５１と基準電圧源３の選択を制御する制御部５２が設けられている。
【００５９】
選択部５１は図１８に示されるような多入力一出力型のスイッチが基準電圧源の階調数ｎだけ設けられ、一つの制御信号ですべてのスイッチが同じ動作を行うように構成されている。各スイッチ６１は基準電圧源の出力端子６２に切り替え接続でき、比較器の基準電圧入力端子６３に導出される。この選択部５１は例えば図１９に示すようにMOSトランジスタにより構成される。即ち、図１９に示されるような入力が2チャンネルの例では、スイッチを構成するMOSトランジスタのゲートが直接またはインバータ６５を介して制御部２２の制御信号端子６３に接続される。制御部５２は、基準電圧源３を選択する選択部５１にスイッチを制御する信号を出力する。
【００６０】
図１７の第７実施形態によると、入力アナログ信号の電圧と各レベルの基準電圧との大小関係が比較部４で判定され、この比較部４の出力がエンコーダ５でデジタル信号に変換され、出力端子２に出力される。あるアナログ入力信号Ａｎが入力端子１に入力されたとし、基準電圧源３ａを基にした入力信号Ａｎに対応するデジタル出力をＤｎとする。デジタル出力Ｄｎのレベルには雑音ＮｎＡが乗っている。あるとき入力信号Ａｎと同じ信号レベルの入力があったときに基準電圧源３ｂを用いたデジタル出力がＤｎだとする。このときに乗っている雑音がＮｎＢだとする。このときＮｎＢ≠ＮｎＡである。一般的に複数の基準電圧源３ａ，３ｂ．．．があるときに、同一基準信号レベルに乗っている雑音の大きさはすべて異なった値になる。
【００６１】
ある同一の信号レベルに乗っている雑音の大きさがランダムなものになると、図２０に示すように従来固定周波数を持った雑音によるトーンがブロードなものになる。従って、通信等の応用の分野で懸念される問題点を解決することができる。
【００６２】
基準電圧源を選択するため選択部５１を制御する方法の実施形態の一つに、使う基準電圧源を逐次的に取り替える方法がある。これは基準電圧源の選択を制御する制御部５２の構成をもっとも簡単にする。
【００６３】
他の実施形態としては、選択部５１を制御する信号としてランダムな信号を発生させる方法がある。これは周期的な入力信号が入って来ている場合に有効である。
【００６４】
（第８実施形態）
本発明の第８実施例を図２１に示す。基本的な構成は第７実施形態と同じである。基準電圧源３の選択を制御する制御部５３はデジタル信号出力を参照して制御信号を発生する。基準電圧源３の選択を制御する制御部５３の中には使った基準電圧源３の履歴情報を記憶する記憶装置を備えている。これにより、特定の入力信号レベルに同じ雑音が乗ることを一層抑えることができる。この実施形態では、使った基準電圧源３の履歴情報を記憶する記憶装置が基準電圧源３の個数ｍとこのアナログ/デジタル変換装置の階調数ｌを各々行または列としたｍ×ｌマトリクス状のメモリにより構成される。
【００６５】
制御部５３は、デジタル信号出力を参照して、過去にそのデジタル信号レベルを出力したときに使っていない基準電圧源を選択して、制御信号を発生する。さらに、デジタル信号出力と使った基準電圧源の履歴を参照して前回その信号レベルを出力したときに使った基準電圧源あるいは過去にその信号レベルを出力したときに最も使った回数の多い基準電圧源を避けるように制御信号を発生するように制御部５３を構成することは有効である。
【００６６】
新たなアナログ入力信号が入力されたときに出力されたデジタル信号出力を参照した時点で、そのときに使われた基準電圧源を変更する必要のないときには、その参照したデジタル出力信号をそのまま用いて良い。すると、フラッシュ型アナログ/デジタル変換装置の高速動作という利点を損なわずにすむ。
【００６７】
本実施例では、発明をフラッシュ型のアナログ/デジタル変換装置に適用するものとして説明したが、本発明は、基準電圧源とアナログ入力信号を比較するアナログ/デジタル変換装置ならば、例えば循環型の様な、他の形式のアナログ/デジタル変換装置でも適用可能である。つまり、複数の基準電圧源を持ち、それらをまんべんなく使うことにより、基準電圧源を構成する素子のばらつきの影響を平均化することができる。
【００６８】
上記第７および第８実施形態によれば、入力アナログ信号と比較する基準電圧を発生する複数の基準電圧源を用意しておき、それを制御信号により選択して使用することにより、基準電圧源を構成する素子の素子値のばらつきに起因する誤差の影響を平均化することができる。これにより高速動作の高い変換精度を持つアナログ/デジタル変換装置の実現が可能となる。
【００６９】
上述した実施形態では、比較器および基準電圧源を構成する素子の製造時に生じる素子値のばらつきのために入力アナログ信号に乗った入力換算オフセットをキャンセルする構成が示されている。素子値のばらつきによるオフセット値に比べれば微小であるが熱的揺らぎによる時変のオフセット値が比較器、基準電圧源等にそれぞれに加わることも考えられる。これらは結果としては全て比較器の判定閾値の揺らぎと解釈できる。この揺らぎの為に、アナログ／デジタル変換装置の階調数を増やす、即ち各基準電圧源の電圧間隔を狭くしていった場合、各比較器の実際の判定閾値とそれらに供給される基準電圧の名目上の値との揺らぎに起因する差が基準電圧間の差に比べて相対的に大きくなり、場合によっては各比較器に供給される各基準電圧の名目上の大きさの順に実際の判定閾値の値を見ていった場合にその単調性が崩れてしまう、即ち逆転現象が生じてしまうことがある。この判定閾値の逆転現象が生じた時にアナログ信号が入力されると、各比較器の各基準電位との比較結果であるH(high)かL(1ow)かの出力パターンが乱れてしまう。従ってHとLの変わり目のレベルに基づいて最終的なディジタル信号出力を決定する手法では、判定結果に誤りが生じる。
【００７０】
そこで、第９実施形態は、熱的揺らぎによるオフセット値をキャンセルするアナログ／デジタル変換装置を提供する。
【００７１】
（第９実施形態）
以下、第９実施形態を説明する。本実施形態のアナログ／デジタル変換装置の構成は先の実施形態と実質的に同じであるが、使用されるエンコーダ５が図２２に示すように構成される。このエンコーダ5に入力される各比較器の出力の内のＨレベルに相当する出力を出している比較器の数の総和を算出する機能をエンコーダ５が持ち、その算出結果がアナログ／デジタル変換の結果の離散的な値とされる。
【００７２】
図２２の加算器の構成を比較器の数が7の場合についてより具体的に示した例が図２３に示されている。この加算器は、半加算器H.A及び全加算器F.Aにより構成される。即ち、端子７１および７２は半加算器８１に接続され、端子７３および７４は半加算器８２に接続され、端子７５，７６，７７が全加算器８３に接続される。半加算器８１および８２並びに全加算器８３の第１位出力端子は半加算器８４の入力端子に接続される。半加算器８１、８２および全加算器８４の第２位出力端子が全加算器８５の入力端子に接続される。全加算器８３および８５の第２位出力端子は半加算器８６の入力端子に接続される。全加算器８５および半加算器８６の第４位出力端子がＯＲゲート８７の入力に接続される。このように構成されたエンコーダ５は入力端子７１〜７７への入力信号に対して第１，第２および第４位の出力信号を出力する。
【００７３】
半加算器H.A及び全加算器F.Aは図２４および図２５のように構成される。即ち、半加算器H.Aは入力ＡおよびＢに接続されたＡＮＤゲート９１とＮＯＲゲート９２とにより構成される。この半加算器H.Aの入出力関係は図２６に示されている。
【００７４】
全加算器F.Aは入力ＡおよびＢに接続される半加算器９３と、入力Ｃ０と半加算器９３の一方出力端子に接続される半加算器９４と半加算器９３の他方出力端子と半加算器９４の一方出力端子に接続されるＯＲゲート９５とにより構成される。
【００７５】
デジタル信号出力端子2はこの場合3ビットの並列出力となる。従って、製造時に生じる素子値のばらつき等に起因する比較器の判定閾値の揺らぎのために比較器の比較結果のパターンが例えばＬＬＨＬＨＨＨＨのような虫喰い状態になったとしても本実施形態の発明によると比較結果パターンを等価的に虫喰いを潰した状態、即ちＬＬＬＨＨＨＨＨのパターンのように見なして判定が行われる。このパターンは、理論的には下から連続する4つのＨの他に一つLを挟んで存在するＨのために、この形態を判定した比較器の閾値がオフセットを持っていたとしても、連続する4つのＨからＬへの変わり目よりは実際の入力レベルが大きい確率が高いという判断に基づいている。
【００７６】
本実施形態は、与えられた比較結果のパターンから実際の入力レベルを確率的に推定することの簡易な実現方法の１つとなっている。
【００７７】
更に本実施形態の発明によって、図２７のように複数の虫喰いが生じた場合にも対応可能で、その結果は図２８に示すように虫喰いが生じている部分の中央を入力レベルと見なす極めて合理的なものとなる。
【００７８】
更に本実施例において、Hレベルを出力している比較器の数の総和をとる代わりにLレベルを出力している比較器の数の総和をとり、それを比較器の総数から引いても全く同一の結果となる。また、本発明は比較器の判定結果に虫喰いが生じない場合は明らかに従来手法と同一の結果を与えるので、その点も好ましいところである。
【００７９】
本実施形態の発明によって、フラッシュ型のアナログ／デジタル変換装置において製造時に生じる素子値のばらつき等に起因する比較器の判定閾値の揺らぎのために比較器の比較結果のパターンが虫喰い状態になったとしても最終的なディジタル出力値の値を一意に決定することが可能となる。
【００８０】
上記実施形態の説明において、第１、第４、第５実施形態の発明、即ち比較器の入力換算オフセットの問題を解決する発明と第２，第３、第６、第７、第８実施形態の発明、即ち基準電圧源を構成する素子の素子値のばらつきの問題点を解決する発明は、並びに第９実施形態の発明、即ち熱的揺らぎによる問題点を解決する発明は、それぞれ独立の効果があるために、それらを組み合わせることにより、より効果的に高精度のアナログ／デジタル変換装置を実現することができる。
【００８１】
【発明の効果】
以上説明したように本発明によれば、入力信号を入れ替えて入力アナログ信号と基準信号とを比較する比較部の入力換算オフセットの影響を相殺させているために入力換算オフセットの大きさで制限される変換精度を高めることができる。また、基準電圧源を構成する素子の配列を任意に組み変えられるようにしたために素子間ばらつきの影響を平均化して緩和することができる。さらに信号を差動化しているために雑音の影響を受けにくくしている。従って、低コストに高い変換精度を持つアナログ／デジタル変換装置の実現を可能とするものである。
【図面の簡単な説明】
【図１】本発明に従った一実施形態のフラッシュ型アナログ／デジタル変換装置の基本構成を示す回路図。
【図２】図１のアナログ／デジタル変換装置の減算部のブロック図。
【図３】図１のアナログ／デジタル変換装置の信号切り替え部の回路図。
【図４】図１のアナログ／デジタル変換装置の差動増幅器の回路図。
【図５】図１のアナログ／デジタル変換装置の減算部の回路図。
【図６】第２の実施形態のアナログ／デジタル変換装置の基準電圧源のブロック図。
【図７】図６の基準電圧源の抵抗素子群を示す図。
【図８】図６の基準電圧源のスイッチ素子群を示す図。
【図９】図８のスイッチ素子群の動作を実現する入出力関係の例を示す図。
【図１０】第３の実施形態であり、各々の信号を差動化したフラッシュ型アナログ／デジタル変換装置の基本構成を示すブロック図。
【図１１】第３の実施形態のアナログ／デジタル変換装置に使用できる差動化した基準電圧源の回路図。
【図１２】第３の実施形態のアナログ／デジタル変換装置に使用される差動化した基準電圧源の差動増幅器の回路図。
【図１３】第４の実施形態のアナログ／デジタル変換装置に使用される比較部のブロック図。
【図１４】第５の実施形態のアナログ／デジタル変換装置に設けられる、オフセットキャンセルを複数段重ねた比較部のブロック図。
【図１５】オフセットキャンセルの効果を説明するための図。
【図１６】第６の実施形態のアナログ／デジタル変換装置のブロック図。
【図１７】第７の実施形態のアナログ／デジタル変換装置のブロック図。
【図１８】図１７に示される選択部の概略構成図。
【図１９】図１８の選択部の具体的構成図。
【図２０】第７の実施形態のアナログ／デジタル変換装置の効果を示す図。
【図２１】第８の実施形態のアナログ／デジタル変換装置。
【図２２】第９の実施形態のアナログ／デジタル変換装置に用いられるエンコーダの概略回路図。
【図２３】図２２の加算器の具体的回路図。
【図２４】図２３の加算器に使用される半加算器の回路構成図。
【図２５】図２３の加算器に使用される全加算器の回路構成図。
【図２６】図２５の半加算器の入出力関係を示す図。
【図２７】複数の虫喰い状態が生じた比較器の判定結果を示す図。
【図２８】第９の実施形態により得られた図２７の判定結果と等価の判定結果を示す図。
【符号の説明】
１…アナログ入力端子
２…デジタル出力端子
３…基準信号源
４…比較部
５…エンコーダ
６…号切り替え部
７…差動増幅器
８…減算部
９…比較器
１０…入力挽算オフセット
１１…アナログ量保持部
１２…アナログ量の符号反転複製部
１３…加算部
２１…抵抗素子群
２２…第１のスイッチ素子群
２３…第２のスイッチ素子群
２４…制御部
２５ａ、２５ｂ、２５ｃ…スイッチ
３１，３２…アナログ入力端子
３３…基準信号源
３４…差動増幅器
４１…符号判定のための基準信号入力端子
４２…差動増幅器の入力換算オフセット
４３…比較器のオフセット
４４…比較器の比較部入力換算オフセット
４５…エンコーダ出力
４６…平均化部
４７…制御部
４８，４９…制御信号
５１…選択部
５２、５３…制御部
【発明の属する技術分野】
本発明は、アナログ／デジタル変換装置に係り、特に半導体集積回路の製造によって生じる素子値のばらつきの影響を考慮した高精度のアナログ／デジタル変換機能を有するアナログ／デジタル変換装置に関する。
【０００２】
【従来の技術】
半導体集積回路の製造技術の進歩で高速なプロセッサが安価に製造できるようになった。そこで家電品や通信機器などでは、そのようなプロセッサを組み込んで多くの信号処理をデジタル的に行うようになってきた。今後も信号処理のデジタル化が進み、例えば通信装置においてもデジタル的に信号を処理する部分が占める割合が高まるものと考えられる。高度な信号処理を実現するためには、処理装置の高速化のみならず高精度化も必要となる。このような分野のシステムでは、入力つまり外界とのインターフェイスはアナログ信号である。そこで今後ますますデジタル信号処理が普及していくためには、安価で高速かつ高精度なアナログ／デジタル変換装置が必要となる。
【０００３】
アナログ／デジタル変換装置の代表例の一つに、入力アナログ信号を基準信号との大小関係を比較してデジタル信号に変換するフラッシュ型のアナログ／デジタル変換装置である。この方式は入力信号を複数の基準信号と一括して比較するという単純な処理のために、高速な処理が要求される応用分野に向いている。このフラッシュ型アナログ／デジタル変換装置の変換精度を決める要因には、入力アナログ信号の電圧値と基準電圧値との大小関係を判定する比較部の入力換算オフセットと、基準電圧源の分解能とがある。半導体集積回路でアナログ／デジタル変換装置を実現した場合、入力換算オフセットと分解能のどちらの要因も半導体集積回路の製造時に生じる素子値のばらつきに起因している。現時点では基準電圧源を構成する素子の素子値のばらつきよりも比較部の入力換算オフセットの方が顕著な要因なので変換精度は入力換算オフセットで決まっている。
【０００４】
そこで、従来のアナログ／デジタル変換装置では、比較器の入力換算オフセットの影響を緩和するための手法が取られている。例えば、アナログ入力電圧と基準電圧とを直接比較するのではなく、基準電圧とアナログ入力電圧とを入力とする差動増幅器の出力を隣接する複数の差動増幅器の出力と加算した結果を比較するものである（金子等による，Ａ／Ｄ変換器”特開平６−３５０４５２）。これにより加算する差動増幅器の出力の数で入力換算オフセットを平均化することができる。
【０００５】
【発明が解決しようとする課題】
上記従来の方法では、入力換算オフセットの影響を平均化するにしても、平均化に使用される差動増幅器の出力数は２〜３であり、入力換算オフセットの大きさのばらつきの影響は残っている。
【０００６】
また、複数の差動増幅器の出力を加算するための十分な精度を持った加算器回路とその処理をする時間が必要となる。つまり一括して信号を処理する方式に付加的な処理を加えたにもかかわらず大幅な変換精度の向上が望めないことがわかる。
【０００７】
また、比較器の入力換算オフセットの問題が解決されても、基準電圧源を構成する素子の素子値のばらつきによる高精度化の制限は残されている。
【０００８】
従って、比較器の入力換算オフセットの問題と基準電圧源を構成する素子の素子値のばらつきの問題を根本的に克服しなければ、高精度なアナログ／デジタル変換装置の実現は非常に困難なものとなる。
【０００９】
このように、半導体集積回路によりアナログ／デジタル変換装置を実現した場合、素子値のばらつきという問題点に直面し、低コストで高い変換精度を実現することが困難であった。
【００１０】
本発明の目的は、素子値のばらつきによって起こる比較器の入力換算オフセットの問題点と基準電圧源を構成する素子の素子値のばらつきの問題点を解決し、低コストで高精度を持つアナログ／デジタル変換装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と基準信号との大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、比較部はアナログ入力信号と基準信号とを比較する比較器と、アナログ入力信号を受ける入力部及び基準信号発生部と比較器との間に比較器の入力信号経路を切り替える信号切り替え部とを含む、アナログ／デジタル変換装置を提供する。
【００１２】
また、前記比較部は、信号切り替え部に接続される差動増幅器と、差動増幅器の出力を保持するアナログ量保持部と、アナログ量の符号を反転させる符号反転部と、反転アナログ量と前記差動増幅器の出力とを加算し、加算結果を前記比較器に入力する加算部とを含む。
【００１３】
また、本発明は、複数の基準素子の配列で構成され、基準信号を発生する基準信号発生部と、複数の出力経路への基準素子の接続形態を組み変える切り替え部と、アナログ入力信号と基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成されるアナログ／デジタル変換装置を提供する。
【００１４】
また、本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と前記基準信号の値の大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、基準信号発生部は、非能動素子および能動素子の一方で構成される複数の基準素子と、マトリックス状に配置されたスイッチ素子群と、スイッチ素子の接続形態を組み変える切り替え部とで構成され、比較部はアナログ入力信号と基準信号の値の大小関係を判定する比較器と、この比較器の入力の前段に基準素子の接続形態を組み変えたことにより生じた複数の被比較信号を平均化する平均化部とを持つアナログ／デジタル変換装置を提供する。
【００１５】
また、本発明は、非能動素子および能動素子の一方で構成される複数の基準素子と、これら基準素子に接続され、マトリックス状に配置されたスイッチ素子群とを含み、基準信号を発生する基準信号発生部と、アナログ入力信号と前記基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダと、スイッチ素子の接続形態を組み変える切り替え部とにより構成され、エンコーダの出力側に配置された前記基準素子の接続形態を組み変えたことにより生じた複数のエンコーダ出力を平均化する平均化部とで構成されるアナログ／デジタル変換装置を提供する。
【００１６】
また、本発明は、基準信号を発生する基準信号発生部と、アナログ入力信号と基準信号のレベルの大小関係を判定する比較部と、比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、アナログ入力信号と前記基準信号のうちどちらか一方あるいは両方を差動信号として扱うアナログ／デジタル変換装置を提供する。
【００１７】
また、本発明は、基準信号を発生する複数の基準信号発生回路により構成される基準信号発生部と、入力信号と前記基準信号とを比較し、比較結果を出力する信号比較部と、信号比較部の比較結果をデジタル信号に変換するエンコーダ部と、複数の基準信号発生回路の内から前記信号比較部に接続する基準信号発生回路を選択する選択部と、選択部を制御する制御部とにより構成されるアナログ/デジタル変換装置を提供する。
【００１８】
また、本発明は、連続する入力値が所定の閾値より大きな値か小さな値かを判定し、複数の判定結果を出力するレベル比較部と、レベル比較部からの複数の判定結果から連続する入力値に対する離散値を決定する決定部と、閾値より大きな値に対応する比較結果の数の総和または閾値より小さな値に対応する比較結果の数の総和を算出する算出部とで構成され、決定部は前記算出部の算出値に基づいて前記離散値を決定するアナログ／デジタル変換装置を提供する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２０】
（第１実施形態）
本発明の第１実施形態はアナログ／デジタル変換装置において比較器の入力換算オフセットの影響を回避することにある。
【００２１】
この第１実施形態であるフラッシュ型アナログ／デジタル変換装置の基本構成を図１を参照して説明する。
【００２２】
図１によると、アナログ／デジタル変換装置は、アナログ信号入力端子１、デジタル信号出力端子２、基準電圧源３、比較部４、エンコーダ５により構成される。さらに、比較部４は、信号切り替え部６、差動増幅器７、減算部８、比較器９とにより構成されている。各比較部４はアナログ信号入力端子１から入力された電圧値と基準電圧源３から出力された基準電圧の各々との大小関係を比較した結果を出力する。即ち、比較部４はアナログ入力信号が基準電圧源３からのどの基準電圧レベルより大きく、どの基準電圧レベルより小さいかを判定する。その判定結果をエンコーダ５がデジタル信号に変換し、それをデジタル信号出力端子２から出力する。
【００２３】
基準電圧とアナログ入力電圧とを比較する比較部４には、半導体集積回路製造の際に生じる素子ばらつきによって起こる入力換算オフセットが乗る。例えば、入力換算オフセットＯｎがｎ番目の比較部４に乗るとｎ番目の比較部４では次の出力値Ａｎの符号を調べることになる。
【００２４】
Ａｎ＋＝ａｎ（Ｖｉｎ＋Ｏｎ−ＲＥＦｎ） （１）
ここで、添字ｎはｎ番目の信号系統を表しており、ａｎは差動増幅器の利得、Ｏnは第１の入力端子に乗る入力換算オフセット、ＲＥＦｎは基準信号の大きさを各々表している。比較部４への入力が反転されると、出力値Ａｎは、
Ａｎ―＝ａｎ（ＲＥＦｎ＋Ｏｎ−Ｖｉｎ） （２）
となる。そこで、（１）式から（２）式を引き算すると被比較量Ｂｎは
Ｂｎ＝Ａｎ＋−Ａｎ−＝２ａｎ（Ｖｉｎ−ＲＥＦｎ） （３）
となり、入力換算オフセットが相殺される。従って、比較部４において上記の処理を行えば入力換算オフセットの影響を回避することができる。ここでは上記の出力値Ａｎの符号を調べているために、差動増幅器の利得の大きさａｎのばらつきは問題ない。
【００２５】
この処理を行うために図1に示す比較部４は、スイッチング動作により入力信号と基準電圧信号を入れ替える信号切り替え部６と、差動増幅器７、差動増幅器７の出力を引き算する減算部８と、その減算結果を基準値と比較する比較器９とから構成されている。さらに、この減算部８は図２に示すように、差動増幅器７の出力を保持するアナログ量保持回路１１と、そのアナログ量の符号を反転させてアナログ量を複製する複製回路１２と、その反転されたアナログ量と差動増幅器７の出力とを加算する加算回路１３とから成る。ここで、アナログ量保持回路１１とアナログ量の符号を反転させてアナログ信号を複製する複製回路１２とは接続関係を入れ換えてもよい。また、加算回路１３は差動増幅器７の出力ラインと複製回路１２の出力ラインとを接続するだけで構成できる。
【００２６】
信号切り替え部６は図３に示されるようにトランジスタをスイッチング動作させるスイッチング回路で実現できる。即ち、入力端子In1がMOSトランジスタＭ１およびＭ２をそれぞれ介して出力端子Out1およびOut2に接続される。入力端子In2がMOSトランジスタＭ3およびＭ4をそれぞれ介して出力端子Out1およびOut2に接続される。このスイッチング回路６ではスイッチ制御信号Q及び／Ｑを反転させることにより２つの信号経路、即ち第１信号経路In1-Out1およびIn2-Out2と第２の信号経路In1-Out2およびIn2-Out1を入れ替えることができる。但し，／Ｑは反転信号を示す。
【００２７】
差動増幅器７は、図４に示されるようにソース端を共通に接続させた構造の代表的な回路で実現できる。即ち、差動増幅器７は、MOSトランジスタM11とN12で構成されるカレントミラー回路とMOSトランジスタM13とM14とで構成される入力回路とMOSトランジスタM15により構成される定電流源とにより構成される。この作動増幅器７の出力端子Ioutからは入力電圧Vin+とVin-との差に比例した大きさの電流が出力される。
【００２８】
減算部８は、図５に示すように電流モードのサンプルホールド回路を用いて実現することができる。即ち、減算部８は、MOSトランジスタM21とM22とで構成されるカレントミラー回路とＭＯＳトランジスタM23とキャパシタC1とで構成されるサンプルホールド回路とにより構成される。この減算部８において、第１のスイッチＳＷ１をオン、第２のスイッチＳＷ２をオフすると、第１のモード（式（１）に相当）で動作する差動増幅器７の出力電流が第３のトランジスタＭ２３とキャパシタＣ１で構成されるサンプルホールド回路に保持される。尚、第１のスイッチＳＷ１と第３のトランジスタＭ２３とキャパシタＣ１とで上記アナログ量保持回路１１が構成されている。
【００２９】
減算部８は、第１のスイッチＳＷ１をオフ、第２のスイッチＳＷ２をオンにすると、第２のモード（式（２）に相当）で動作する差動増幅器７の出力電流とサンプルホールド回路に保持されていた第１のモードの差動増幅器の出力電流とを引き算した結果を出力する。
【００３０】
次に、図１のアナログ／デジタル変換装置の動作を説明する。
【００３１】
入力信号が入力端子１を介して複数の比較部４の一方端子に供給され、基準電圧源３から出力される複数の基準電圧が複数の比較部４の他方端子にそれぞれ供給される。第１のモードでは、各比較部４の信号切り替え部６のMOSトランジスタM1,M4がオン、MOSトランジスタM2,M3がオフとなり、入力信号と基準電圧が差動増幅器７に入力される。このときの差動増幅器７の出力は減算部８のサンプルホールド回路にホールドされる。
【００３２】
次に、第２のモードにおいて、信号切り替え部６への制御信号Ｑおよび／Ｑが切り替えられ、MOSトランジスタM1,M4がオフ、MOSトランジスタM2,M3がオンとなる。このとき、入力信号と基準電圧が入れ替わって差動増幅器７に入力される。このときの差動増幅器７の出力は減算部８のサンプルホールド回路に保持された信号と引き算される。これにより、オフセット成分が相殺された出力が減算部８から得られ、比較器９に入力される。この比較器９は減算部８の出力信号を基準信号と比較し、比較結果をエンコーダ５に出力する。
【００３３】
上記のようにこの比較部４では、２つのモードの差動増幅器７の出力電流が同じ減算部８を用いて処理されているために、この部分では半導体集積回路製造の際に生じる素子値のばらつきによる信号のミスマッチの影響は起こらない。また電流モードで処理しているために、符号反転、加算の処理のための複雑な回路が不要となっている。
【００３４】
本発明を実施するためには、入力アナログ信号と基準信号とを反転して平均化するための処理時間を要する。そこで処理速度と変換精度との関係を考えてみる。半導体集積回路の製造技術の進歩は著しく、今後もデバイスの微細化、高集積化は進むことが予想される。デバイスの大きさが小さくなれば、同じ消費電流でもより高速に回路を動作させることができる。ところがデバイスが小さくなると素子ばらつきの影響は大きくなる。そこで本発明のように所望の処理速度で挽回できる変換精度の高精度化を実現する手法は有利である。また小さなデバイスをそのまま使って高精度化ができることは、今後デバイスの微細化が進み高集積化が進むことにより強まる集積回路の消費電力を抑えたいという要求にも合っている。
【００３５】
本発明で必要となる入力アナログ信号と基準信号の信号経路を反転させる処理と２つのモードでの差動増幅器の出力を減算する処理は同時に1クロック信号の時間内に処理できる。従って、従来方法と比較すると、付加した処理時間に対する高精度化の効果の度合は本発明の方が大きいことがわかる。さらにこの処理に必要な付加回路の規模も、本発明の方が小さいという点でも低コストなアナログ／デジタル変換装置の実現に有利であることがわかる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態としてアナログ／デジタル変換装置における基準信号の発生方式に改良した実施形態を説明する。この第２実施形態は、基準電圧源を構成する素子の配列を任意に組み変えられることにより素子間のばらつきを平均化することにある。
【００３７】
本実施形態によると、図６に示すように、基準電圧源３は、これを構成する抵抗の配列を適宜変えられるように構成される。即ち、基準電圧源３が抵抗回路２１、第１のスイッチ回路２２、第２のスイッチ回路２３、制御部２４により構成される。抵抗回路２１は図７に示すように、同じ抵抗値を持ち、並べられた複数の非能動素子、例えば複数の抵抗Ｒを含み、これら抵抗の両端が端子に導出される。スイッチ回路２２，２３は図８に示すように、各スイッチ２５の切り替えにより、ｎ個の入力端子ＩＴからｎ個の出力端子ＯＴへの経路を任意に切り替えられるように構成されている。即ち、スイッチ回路２２，２３の各々は第１、第２および第３スイッチ群２５ａ、２５ｂおよび２５ｃによって構成される。第１スイッチ群２５ａの隣接する２つのスイッチがそれぞれ第２スイッチ群２５ｂの隣接する２つのスイッチの入力端子に襷掛に接続される。第２スイッチ群２５ｂの隣接する２対のスイッチの出力端子が第３スイッチ群２５ｃの隣接する２対のスイッチの入力端子に襷掛けで接続される。第３スイッチ群２５ｃの（それぞれ４つのスイッチでなる）２組のスイッチが襷掛けで出力端子ＯＴに接続される。
【００３８】
上記スイッチ回路２２、２３の各々の切り替えパターンは、図９に示す接続条件を満たすようにコード化された信号を制御部２４から受けることにより実行される。
【００３９】
図９の接続条件によると、抵抗素子群ｎ番目の抵抗とつながっている一方の端子を第１のスイッチ回路２２を介してＸｎ-1番の端子に、もう一方の端子を第２のスイッチ回路２３を介してＸn-1−１番の端子につながるようにしている例を示している。図８は８入力８出力の例を示しているが、入出力数が増えても同様な回路で実現できる。
【００４０】
上記のように各抵抗のつなぎ方を任意に変えられるようにしたことによって、複数の比較器出力が平均化される。これにより基準電圧源を構成する素子の素子値のばらつきの影響が一層媛和される。
【００４１】
さらに基準電圧源用の抵抗を必要とする分割数よりも多く用意しておき、その中から任意に必要な個数の抵抗を利用するようにすると、固定誤差の影響を緩和する平均化の効果がより有効にはたらく。
【００４２】
また、上記の説明は抵抗素子を用いた基準電圧源を例としているが、基準電圧源を構成する素子として非能動素子としてのキャパシタや能動素子としての定電流源を用いることも可能である。
【００４３】
（第３実施形態）
次に、第３実施形態について説明するが、この第３実施形態は、信号を差動化して基準電圧源の任意の2点間の基準電圧を参照できることにある。
【００４４】
図１０にアナログ入力信号と基準信号を各々差動化したフラッシュ型アナログ／デジタル変換装置の基本構成が示されている。即ち、このフラッシュ型アナログ／デジタル変換装置は、差動化されたアナログ入力信号入力端子３１，３２、差動で基準信号（基準電圧）を出力する基準電圧源３３、2チャンネルの差動入力端子を持つ差動増幅器３４、エンコーダ５、デジタル出力端子２によって構成される。
【００４５】
基準電圧源３３は図１１（ａ）および１１（ｂ）に示される基準電圧源を利用することができる。図１１（ａ）はある基準電圧レベルに対する電位差を表す電圧を発生する基準電圧源を示している。また図１１（ｂ）は、図１１（ａ）の基準電圧源の変形例であり、基準電位を共通にしていない基準電圧源を示している。
【００４６】
基準電圧は、信号を差動化することにより抵抗分圧された任意の2点間の電位を取り出すことにより得られる。これにより抵抗配列で作られる基準電圧の多様性が増し、先の平均化操作をより高めることができる。
【００４７】
差動増幅器３４は図１２に示される２組の電流出力の差動増幅器を結線して構成される加算回路で実現できる。この回路では電流出力端子Ioutからは差動化された第１の電位差Ｖ１と第２の電位差Ｖ２との差に比例した大きさの電流が出力される。
【００４８】
本発明のフラッシュ型アナログ／デジタル変換装置ではアナログ入力電圧及び基準電圧は差動モードで扱えるようにされているので、より高精度の信号を取り扱うことができる。
【００４９】
例えばデジタル回路の高速動作により電源線やグランドやサブストレートを伝わる雑音がアナログ回路で扱う信号にもれ込むことが懸念されているが、信号を差動化することによりそのような雑音に対する耐性を高めることができる。また、そのような雑音の問題に対してアナログ部とデジタル部の電源やグランドを別系統でとることが一般に行われているが、信号が差動化して扱えられると、アナログ／デジタル変換器とセンサとの電源やグランドレベルのずれを気にする必要がなくなる。
【００５０】
（第４実施形態）
図１３（ａ）、１３（ｂ）を参照して第４実施形態を説明する。この実施形態では、比較部４で差動増幅器７の出力信号を差動信号のまま処理するための構成を示している。この実施形態では図１の実施形態と同様に信号切り替部６、差動増幅器７、減算部８、比較器９が設けられている。但し、図１３（ａ）のアナログ／デジタル変換装置では、減算部８は差動化された信号の減算を行っている。図１３（ｂ）のアナログ／デジタル変換装置では、差動増幅器７の出力信号をもう一度信号切り替え部６で切り替えることにより、減算部８がアナログ量保持部と加算部のみでよくなり、全体としてハードウェア構成を簡略化できる。
【００５１】
（第５実施形態）
図１４には、第５実施形態が示されている。これによると、入力換算オフセットを相殺する複数段のオフセットキャンセル回路が重ねられる。このような構成は、比較器のオフセットの影響をいっそう縮小する。この実施形態の各段のオフセットキャンセル回路は図1実施形態と同様な比較部４，即ち信号切り替え部６、差動増幅器７、減算部８により構成される。端子４１は比較器９での符号判定のための基準信号入力端子である。
【００５２】
第５実施形態の効果を図１５を参照して説明する。同図でＩ１，Ｉ２は次式（４）（５）でそれぞれ示す差動増幅器の出力である。
【００５３】
Ｉ１＝ａｎ（Ｖｉｎ＋Ｏｎ−ＲＥＦｎ） （４）
Ｉ２＝ａｎ（ＲＥＦｎ＋Ｏｎ−Ｖｉｎ） （５）
Ｉ3は次式（６）のように上記2信号の差を表している。
【００５４】
Ｉ３＝Ｉ１−Ｉ２＝2ａｎ（Ｖｉｎ−ＲＥＦｎ） （６）
先に説明したように２つの信号を平均化することにより、差動増幅器の入力換算オフセット４２を相殺している様子がわかる。ところがこの実施例は半導体集積回路で作っているために、この平均化した信号の符号を判定する比較器にも入力換算オフセットの影響が現われることは避けられない。しかし、この比較器の入力換算オフセットの大きさ４３を図１５中に示したレベルであると仮定した場合、本発明のオフセットキャンセルの手法によりこのオフセットの比較部４の入力に換算した値４４は図１５に示したようになっている。ここで、ａｎは差動増幅器のゲインを表している。
【００５５】
以上の効果の説明から、例えばこのオフセットキャンセル回路を二段重ねると、さらにオフセットキャンセルの効果がもう一段の差動増幅器のゲイン分の一になることがわかる。
【００５６】
（第６実施形態）
図１６には、第６実施形態が示されている。この実施形態においても、アナログ信号入力端子１、デジタル信号出力端子２、基準電圧源３、比較部４、エンコーダ５が設けられている。更に、平均化部４６、制御部４７が設けられており、エンコーダ５からはエンコーダ信号４５が出力され、制御部４７は制御信号４８，４９を出力する。
【００５７】
１つのアナログ入力信号に対して基準電圧源を構成する抵抗の配列を変えたことによる複数の基準信号を設けてそれを平均化することで素子値のばらつきの影響を緩和する手法において、その平均化を図１６に示したようにエンコーダ信号４５についておこなえばデジタル的に平均化の演算がおこなえ精度の問題を無視することができる。
【００５８】
（第７実施形態）
図１７には、第７実施形態が示されている。この実施形態によると、アナログ信号入力端子１、デジタル信号出力端子２、比較部４、エンコーダ５は図１のフラッシュ型アナログ/デジタル変換装置の基本構成と同じである。しかし、本実施形態では、複数の基準電圧源３（３ａ，３ｂ．．．）とこれら基準電圧源を選択する選択部５１と基準電圧源３の選択を制御する制御部５２が設けられている。
【００５９】
選択部５１は図１８に示されるような多入力一出力型のスイッチが基準電圧源の階調数ｎだけ設けられ、一つの制御信号ですべてのスイッチが同じ動作を行うように構成されている。各スイッチ６１は基準電圧源の出力端子６２に切り替え接続でき、比較器の基準電圧入力端子６３に導出される。この選択部５１は例えば図１９に示すようにMOSトランジスタにより構成される。即ち、図１９に示されるような入力が2チャンネルの例では、スイッチを構成するMOSトランジスタのゲートが直接またはインバータ６５を介して制御部２２の制御信号端子６３に接続される。制御部５２は、基準電圧源３を選択する選択部５１にスイッチを制御する信号を出力する。
【００６０】
図１７の第７実施形態によると、入力アナログ信号の電圧と各レベルの基準電圧との大小関係が比較部４で判定され、この比較部４の出力がエンコーダ５でデジタル信号に変換され、出力端子２に出力される。あるアナログ入力信号Ａｎが入力端子１に入力されたとし、基準電圧源３ａを基にした入力信号Ａｎに対応するデジタル出力をＤｎとする。デジタル出力Ｄｎのレベルには雑音ＮｎＡが乗っている。あるとき入力信号Ａｎと同じ信号レベルの入力があったときに基準電圧源３ｂを用いたデジタル出力がＤｎだとする。このときに乗っている雑音がＮｎＢだとする。このときＮｎＢ≠ＮｎＡである。一般的に複数の基準電圧源３ａ，３ｂ．．．があるときに、同一基準信号レベルに乗っている雑音の大きさはすべて異なった値になる。
【００６１】
ある同一の信号レベルに乗っている雑音の大きさがランダムなものになると、図２０に示すように従来固定周波数を持った雑音によるトーンがブロードなものになる。従って、通信等の応用の分野で懸念される問題点を解決することができる。
【００６２】
基準電圧源を選択するため選択部５１を制御する方法の実施形態の一つに、使う基準電圧源を逐次的に取り替える方法がある。これは基準電圧源の選択を制御する制御部５２の構成をもっとも簡単にする。
【００６３】
他の実施形態としては、選択部５１を制御する信号としてランダムな信号を発生させる方法がある。これは周期的な入力信号が入って来ている場合に有効である。
【００６４】
（第８実施形態）
本発明の第８実施例を図２１に示す。基本的な構成は第７実施形態と同じである。基準電圧源３の選択を制御する制御部５３はデジタル信号出力を参照して制御信号を発生する。基準電圧源３の選択を制御する制御部５３の中には使った基準電圧源３の履歴情報を記憶する記憶装置を備えている。これにより、特定の入力信号レベルに同じ雑音が乗ることを一層抑えることができる。この実施形態では、使った基準電圧源３の履歴情報を記憶する記憶装置が基準電圧源３の個数ｍとこのアナログ/デジタル変換装置の階調数ｌを各々行または列としたｍ×ｌマトリクス状のメモリにより構成される。
【００６５】
制御部５３は、デジタル信号出力を参照して、過去にそのデジタル信号レベルを出力したときに使っていない基準電圧源を選択して、制御信号を発生する。さらに、デジタル信号出力と使った基準電圧源の履歴を参照して前回その信号レベルを出力したときに使った基準電圧源あるいは過去にその信号レベルを出力したときに最も使った回数の多い基準電圧源を避けるように制御信号を発生するように制御部５３を構成することは有効である。
【００６６】
新たなアナログ入力信号が入力されたときに出力されたデジタル信号出力を参照した時点で、そのときに使われた基準電圧源を変更する必要のないときには、その参照したデジタル出力信号をそのまま用いて良い。すると、フラッシュ型アナログ/デジタル変換装置の高速動作という利点を損なわずにすむ。
【００６７】
本実施例では、発明をフラッシュ型のアナログ/デジタル変換装置に適用するものとして説明したが、本発明は、基準電圧源とアナログ入力信号を比較するアナログ/デジタル変換装置ならば、例えば循環型の様な、他の形式のアナログ/デジタル変換装置でも適用可能である。つまり、複数の基準電圧源を持ち、それらをまんべんなく使うことにより、基準電圧源を構成する素子のばらつきの影響を平均化することができる。
【００６８】
上記第７および第８実施形態によれば、入力アナログ信号と比較する基準電圧を発生する複数の基準電圧源を用意しておき、それを制御信号により選択して使用することにより、基準電圧源を構成する素子の素子値のばらつきに起因する誤差の影響を平均化することができる。これにより高速動作の高い変換精度を持つアナログ/デジタル変換装置の実現が可能となる。
【００６９】
上述した実施形態では、比較器および基準電圧源を構成する素子の製造時に生じる素子値のばらつきのために入力アナログ信号に乗った入力換算オフセットをキャンセルする構成が示されている。素子値のばらつきによるオフセット値に比べれば微小であるが熱的揺らぎによる時変のオフセット値が比較器、基準電圧源等にそれぞれに加わることも考えられる。これらは結果としては全て比較器の判定閾値の揺らぎと解釈できる。この揺らぎの為に、アナログ／デジタル変換装置の階調数を増やす、即ち各基準電圧源の電圧間隔を狭くしていった場合、各比較器の実際の判定閾値とそれらに供給される基準電圧の名目上の値との揺らぎに起因する差が基準電圧間の差に比べて相対的に大きくなり、場合によっては各比較器に供給される各基準電圧の名目上の大きさの順に実際の判定閾値の値を見ていった場合にその単調性が崩れてしまう、即ち逆転現象が生じてしまうことがある。この判定閾値の逆転現象が生じた時にアナログ信号が入力されると、各比較器の各基準電位との比較結果であるH(high)かL(1ow)かの出力パターンが乱れてしまう。従ってHとLの変わり目のレベルに基づいて最終的なディジタル信号出力を決定する手法では、判定結果に誤りが生じる。
【００７０】
そこで、第９実施形態は、熱的揺らぎによるオフセット値をキャンセルするアナログ／デジタル変換装置を提供する。
【００７１】
（第９実施形態）
以下、第９実施形態を説明する。本実施形態のアナログ／デジタル変換装置の構成は先の実施形態と実質的に同じであるが、使用されるエンコーダ５が図２２に示すように構成される。このエンコーダ5に入力される各比較器の出力の内のＨレベルに相当する出力を出している比較器の数の総和を算出する機能をエンコーダ５が持ち、その算出結果がアナログ／デジタル変換の結果の離散的な値とされる。
【００７２】
図２２の加算器の構成を比較器の数が7の場合についてより具体的に示した例が図２３に示されている。この加算器は、半加算器H.A及び全加算器F.Aにより構成される。即ち、端子７１および７２は半加算器８１に接続され、端子７３および７４は半加算器８２に接続され、端子７５，７６，７７が全加算器８３に接続される。半加算器８１および８２並びに全加算器８３の第１位出力端子は半加算器８４の入力端子に接続される。半加算器８１、８２および全加算器８４の第２位出力端子が全加算器８５の入力端子に接続される。全加算器８３および８５の第２位出力端子は半加算器８６の入力端子に接続される。全加算器８５および半加算器８６の第４位出力端子がＯＲゲート８７の入力に接続される。このように構成されたエンコーダ５は入力端子７１〜７７への入力信号に対して第１，第２および第４位の出力信号を出力する。
【００７３】
半加算器H.A及び全加算器F.Aは図２４および図２５のように構成される。即ち、半加算器H.Aは入力ＡおよびＢに接続されたＡＮＤゲート９１とＮＯＲゲート９２とにより構成される。この半加算器H.Aの入出力関係は図２６に示されている。
【００７４】
全加算器F.Aは入力ＡおよびＢに接続される半加算器９３と、入力Ｃ０と半加算器９３の一方出力端子に接続される半加算器９４と半加算器９３の他方出力端子と半加算器９４の一方出力端子に接続されるＯＲゲート９５とにより構成される。
【００７５】
デジタル信号出力端子2はこの場合3ビットの並列出力となる。従って、製造時に生じる素子値のばらつき等に起因する比較器の判定閾値の揺らぎのために比較器の比較結果のパターンが例えばＬＬＨＬＨＨＨＨのような虫喰い状態になったとしても本実施形態の発明によると比較結果パターンを等価的に虫喰いを潰した状態、即ちＬＬＬＨＨＨＨＨのパターンのように見なして判定が行われる。このパターンは、理論的には下から連続する4つのＨの他に一つLを挟んで存在するＨのために、この形態を判定した比較器の閾値がオフセットを持っていたとしても、連続する4つのＨからＬへの変わり目よりは実際の入力レベルが大きい確率が高いという判断に基づいている。
【００７６】
本実施形態は、与えられた比較結果のパターンから実際の入力レベルを確率的に推定することの簡易な実現方法の１つとなっている。
【００７７】
更に本実施形態の発明によって、図２７のように複数の虫喰いが生じた場合にも対応可能で、その結果は図２８に示すように虫喰いが生じている部分の中央を入力レベルと見なす極めて合理的なものとなる。
【００７８】
更に本実施例において、Hレベルを出力している比較器の数の総和をとる代わりにLレベルを出力している比較器の数の総和をとり、それを比較器の総数から引いても全く同一の結果となる。また、本発明は比較器の判定結果に虫喰いが生じない場合は明らかに従来手法と同一の結果を与えるので、その点も好ましいところである。
【００７９】
本実施形態の発明によって、フラッシュ型のアナログ／デジタル変換装置において製造時に生じる素子値のばらつき等に起因する比較器の判定閾値の揺らぎのために比較器の比較結果のパターンが虫喰い状態になったとしても最終的なディジタル出力値の値を一意に決定することが可能となる。
【００８０】
上記実施形態の説明において、第１、第４、第５実施形態の発明、即ち比較器の入力換算オフセットの問題を解決する発明と第２，第３、第６、第７、第８実施形態の発明、即ち基準電圧源を構成する素子の素子値のばらつきの問題点を解決する発明は、並びに第９実施形態の発明、即ち熱的揺らぎによる問題点を解決する発明は、それぞれ独立の効果があるために、それらを組み合わせることにより、より効果的に高精度のアナログ／デジタル変換装置を実現することができる。
【００８１】
【発明の効果】
以上説明したように本発明によれば、入力信号を入れ替えて入力アナログ信号と基準信号とを比較する比較部の入力換算オフセットの影響を相殺させているために入力換算オフセットの大きさで制限される変換精度を高めることができる。また、基準電圧源を構成する素子の配列を任意に組み変えられるようにしたために素子間ばらつきの影響を平均化して緩和することができる。さらに信号を差動化しているために雑音の影響を受けにくくしている。従って、低コストに高い変換精度を持つアナログ／デジタル変換装置の実現を可能とするものである。
【図面の簡単な説明】
【図１】本発明に従った一実施形態のフラッシュ型アナログ／デジタル変換装置の基本構成を示す回路図。
【図２】図１のアナログ／デジタル変換装置の減算部のブロック図。
【図３】図１のアナログ／デジタル変換装置の信号切り替え部の回路図。
【図４】図１のアナログ／デジタル変換装置の差動増幅器の回路図。
【図５】図１のアナログ／デジタル変換装置の減算部の回路図。
【図６】第２の実施形態のアナログ／デジタル変換装置の基準電圧源のブロック図。
【図７】図６の基準電圧源の抵抗素子群を示す図。
【図８】図６の基準電圧源のスイッチ素子群を示す図。
【図９】図８のスイッチ素子群の動作を実現する入出力関係の例を示す図。
【図１０】第３の実施形態であり、各々の信号を差動化したフラッシュ型アナログ／デジタル変換装置の基本構成を示すブロック図。
【図１１】第３の実施形態のアナログ／デジタル変換装置に使用できる差動化した基準電圧源の回路図。
【図１２】第３の実施形態のアナログ／デジタル変換装置に使用される差動化した基準電圧源の差動増幅器の回路図。
【図１３】第４の実施形態のアナログ／デジタル変換装置に使用される比較部のブロック図。
【図１４】第５の実施形態のアナログ／デジタル変換装置に設けられる、オフセットキャンセルを複数段重ねた比較部のブロック図。
【図１５】オフセットキャンセルの効果を説明するための図。
【図１６】第６の実施形態のアナログ／デジタル変換装置のブロック図。
【図１７】第７の実施形態のアナログ／デジタル変換装置のブロック図。
【図１８】図１７に示される選択部の概略構成図。
【図１９】図１８の選択部の具体的構成図。
【図２０】第７の実施形態のアナログ／デジタル変換装置の効果を示す図。
【図２１】第８の実施形態のアナログ／デジタル変換装置。
【図２２】第９の実施形態のアナログ／デジタル変換装置に用いられるエンコーダの概略回路図。
【図２３】図２２の加算器の具体的回路図。
【図２４】図２３の加算器に使用される半加算器の回路構成図。
【図２５】図２３の加算器に使用される全加算器の回路構成図。
【図２６】図２５の半加算器の入出力関係を示す図。
【図２７】複数の虫喰い状態が生じた比較器の判定結果を示す図。
【図２８】第９の実施形態により得られた図２７の判定結果と等価の判定結果を示す図。
【符号の説明】
１…アナログ入力端子
２…デジタル出力端子
３…基準信号源
４…比較部
５…エンコーダ
６…号切り替え部
７…差動増幅器
８…減算部
９…比較器
１０…入力挽算オフセット
１１…アナログ量保持部
１２…アナログ量の符号反転複製部
１３…加算部
２１…抵抗素子群
２２…第１のスイッチ素子群
２３…第２のスイッチ素子群
２４…制御部
２５ａ、２５ｂ、２５ｃ…スイッチ
３１，３２…アナログ入力端子
３３…基準信号源
３４…差動増幅器
４１…符号判定のための基準信号入力端子
４２…差動増幅器の入力換算オフセット
４３…比較器のオフセット
４４…比較器の比較部入力換算オフセット
４５…エンコーダ出力
４６…平均化部
４７…制御部
４８，４９…制御信号
５１…選択部
５２、５３…制御部
Claims (5)
- 基準信号を発生する基準信号発生手段と、アナログ入力信号と前記基準信号との大小関係を判定する比較部と、前記比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、前記比較部は前記アナログ入力信号と前記基準信号とを比較する比較器と、前記アナログ入力信号のための入力端子及び前記基準信号のための基準信号出力端子と前記比較器との間に前記比較器の入力信号経路を入れ替える信号切り替え手段と、前記信号切り替え手段に接続される差動増幅器と、前記差動増幅器の出力を保持するアナログ量保持手段と、アナログ量の符号を反転させる符号反転手段と、反転アナログ量と前記差動増幅器の出力とを加算し、加算結果を前記比較器に入力する加算手段とを含むことを特徴とするアナログ／デジタル変換装置。
- 基準信号を発生する基準信号発生手段と、アナログ入力信号と前記基準信号との大小関係を判定する比較部と、前記比較部の比較結果をデジタル信号に変換するエンコーダとで構成され、前記比較部は前記アナログ入力信号と前記基準信号とを比較する比較器と、前記アナログ入力信号のための入力端子及び前記基準信号のための基準信号出力端子と前記比較器との間に前記比較器の入力信号経路を入れ替える信号切り替え手段と、前記信号切り替え手段に接続される差動増幅器と、前記差動増幅器の出力信号を切り替える手段と、前記差動増幅器の出力信号を保持するアナログ量保持手段と、前記アナログ量保持手段のアナログ量と前記差動増幅器の出力信号とを加算し、加算結果を前記比較器に入力する加算手段とを含むアナログ／デジタル変換装置。
- 前記比較部は複数段の比較器を重ねた構成を持つことを特徴とする請求項１または２記載のアナログ／デジタル変挽装置。
- 前記アナログ入力信号と前記基準信号発生手段で発生される基準信号のうちどちらか一方あるいは両方を差動信号として扱う手段を含むことを特徴とする請求項１乃至３のいずれか１記載のアナログ／デジタル変換装置。
- 前記差動増幅器は少なくとも２チャンネルの差動入力端子を持つことを特徴とする請求項１、２または３記載のアナログ／デジタル変換装置。
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