JP2001358590A - Analogue-digital converter - Google Patents

Analogue-digital converter

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JP2001358590A
JP2001358590A JP2000174160A JP2000174160A JP2001358590A JP 2001358590 A JP2001358590 A JP 2001358590A JP 2000174160 A JP2000174160 A JP 2000174160A JP 2000174160 A JP2000174160 A JP 2000174160A JP 2001358590 A JP2001358590 A JP 2001358590A
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voltage
means
comparison
outputting
reference voltage
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JP2000174160A
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Kiwamu Yoda
究 依田
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Oki Electric Ind Co Ltd
Oki Micro Design Co Ltd
株式会社 沖マイクロデザイン
沖電気工業株式会社
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    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • HELECTRICITY
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    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/12Analogue/digital converters
    • H03M1/50Analogue/digital converters with intermediate conversion to time interval
    • H03M1/52Input signal integrated with linear return to datum

Abstract

PROBLEM TO BE SOLVED: To provide a double-integrated analogue-digital converter which is less affected by external noise. SOLUTION: An integral voltage V14 provided by continuously integrating an input voltage Vi and a reference voltage VRn is compared with a standard voltage GND by a voltage comparator 17, and a time required for inversion of its comparison result is counted by a counter 23 with the counting result outputted as a digital signal OUT. At the same time, the integral signal V14 is compared with a high voltage and a low voltage which are higher or lower by a specified voltage than the standard voltage GND using voltage comparators 17p and 17n. A difference in time required for inversion of comparison results from the voltage comparators 17 and 17p is measured with a subtracter 24p, a difference in time required for inversion of comparison results from voltage comparators 17 and 17n is measured with a subtracter 24n. If a difference between measurement results of the subtracters 24p and 24n is within a tolerable value, the change rate of the integral voltage 14 is assumed as constant for no effect of noise.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、アナログ電圧をディジタル信号に変換するアナログ・ディジタル変換器(以下、「ADC」という)、特に二重積分型ADCの外部雑音による誤り防止技術に関するものである。 TECHNICAL FIELD The present invention relates to an analog-digital converter for converting an analog voltage into a digital signal (hereinafter, referred to as "ADC"), it relates to error protection technique, in particular by double integrating ADC external noise .

【0002】 [0002]

【従来の技術】図2は、従来の二重積分型ADCの構成図である。 BACKGROUND OF THE INVENTION FIG 2 is a block diagram of a conventional dual-slope type ADC. この二重積分型ADCは、変換対象の入力電圧Viと参照電圧−Vrとを切り替えて入力するためのアナログスイッチ1を有している。 This double integrating ADC has an analog switch 1 for inputting by switching the input voltage Vi to be converted and the reference voltage -Vr. アナログスイッチ1 Analog switch 1
の出力側には、ボルテージフォロワを構成する演算増幅器2が接続され、この演算増幅器2の出力側が抵抗3を介して、演算増幅器4の反転入力端子に接続されている。 Of the output side, it is connected an operational amplifier 2 which forms a voltage follower, the output side of the operational amplifier 2 via the resistor 3 is connected to the inverting input terminal of the operational amplifier 4. 演算増幅器4の反転入力端子と出力端子の間には、 Between the inverting input terminal and the output terminal of the operational amplifier 4,
キャパシタ5及びアナログスイッチ6が並列に接続されている。 Capacitor 5 and the analog switch 6 are connected in parallel. 演算増幅器4の非反転入力端子は基準電圧GN The non-inverting input terminal of the operational amplifier 4 is a reference voltage GN
Dに接続され、この演算増幅器4の出力側が電圧比較器7の第1入力端子に接続されている。 Is connected to the D, the output side of the operational amplifier 4 is connected to a first input terminal of the voltage comparator 7. 電圧比較器7の第2入力端子は基準電圧GNDに接続され、出力側が制御回路8に接続されている。 Second input terminal of the voltage comparator 7 is connected to the reference voltage GND, the output side is connected to the control circuit 8. 制御回路8は、アナログスイッチ1,6に対する制御信号C1,C6を出力すると共に、電圧比較器7の出力信号S7に基づいてカウンタ9 The control circuit 8 outputs the control signal C1, C6 for the analog switches 1,6, based on the output signal S7 of the voltage comparator 7 counter 9
に対する制御信号C9を出力するものである。 And it outputs a control signal C9 respect. カウンタ9は、制御信号C9に基づいて図示しないクロック信号をカウントするものであり、このカウンタ9のカウント値が入力電圧Viに対応したディジタル信号OUTとして出力されるようになっている。 Counter 9, which counts a clock signal (not shown) on the basis of a control signal C9, so that the count value of the counter 9 is outputted as a digital signal OUT corresponding to the input voltage Vi.

【0003】図3は、図2の動作を示す信号波形図である。 [0003] Figure 3 is a signal waveform diagram showing the operation of FIG. この図3では、入力電圧Viが大きい場合の演算増幅器4の出力側の積分電圧V4を実線で、この入力電圧Viが小さい場合の積分電圧V4を破線で示している。 In FIG. 3, the integration voltage V4 of the output of the operational amplifier 4 when the input voltage Vi is larger by a solid line shows the integrated voltage V4 when the input voltage Vi is smaller by a broken line.
まず、時刻0から時刻T0までのリセット期間中、制御回路8から出力される制御信号C6によって、アナログスイッチ6が短絡されてキャパシタ5が放電される。 First, during the reset period from time 0 to time T0, the control signal C6 is output from the control circuit 8, the capacitor 5 is discharged analog switch 6 is short-circuited. 演算増幅器4の非反転入力端子は基準電圧GNDに接続されているので、反転入力端子の電位も基準電圧GNDとなり、積分電圧V4は基準電圧GND(即ち、0V)となる。 Since the non-inverting input terminal of the operational amplifier 4 is connected to the reference voltage GND, the potential of the inverting input terminal also the reference voltage GND, and the integration voltage V4 is the reference voltage GND (i.e., 0V). 次に、時刻T0において、制御信号C6によってアナログスイッチ6が開放されると共に、制御信号C1 Then, at time T0, with the analog switch 6 is opened by the control signal C6, the control signal C1
によってアナログスイッチ1の入力電圧Vi側が選択される。 Input voltage Vi side of the analog switch 1 is selected by. これにより、演算増幅器2の出力側から抵抗3に流れる電流は、Vi/R(但し、Rは抵抗3の抵抗値) Thus, current flowing from the output side of the operational amplifier 2 to the resistor 3, Vi / R (where the resistance value of R is the resistance 3)
となる。 To become. 理想的な演算増幅器4では、反転入力端子の電位は基準電圧GNDで、入力インピーダンスは無限大であるから、抵抗3に流れる電流はすべてキャパシタ5に充電される。 An ideal operational amplifier 4, in the inversion potential of the input terminal a reference voltage GND, the input impedance since it is infinite, the current flowing through the resistor 3 are all charged in the capacitor 5. 従って第1積分期間の一定時間t1後の積分電圧V4は、−(1/CR)Vi・t1(但し、Cはキャパシタ5の容量)となる。 Therefore integration voltage V4 after a predetermined time t1 of the first integration period, - (1 / CR) Vi · t1 (where, C is capacitance of the capacitor 5) becomes.

【0004】時刻T0から時間t1が経過した時刻T1 [0004] The time from the time T0 time t1 has elapsed T1
において、第2積分期間が開始される。 In the second integration period is started. 制御回路8からカウンタ9に対して、カウント動作を開始させるための制御信号C9が出力されると共に、制御信号C1によってアナログスイッチ1が参照電圧−Vr側に切り替えられる。 Against the control circuit 8 counter 9, the control signal C9 for starting the counting operation is outputted, the analog switch 1 is switched to the reference voltage -Vr side by a control signal C1. これにより、演算増幅器2の出力側から抵抗3 Thus, the resistance from the output of the operational amplifier 2 3
に、−Vr/Rの電流が流れる。 , The current flows in -Vr / R. 時刻T1から時間t2 From the time T1 time t2
の経過後の積分電圧V4は、(1)式のように表される。 Integration voltage V4 after the lapse is expressed by equation (1). V4=−(1/CR)Vi・t1+(1/CR)Vr・t2 ・・(1) 積分電圧V4が基準電圧GNDに等しくなると、電圧比較器7から制御回路8に対して信号S7が出力され、この制御回路8は制御信号C9を停止して、カウンタ9の動作を停止させる。 V4 = - (1 / CR) when Vi · t1 + (1 / CR) Vr · t2 ·· (1) integrated voltage V4 is equal to the reference voltage GND, the signal S7 is output to the control circuit 8 from the voltage comparator 7 It is, the control circuit 8 stops the control signal C9, stops the operation of the counter 9. (1)式から、時間t2は(2)式のようになる。 (1) from the equation, the time t2 is as equation (2). t2=(Vi/Vr)t1 ・・(2) ここで、Vr及びt1は予め定められた一定値であるので、時間t2は入力電圧Viに比例し、カウンタ9から出力されるディジタル信号OUTは、入力電圧Viに比例した値となる。 t2 = (Vi / Vr) t1 ·· (2) where, since Vr and t1 is a constant value set in advance, the time t2 is proportional to the input voltage Vi, the digital signal OUT outputted from the counter 9 , a value proportional to the input voltage Vi.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、従来の二重積分型ADCでは、次のような課題があった。 [SUMMARY OF THE INVENTION However, in the conventional dual-slope type ADC, has the following problems. 変換動作中に外部から雑音が入力されると、キャパシタ5に充電される電圧が影響を受ける。 When the noise from the outside is input during conversion operation, the voltage charged in the capacitor 5 is affected. 第1積分期間は、予め一定の時間に定められているので、想定される電源雑音等の周期の整数倍となるような期間を設定すれば、雑音の正の成分と負の成分を相殺することが可能である。 The first integration period, since it is specified in advance fixed time, by setting the period that is an integral multiple of the period, such as power supply noise is assumed to offset the positive component and a negative component of the noise It is possible. しかし、第2積分期間は、入力電圧Viに比例して変化するので、外部雑音を相殺することはできない。 However, the second integration period, because changes in proportion to the input voltage Vi, it is not possible to cancel the external noise. このため、外部雑音によって変換誤りが発生するという課題があった。 Therefore, there is a problem that conversion error by the external noise is generated. 本発明は、前記従来技術が持っていた課題を解決し、外部雑音の影響を受けることが少ない二重積分型のADCを提供するものである。 The present invention, the prior art to solve the problems that had, there is provided a double integral type ADC that is less affected by external noise.

【0006】 [0006]

【課題を解決するための手段】前記課題を解決するために、本発明の内の第1の発明は、ACDにおいて、変換対象のアナログ電圧及び該アナログ電圧とは極性の異なる参照電圧を切り替えて順次出力する切替手段と、前記切替手段から出力される前記アナログ電圧及び前記参照電圧を連続して積分して積分電圧を生成する積分手段と、前記積分電圧を基準電圧と比較して第1の比較結果を出力する第1の比較手段と、前記積分電圧を前記基準電圧よりも一定電圧だけ高い電圧と比較して第2の比較結果を出力する第2の比較手段と、前記積分電圧を前記基準電圧よりも一定電圧だけ低い電圧と比較して第3の比較結果を出力する第3の比較手段と、前記積分手段における前記参照電圧の積分開始から前記第1の比較結果が反転するまでの時 Means for Solving the Problems] To solve the above problems, a first invention of the present invention, in the ACD, to switch different reference voltages polarity to the analog voltage and the analog voltage to be converted and switching means for sequentially outputting an integrating means for generating said analog voltage and integrated to integrated voltage continuously the reference voltage output from the switching means, the first and the integrated voltage is compared with a reference voltage comparison a first comparison means for outputting a second comparing means for outputting a second comparison result the integrated voltage as compared with a voltage higher fixed voltage than the reference voltage, the integrated voltage the third comparing means for outputting a third comparison result compared to the low voltage by a predetermined voltage than the reference voltage, from integration start of the reference voltage at the integrating means to said first comparison result is inverted Time を計数して計数結果を前記アナログ電圧に対応するディジタル信号として出力する計数手段と、前記第1及び第2の比較結果が反転する時間の差を測定する第1の測定手段と、前記第1及び第3の比較結果が反転する時間の差を測定する第2の測定手段と、 Counting means for outputting a count result counted as a digital signal corresponding to the analog voltage, a first measuring means for the first and second comparison results measuring the difference in time to reverse, the first and a second measuring means for the third comparison result is to measure the difference in time to reverse,
前記第1及び第2の測定手段の測定結果を比較してその差が許容値であるか否かを判定する比較手段とを備えている。 The difference by comparing the measurement result of the first and second measuring means and a determining comparing means whether the allowable value.

【0007】第1の発明によれば、以上のようにADC According to the first invention, as described above ADC
を構成したので、次のような作用が行われる。 Since it is configured to, the following operation is performed. まず切替手段から変換対象のアナログ電圧が出力され、積分手段によって積分される。 First analog voltage to be converted from the switching means is output is integrated by the integrating means. 続いて切替手段から参照電圧が出力され、積分手段によって連続して積分される。 Then the reference voltage from the switching means is output, are integrated sequentially by an integrator means. 積分手段で生成された積分電圧は、第1の比較手段で基準電圧と比較されて第1の比較結果が出力される。 Integrated voltage generated by the integrator means, the first comparison result is compared with the reference voltage at the first comparison means is output. 積分手段による参照電圧の積分開始から第1の比較結果が反転するまでの時間が、計数手段によって計数されてその計数結果がディジタル信号として出力される。 Time from the integration start reference voltage by the integrating means to the first comparison result is inverted, the count result counted by the counting means is output as a digital signal. 一方、積分電圧は、第2の比較手段で基準電圧よりも一定電圧だけ高い電圧と比較されて第2の比較結果が出力され、第3の比較手段でこの基準電圧よりも一定電圧だけ低い電圧と比較されて第3の比較結果が出力される。 On the other hand, the integration voltage than the reference voltage at the second comparison means outputs a second comparison result is compared with a voltage higher by a predetermined voltage, a third constant voltage than the reference voltage at the comparing means only low voltage third comparison result is outputted and compared with. 第1の測定手段によって第1及び第2の比較結果が反転する時間の差が測定され、また、第2の測定手段によって第1及び第3 The difference of time the first and second comparison result is inverted by the first measuring means is measured and also, the first and third by a second measuring means
の比較結果が反転する時間の差が測定される。 Difference in time comparison result is inverted are measured. 第1及び第2の測定手段の測定結果は、比較手段によって比較され、その差が許容値であるか否かが判定される。 Measurement results of the first and second measuring means is compared by the comparison means, whether the difference is allowable value is determined. 第2の発明のADCは、第1の発明と同様の切替手段と、積分手段と、第1、第2及び第3の比較手段と、計数手段と、前記第2または第3の比較結果が反転してから前記第1の比較結果が反転するまでの間、雑音発生源となる外部回路に対する動作停止用の制御信号を出力する外部制御手段とを備えている。 ADC of the second invention, the same switching means as the first aspect of the invention, the integrating means, first, second and third comparison means, counting means, the second or third comparison result between inverted from to inverted said first comparison result, and an external control means for outputting a control signal for an operation stop to an external circuit as a noise source.

【0008】第2の発明によれば、次のような作用が行われる。 [0008] According to the second invention, the following operation is performed. まず切替手段から変換対象のアナログ電圧が出力され、積分手段によって積分される。 First analog voltage to be converted from the switching means is output is integrated by the integrating means. 続いて切替手段から参照電圧が出力され、積分手段によって連続して積分される。 Then the reference voltage from the switching means is output, are integrated sequentially by an integrator means. 積分手段で生成された積分電圧は、第1の比較手段で基準電圧と比較されて第1の比較結果が出力される。 Integrated voltage generated by the integrator means, the first comparison result is compared with the reference voltage at the first comparison means is output. 積分手段による参照電圧の積分開始から第1の比較結果が反転するまでの時間が、計数手段によって計数されてその計数結果がディジタル信号として出力される。 Time from the integration start reference voltage by the integrating means to the first comparison result is inverted, the count result counted by the counting means is output as a digital signal. 一方、積分電圧は、第2の比較手段で基準電圧よりも一定電圧だけ高い電圧と比較されて第2の比較結果が出力され、第3の比較手段でこの基準電圧よりも一定電圧だけ低い電圧と比較されて第3の比較結果が出力される。 On the other hand, the integration voltage than the reference voltage at the second comparison means outputs a second comparison result is compared with a voltage higher by a predetermined voltage, a third constant voltage than the reference voltage at the comparing means only low voltage third comparison result is outputted and compared with. 第2及び第3の比較結果は外部制御手段に与えられ、この第2または第3の比較結果が反転してから第1 Second and third comparison results are given to the external control means, the after inversion the second or third comparison result 1
の比較結果が反転するまでの間、雑音発生源となる外部回路を停止させるための制御信号が出力される。 Until the result of comparison is reversed, the control signal for stopping the external circuit as a noise source is output.

【0009】 [0009]

【発明の実施の形態】図1は、本発明の実施形態を示す二重積分型ADCの構成図である。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION is a block diagram of a dual-slope type ADC illustrating an embodiment of the present invention. この二重積分型AD This double integral type AD
Cは、変換対象となるアナログの入力電圧Viと正の参照電圧VRp(例えば、+10V)または負の参照電圧VRn(例えば、−10V)とを切り替えて入力するための切替手段(例えば、アナログスイッチ)11を有している。 C is the analog input voltage Vi and the positive reference voltage VRp to be converted (e.g., + 10V) or negative reference voltage VRn (e.g., -10 V) and switching means for inputting switches (e.g., analog switches ) has a 11. アナログスイッチ11の出力側には、ボルテージフォロワを構成する演算増幅器12が接続され、この演算増幅器12の出力側が積分手段(例えば、抵抗1 The output side of the analog switch 11, the operational amplifier 12 is connected to constitute a voltage follower, the output side of the integrating means of the operational amplifier 12 (e.g., resistance 1
3、演算増幅器14、及びキャパシタ15)の抵抗13 3, the operational amplifier 14, and the resistance of the capacitor 15) 13
を介して、演算増幅器14の反転入力端子に接続されている。 Through, and is connected to the inverting input terminal of the operational amplifier 14. 演算増幅器14の反転入力端子と出力端子の間には、キャパシタ15及びアナログスイッチ16が並列に接続されている。 Between the inverting input terminal and the output terminal of the operational amplifier 14, capacitor 15 and the analog switch 16 are connected in parallel. 演算増幅器14の非反転入力端子は基準電圧GND(例えば、0V)に接続され、この演算増幅器14の出力側が、比較手段(例えば、電圧比較器) The non-inverting input terminal of the operational amplifier 14 is the reference voltage GND (e.g., 0V) is connected to the output side of the operational amplifier 14, comparator means (e.g., a voltage comparator)
17,17p,17nの第1入力端子に共通に接続されている。 17,17P, are commonly connected to the first input terminal of 17n.

【0010】電圧比較器17の第2入力端子は、基準電圧GNDに接続されている。 A second input terminal of the voltage comparator 17 is connected to the reference voltage GND. 電圧比較器17pの第2入力端子には、参照電圧VRpを抵抗18a,18bで分圧して生成された基準電圧VRpp(例えば、+1V) The second input terminal of the voltage comparator 17p, a reference voltage VRp resistors 18a, 18b obtained by dividing the reference voltage generated by VRpp (e.g., + 1V)
が与えられ、電圧比較器17nの第2入力端子には、参照電圧VRnを抵抗19a,19bで分圧して生成された基準電圧VRnn(例えば、−1V)が与えられている。 Is given, the second input terminal of the voltage comparator 17n, a reference voltage VRn resistors 19a, 19b obtained by dividing the reference voltage generated by VRnn (e.g., -1 V) is applied. これらの基準電圧VRpp,VRnnは、基準電圧GNDに対して極性が反対で絶対値が等しい電圧に設定されている。 These reference voltages VRpp, VRnn the polarity is set to the absolute values ​​are equal the voltage at the opposite with respect to the reference voltage GND. 電圧比較器17,17p,17nの出力側には、制御処理回路20及び外部制御手段(例えば、外部制御回路)30が接続されている。 Voltage comparator 17,17P, to the output side of the 17n, the control processor 20 and an external control unit (e.g., an external control circuit) 30 is connected. 制御処理回路20 Control processing circuit 20
は、排他的論理和ゲート(以下、「EOR」という)2 Is, exclusive-OR gate (hereinafter referred to as "EOR") 2
1,21p,21nを有しており、これらの第1入力端子に電圧比較器17,17p,17nの出力側がそれぞれ接続されている。 1,21P, has 21n, these first input terminal to the voltage comparator 17,17P, the output side of the 17n are connected. EOR21,21p,21nの第2 EOR21,21p, the second of 21n
入力端子には、後述する選択信号SL2が共通に与えられるようになっており、これらのEOR21,21p, The input terminal being adapted selection signal SL2 to be described later is supplied with a common, these EOR21,21p,
21nの出力側が、それぞれ2入力の論理積ゲート(以下、「AND」という)22,22p,22nの第1入力端子に接続されている。 The output side of the 21n are logical AND gates of two inputs (hereinafter, "AND" hereinafter) 22,22P, is connected to a first input terminal of 22n. AND22,22p,22n AND22,22p, 22n
の第2入力端子には、イネーブル信号ENが与えられている。 Of the second input terminal, enable signal EN is applied.

【0011】AND22,22p,22nの出力側は、 [0011] AND22,22p, the output side of the 22n is,
計数手段(例えば、カウンタ)23,23p,23nのイネーブル端子Eにそれぞれ接続されている。 Counting means (e.g., counter) 23,23P, it is connected to the enable terminal E of 23n. カウンタ23,23p,23nのリセット端子Rには、これらのカウント値を0にリセットするためのリセット信号RS Counter 23,23P, to the reset terminal R of 23n, a reset signal RS to reset these count value to 0
Tが共通に与えられるようになっている。 T is adapted to be given common. カウンタ2 Counter 2
3,23p,23nは、それぞれAND22,22p, 3,23p, 23n, respectively AND22,22p,
22nからイネーブル端子Eに与えられる信号S22, Signal S22 from 22n is supplied to the enable terminal E,
S22p,S22nに従い、図示しない共通のクロック信号をカウントし、そのカウント値を出力端子Qから出力するものである。 S22P, according S22n, counts the common clock signal (not shown), and outputs the count value from the output terminal Q. カウンタ23,23pの出力側は、 The output side of the counter 23,23p is,
第1の測定手段(例えば、減算器)24pの入力側に接続されている。 First measuring means (e.g., a subtractor) is connected to the input side of 24p. また、カウンタ23,23nの出力側は、第2の測定手段(例えば、減算器)24n入力側に接続されている。 Further, the output side of the counter 23,23n is second measuring means (e.g., a subtractor) is connected to 24n input side. 減算器24p,24nは、それぞれ入力側に与えられた2つの値の差を算出するものであり、 Subtractor 24p, 24n are provided for calculating the difference between the two values ​​given to the respective input side,
これらの減算器24p,24nの出力側が、比較手段(例えば、比較器)25の入力側に接続されている。 These subtractors 24p, the output side of the 24n, comparison means (e.g., a comparator) is connected to the input side of 25. 比較器25は、入力側に与えられた2つの値の差が、許容値か否かを比較判定するものである。 Comparator 25, the difference between the two values ​​supplied to the input side, is to determine comparing whether tolerance. 比較器25の比較判定結果とカウンタ23のカウント値は、データラッチ26に与えられるようになっている。 The count value of the comparison determination result and counter 23 of the comparator 25 is adapted to be supplied to the data latch 26. データラッチ26 Data latch 26
は、ラッチ信号LATに基づいて、与えられたデータを保持して出力するものである。 Based on the latch signal LAT, and outputs holding the given data.

【0012】制御処理回路20は、共通のクロック信号に基づいて処理のタイミングを制御する制御部27を有している。 [0012] Control processor 20 includes a control unit 27 for controlling the timing of the processing based on a common clock signal. 制御部27は、変換処理に先立ってアナログスイッチ16を閉じてキャパシタ15を放電すると共に、カウンタ23,23p,23nのカウント値を初期値(即ち、0)にリセットするためのリセット信号RS Controller 27 discharges the capacitor 15 by closing the analog switch 16 prior to the conversion process, the counter 23,23P, an initial value a count value of 23n (i.e., 0) reset signal for resetting the RS
Tを出力するものである。 And outputs the T. また、制御部27は、選択信号SL1によってアナログスイッチ11を入力信号Vi The control unit 27, the input signal Vi the analog switch 11 by the selection signal SL1
側に切り替えて第1積分期間を開始させるものである。 Is intended to start the first integration period is switched to the side.
制御部27は、第1積分期間にキャパシタ15に充電された電圧の極性に基づいて、第2積分期間に使用する参照電圧を選択すると共に、比較器17,17p,17n Control unit 27, the first integration period based on the polarity of the voltage charged in the capacitor 15, as well as select the reference voltage used in the second integration period, comparator 17,17P, 17n
の出力信号の反転制御を行うための選択信号SL2を出力する機能を有している。 And to output a selection signal SL2 for performing inversion control of the output signal. 更に、制御部27は、カウンタ23,23p,23nを動作させるためのイネーブル信号EN、及び変換結果のデータを保持してディジタル信号OUTとして出力するためのラッチ信号LATを出力する機能を有している。 Furthermore, the control unit 27, the counter 23,23P, has the enable signal EN for activating the 23n, and holds the data of the conversion result function of outputting a latch signal LAT for output as a digital signal OUT there. 外部制御回路30は、外部雑音によるカウント時の誤動作を回避するために、カウント動作が影響を受け易い状態にある最小限の時間帯のみ、外部の回路の動作を停止させるための停止信号ST External control circuit 30, in order to avoid a malfunction during counting by external noise, the minimum time period in a state easy counting operation only affected, stop signal ST for stopping the operation of the external circuit
Pを出力するものである。 And outputs the P. 外部制御回路30は、EOR External control circuit 30, EOR
31と2入力のAND32で構成されている。 31 and is composed of AND32 two inputs. EOR3 EOR3
1の入力側は、比較器17p,17nの出力側に接続されている。 1 on the input side, a comparator 17p, is connected to the output side of 17n. EOR31とAND22の出力側がAND3 The output side of the EOR31 and AND22 is AND3
2の入力側に接続され、このAND32の出力側から停止信号STPが出力されて外部回路40に与えられるようになっている。 Is connected to the second input side is adapted to be supplied to an external circuit 40 from the output side of the AND32 is output stop signal STP.

【0013】図4は、図1の各部の動作を示す信号波形図である。 [0013] Figure 4 is a signal waveform diagram representing an operation of each part of FIG. 以下、この図4を参照しつつ、図1の動作を、(I)制御処理回路20の動作と、(II)外部制御回路30の動作とに分けて説明する。 Hereinafter, with reference to FIG. 4, the operation of FIG. 1, (I) the operation of the control processor 20, will be described separately and the operation of (II) the external control circuit 30. なお、入力電圧V It should be noted that the input voltage V
iは正の電圧であるとして説明する。 i will be described as a positive voltage. (I) 制御処理回路20の動作 時刻0から時刻T0までのリセット期間中、制御部27 (I) during the reset period from the operation time 0 of the control processing circuit 20 to the time T0, the control unit 27
からリセット信号RSTが出力され、カウンタ23,2 The reset signal RST is outputted from the counter 23,2
3p,23nがリセットされると共に、アナログスイッチ16が短絡されてキャパシタ15が放電される。 3p, with 23n is reset, the capacitor 15 analog switch 16 is short-circuited is discharged. 演算増幅器14の非反転入力端子は基準電圧GNDに接続されているので、反転入力端子の電位も基準電圧GNDとなり、この演算増幅器14の出力側の積分電圧V14は基準電圧GND(即ち、0V)となる。 Since the non-inverting input terminal of the operational amplifier 14 is connected to the reference voltage GND, inversion potential of the input terminal also the reference voltage GND, and the integration voltage V14 of the output side of the operational amplifier 14 is the reference voltage GND (i.e., 0V) to become. 時刻T0において、リセット信号RSTが解除されてアナログスイッチ16が開放されると共に、選択信号SL1によってアナログスイッチ11の入力電圧Vi側が選択される。 At time T0, exits the reset signal RST with the analog switch 16 is opened, the input voltage Vi side of the analog switch 11 is selected by the selection signal SL1. これにより、演算増幅器12の出力側から抵抗13に電流が流れる。 Thus, current flows from the output side of the operational amplifier 12 to the resistor 13. 演算増幅器14を理想的なものと仮定すれば、 Given the operational amplifier 14 ideal and,
反転入力端子の電位は基準電圧GNDであり、入力インピーダンスは無限大であるから、抵抗13の抵抗値をR The potential of the inverting input terminal is the reference voltage GND, since the input impedance is infinite, the resistance value of the resistor 13 R
とすれば、この抵抗13に流れる電流はVi/Rの一定値となる。 If the current flowing through the resistor 13 becomes a constant value of Vi / R. 抵抗13に流れる電流はキャパシタ15に充電される。 Current flowing through the resistor 13 is charged in the capacitor 15. キャパシタ15の容量をCとすれば、第1積分期間における一定時間t1後の積分電圧V14は、− If the capacitance of the capacitor 15 is C, the integration voltage V14 after a predetermined time t1 in the first integration period, -
Vi・t1/CRとなる。 The Vi · t1 / CR.

【0014】時刻T0から時間t1が経過した時刻T1 [0014] The time from the time T0 time t1 has elapsed T1
において、積分電圧V14は負の値であるので、電圧比較器17,17p,17nの出力信号は、レベル“L” In Since the integration voltage V14 is a negative value, the voltage comparator 17,17P, the output signal of the 17n, the level "L"
となる。 To become. 電圧比較器17の出力信号は制御部27へ与えられ、この制御部27において入力電圧Viが正であると判定される。 The output signal of the voltage comparator 17 is supplied to the control unit 27, the input voltage Vi in the control unit 27 is determined to be positive. これにより、アナログスイッチ11を負の基準電圧VRnに切り替えるための選択信号SL1 Accordingly, selection signal for switching the analog switch 11 to the negative reference voltage VRn SL1
と、電圧比較器17,17p,17nの出力信号を反転するための“L”の選択信号SL2とが、制御部27から出力される。 When the voltage comparator 17,17P, and the selection signal SL2 of "L" for inverting the output signal of the 17n, output from the control unit 27. これと同時に、制御部27から各カウンタ23,23p,23nのカウント動作を開始させるためのイネーブル信号ENが出力される。 At the same time, each counter 23,23p from the control unit 27, the enable signal EN for starting the counting operation of 23n is output. 各AND22, Each AND22,
22p,22nから出力される信号S22,S22p, 22p, the signal S22, S22P output from 22n,
S22nはレベル“H”になり、各カウンタ23,23 S22n becomes the level "H", each of the counters 23, 23
p,23nは共通のクロック信号のカウントを開始する。 p, 23n starts the count of the common clock signal.

【0015】このようにして第2積分期間が開始されると、演算増幅器12の出力電圧は負の参照電圧VRnとなり、抵抗13にVRn/Rの電流が流れる。 [0015] In this way, the second integration period is started, the output voltage of the operational amplifier 12 is negative reference voltage VRn, and the current of VRn / R flows through the resistor 13. 従って、 Therefore,
時刻T1から時間tが経過した後の積分電圧V14は、 The integration voltage V14 after t has elapsed from the time T1 is,
次の(3)式のように表される。 Is expressed by the following equation (3). V14=−(1/CR)Vi・t1+(1/CR)VRn・t ・・(3) (3)式に示すように、積分電圧V14は一定の上昇率で上昇を続ける。 V14 = - (1 / CR) Vi · t1 + (1 / CR) VRn · t ·· (3) (3) As shown in equation, the integration voltage V14 continues to rise at a constant increase rate. 時刻T2で積分電圧V14が基準電圧VRnnに達すると、電圧比較器17nの出力信号が反転し、AND22nの出力信号S22nは“L”となってカウンタ23nの動作は停止する。 When the integration voltage V14 reaches the reference voltage VRnn at time T2, inverts the output signal of the voltage comparator 17n, the output signal S22n of AND22n operation of "L" and becomes the counter 23n is stopped. 時刻T3で積分電圧V14が基準電圧GNDになると、電圧比較器17の出力信号が反転し、AND22の出力信号S22は“L”となってカウンタ23の動作は停止する。 When the integration voltage V14 becomes the reference voltage GND at time T3, inverts the output signal of the voltage comparator 17, the output signal S22 of the AND22 is the operation of the counter 23 becomes "L" is stopped. 時刻T Time T
1から時刻T3までの経過時間をt2とすると、時間t When the elapsed time from 1 to time T3 and t2, time t
2は、(3)式から次のように求められる。 2 is obtained as follows from equation (3). t2=(Vi/VRn)t1 ここで、VRn及びt1は予め定められた一定値であるので、時間t2は入力電圧Viに比例し、カウンタ23 t2 = (Vi / VRn) t1 Here, since VRn and t1 is a constant value determined in advance, the time t2 is proportional to the input voltage Vi, the counter 23
のカウント値は、入力電圧Viに対応した値となる。 Count value is a value corresponding to the input voltage Vi.

【0016】時刻T4で積分電圧V14が基準電圧VR [0016] The integration voltage V14 at the time T4 the reference voltage VR
ppに達すると、電圧比較器17pの出力信号が反転し、AND22pの出力信号S22pは“L”となってカウンタ23pの動作は停止する。 Upon reaching pp, inverts the output signal of the voltage comparator 17p, the output signal S22p of AND22p operation of "L" and becomes the counter 23p is stopped. カウンタ23n,2 Counter 23n, 2
3のカウント値は減算器24nに与えられ,その差、即ち時刻T2から時刻T3までの時間t21に対応した値が算出される。 The count value of 3 is given to the subtracter 24n, the difference, i.e., a value corresponding to a time t21 from the time T2 to the time T3 is calculated. また、カウンタ23,23pのカウント値は減算器24pに与えられ,その差、即ち時刻T3から時刻T4までの時間t22に対応した値が算出される。 The count value of the counter 23,23p is given to the subtracter 24p, the difference, i.e., a value corresponding to a time t22 from the time T3 to T4 is calculated. 更に、減算器24n,24pで算出された値は、比較器25に与えられて許容値か否かが比較判定され、その比較判定結果がデータラッチ26に与えられる。 Furthermore, the subtracter 24n, a value calculated in 24p determines whether tolerance given to the comparator 25 is determined compared, the comparison determination result is supplied to the data latch 26. 時刻T5において、制御部27からラッチ信号LATが出力されると、データラッチ26によって比較器25の比較判定結果と、カウンタ23のカウント値とが保持され、 In time T5, the latch signal LAT is outputted from the control unit 27, the comparison determination result of the comparator 25 by the data latch 26, the count value of the counter 23 and is held,
ディジタル信号OUTとして出力される。 It is output as a digital signal OUT.

【0017】ここで、外部雑音の影響がなければ、第2 [0017] In this case, if there is no influence of external noise, the second
積分期間中における積分電圧V14の上昇率は一定である。 Rate of rise of the integration voltage V14 during the integration period is constant. また、時刻T2から時刻T3までの積分電圧V14 In addition, the integrated voltage from the time T2 to the time T3 V14
の上昇分(即ち、基準電圧VRnn)と、時刻T3から時刻T4までの積分電圧V14の上昇分(即ち、基準電圧VRpp)は、等しく設定してある。 The rise (i.e., the reference voltage VRnn) and, increase in the integration voltage V14 from the time T3 to the time T4 (i.e., the reference voltage VRpp) is is set equal. 従って、比較器25の比較判定結果によって、時間t21と時間t22 Therefore, the comparison determination result of the comparator 25, the time t21 to the time t22
が異なっていると判定されていれば、この期間に外部雑音の影響が発生し、カウンタ23のカウント値は外部雑音の影響を受けていると考えることができる。 If it is determined that are different, the influence of the external noise is generated in this period, the count value of the counter 23 can be considered to be influenced by external noise. 一方、時間t21と時間t22の差が許容値であると判定されていれば、カウンタ23のカウント値は、外部雑音の影響を受けていないと見なすことができる。 On the other hand, if it is determined that the time difference t21 between time t22 is allowable value, the count value of the counter 23 may be considered as not affected by external noise. なお、図4中の破線で示した積分電圧V14のように、入力電圧Viの絶対値が小さくて、時刻T1における電圧が基準電圧V As in the integration voltage V14 indicated by a broken line in FIG. 4, a small absolute value of the input voltage Vi, the reference voltage at time T1 the voltage V
Rnnよりも高ければ、有効な時間t21をカウントすることができず、比較器25において許容値を外れていると判定される。 Is higher than rnn, can not count the valid time t21, it is determined to be out of tolerance in the comparator 25. この場合、カウンタ23のカウント値は、入力電圧Viに対応して小さな値となっているので、比較器25の比較判定結果を参照せずに、そのまま変換結果と見なすようにすれば良い。 In this case, the count value of the counter 23, since a small value in response to the input voltage Vi, without referring to the comparison determination result of the comparator 25 may be so regarded as intact conversion result.

【0018】(II) 外部制御回路30の動作 図4の時刻T2において、積分電圧V14が基準電圧V [0018] (II) at the time T2 of Operation Figure 4 of the external control circuit 30, the integration voltage V14 is a reference voltage V
Rnnに達すると、電圧比較器17nの出力信号が反転し、外部制御回路30内のEOR31の出力信号が“H”となる。 Upon reaching rnn, inverts the output signal of the voltage comparator 17n, the output signal of EOR31 in the external control circuit 30 becomes "H". この時、AND22の出力信号S22は“H”となっているので、AND32の出力信号は“H”となり、これが停止信号STPとして外部回路4 At this time, the output signal S22 of the AND22 has become "H", the output signal of the AND32 becomes "H", the external circuit 4 which as a stop signal STP
0に与えられる。 It is given to 0. これにより、外部回路40の動作が一時停止され、外部雑音の影響は完全になくなる。 Thus, the operation of the external circuit 40 is suspended, the influence of the external noise is completely eliminated. 時刻T Time T
3において、第2積分期間が終了してAND22の出力信号S22が“L”になると、AND32の出力信号は“L”となり、停止信号STPは解除される。 In 3, the second integration period output signal S22 of the AND22 ends becomes "L", the output signal of the AND32 becomes "L", the stop signal STP is released. これにより、外部回路40の動作は再開される。 Thus, the operation of the external circuit 40 is resumed. 以上の動作説明では、入力電圧Viを正の電圧として説明したが、負の電圧でもほぼ同様の動作が行われる。 In the above description, it is described an input voltage Vi as a positive voltage, substantially similar operation is performed with a negative voltage. 但し、第1積分期間において、積分電圧V14は正の電圧に充電される。 However, in the first integration period, the integration voltage V14 is charged to a positive voltage.
これにより、第2積分期間では、選択信号SL1によって正の参照電圧VRpが選択されると共に、選択信号S Thus, in the second integration period, the positive reference voltage VRp is selected by the selection signal SL1, the selection signal S
L2が“H”に設定されて、電圧比較器17,17p, L2 is set to "H", the voltage comparator 17,17P,
17nの出力信号は、反転されずにそのままAND2 The output signal of the 17n is as it is without being inverted AND2
2,22p,22nに与えられる。 2,22p, given to 22n. その他の動作は、入力電圧Viが正の電圧の場合と同様である。 Other operations are the same as when the input voltage Vi is positive voltage.

【0019】このように、本実施形態の二重積分型AD [0019] Thus, in this embodiment double integral type AD
Cは、次の(1),(2)のような利点がある。 C is the following (1), there are advantages such as (2). (1) 第2積分期間中に、積分電圧V14の上昇率が一定であるか否かを判定するために、ADC本来の電圧比較器17及びカウンタ23に加えて、電圧比較器17 (1) during the second integration period, in order to increase rate of the integrated voltage V14 is determined whether the constant, in addition to ADC original voltage comparator 17 and counter 23, the voltage comparator 17
p,17n、カウンタ23p,23n、減算器24p, p, 17n, counter 23p, 23n, subtractors 24p,
24n、及び比較器25を設けている。 24n, and it is provided with a comparator 25. これにより、積分電圧V14の上昇率が一定であるか否かに基づいて外部雑音の影響を判定することができる。 This makes it possible to increase rate of the integration voltage V14 to determine the effect of external noise on the basis of whether an either constant. (2) 第2積分期間中に、積分電圧V14が基準電圧GNDに達する直前の所定電圧の間のみ、外部回路40 (2) during the second integration period, only during a predetermined voltage immediately before the integration voltage V14 reaches the reference voltage GND, an external circuit 40
の動作を停止させるための外部制御回路30を設けている。 It is provided an external control circuit 30 for stopping the operation of the. これにより、カウント動作が影響を受け易い状態にある最小限の時間帯のみ、外部回路40の動作を停止させることが可能になり、外部回路40への影響が少なく、かつ誤動作を防止することができる。 Thus, the minimum time period in a state easy counting operation only affected, it is possible to stop the operation of the external circuit 40, less affected by the external circuit 40, and to prevent a malfunction it can.

【0020】なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。 [0020] The present invention is not limited to the above embodiments, and various modifications are possible. この変形例としては、例えば、次の(a)〜(e)のようなものがある。 As this variation, for example, there are the the following (a) ~ (e). (a) 正負の極性の入力電圧Viを変換できるように構成しているが、いずれか一方の極性のみを変換するものに対しても適用可能である。 While configured to be able convert the input voltage Vi polarity (a) positive and negative, is also applicable to those which converts only one polarity. (b) 制御処理回路20の構成は、図1中の構成に限定されない。 (B) Configuration of the control processing circuit 20 is not limited to the configuration in FIG. 例えば、カウンタ23nで図4中の時刻T For example, the time T in FIG. 4 by the counter 23n
2〜T3の時間t21をカウントし、カウンタ23pで時刻T3〜T4の時間t22をカウントするように構成すれば、減算器24n,24pは不要になる。 Counting the time t21 of 2~T3, if configured to count the time t22 time T3~T4 counter 23p, subtractors 24n, 24p is not required. (c) 外部制御回路30によって完全に外部雑音を停止させることが可能であれば、制御処理回路20における外部雑音の影響を判定するための構成要素(例えば、 (C) external control by the circuit 30 if it is possible to stop the complete external noise components to determine the influence of the external noise in the control processor 20 (e.g.,
カウンタ23p,23n、比較器25等)を削除することができる。 Counter 23p, 23n, it is possible to remove the comparator 25, etc.). (d) 変換動作に影響を与えるような雑音を発生する外部の回路が存在しない場合、又は外部回路40を停止することが不可能な場合、外部制御回路30は不要である。 (D) if an external circuit for generating a noise that affect the conversion operation does not exist, or if the external circuit 40 can not be stopped, the external control circuit 30 is unnecessary. (e) 制御処理回路20及び外部制御回路30は、論理ゲート等のハードウエアで構成しているが、マイクロプロセッサ等を用いてソフトウエアで制御するようにしても良い。 (E) control processing circuit 20 and the external control circuit 30, although configured by hardware such as a logic gate, may be controlled by software using a microprocessor or the like.

【0021】 [0021]

【発明の効果】以上詳細に説明したように、第1の発明によれば、積分電圧を基準電圧よりも一定電圧だけ高い電圧及び低い電圧と比較する第2及び第3の比較手段と、これらの第2及び第3の比較手段の比較結果に基づいて、積分電圧の変化率が一定か否かを判定する第1及び第2の測定手段と比較手段を有している。 [Effect of the Invention] As described above in detail, according to the first invention, the second and third comparing means for comparing the integrated voltage with a high voltage and low voltage by a predetermined voltage than the reference voltage, these based on the comparison result of the second and third comparison means, the rate of change of the integrated voltage has a comparison means and the first and second measuring means for determining a constant or not. これにより、変換結果が外部雑音の影響を受けているか否かを判断することができる。 Thus, it is possible to determine whether the conversion result is affected by external noise. 第2の発明によれば、積分電圧を基準電圧よりも一定電圧だけ高い電圧及び低い電圧と比較する第2及び第3の比較手段と、これらの第2または第3の比較手段の比較結果が反転してから第1の比較結果が反転するまでの間、外部回路を停止させるための制御信号を出力する外部制御手段を有している。 According to the second invention, the second and third comparing means for comparing the integrated voltage with a high voltage and low voltage by a predetermined voltage than the reference voltage, the comparison result of the second or third comparison means during the period from the inversion until the first comparison result is inverted, it has an external control means for outputting a control signal for stopping the external circuit. これにより、外部雑音の影響を抑制し、正しい変換結果を得ることができる。 Thus, it is possible to suppress the influence of external noise, obtain a correct conversion results.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施形態を示す二重積分型ADCの構成図である。 1 is a configuration diagram of a dual-slope type ADC illustrating an embodiment of the present invention.

【図2】従来の二重積分型ADCの構成図である。 2 is a block diagram of a conventional dual-slope type ADC.

【図3】図2の動作を示す信号波形図である。 3 is a signal waveform diagram showing the operation of FIG.

【図4】図1の各部の動作を示す信号波形図である。 4 is a signal waveform diagram representing an operation of each part of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

11,16 アナログスイッチ 12、14 演算増幅器 13 抵抗 15 キャパシタ 17,17n,17p 電圧比較器 23,23n,23p カウンタ 24n,24p 減算器 25 比較器 30 外部制御回路 40 外部回路 11, 16 the analog switches 12 and 14 operational amplifier 13 resistor 15 capacitor 17,17n, 17p voltage comparator 23,23n, 23p counter 24n, 24p subtractor 25 comparator 30 external control circuit 40 external circuit

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 変換対象のアナログ電圧及び該アナログ電圧とは極性の異なる参照電圧を切り替えて順次出力する切替手段と、 前記切替手段から出力される前記アナログ電圧及び前記参照電圧を連続して積分して積分電圧を生成する積分手段と、 前記積分電圧を基準電圧と比較して第1の比較結果を出力する第1の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ高い電圧と比較して第2の比較結果を出力する第2の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ低い電圧と比較して第3の比較結果を出力する第3の比較手段と、 前記積分手段における前記参照電圧の積分開始から前記第1の比較結果が反転するまでの時間を計数して計数結果を前記アナログ電圧に対応するディジタル信号として出力する計数 1. A analog voltage and the analog voltage to be converted and switching means for sequentially outputting switching different reference voltages polarities is consecutively the analog voltage and the reference voltage output from the switching means integral and an integrating means for generating an integrated voltage, the first comparison means and, the integral voltage said reference voltage constant voltage by a voltage higher than that for outputting a first comparison result of the integrated voltage with a reference voltage third comparison means for outputting a second comparison means for outputting a second comparison result by comparing the third comparison result of the integrated voltage as compared to a constant voltage by a voltage lower than the reference voltage When counting of outputting the counting result by counting time from the integration start of the reference voltage to said first comparison result is reversed in the integrating means as a digital signal which corresponds to the analog voltage 段と、 前記第1及び第2の比較結果が反転する時間の差を測定する第1の測定手段と、 前記第1及び第3の比較結果が反転する時間の差を測定する第2の測定手段と、 前記第1及び第2の測定手段の測定結果を比較してその差が許容値であるか否かを判定する比較手段とを、 備えたことを特徴とするアナログ・ディジタル変換器。 Stage a, a first measuring means for the first and second comparison results measuring the difference in time to reverse, second measuring said first and third comparison results measuring the difference in time to reverse means and analog to digital converter, wherein the difference by comparing a measurement result of the first and second measuring means and determining comparing means whether the allowable value, with the.
  2. 【請求項2】 変換対象のアナログ電圧及び該アナログ電圧とは極性の異なる参照電圧を切り替えて順次出力する切替手段と、 前記切替手段から出力される前記アナログ電圧及び前記参照電圧を連続して積分して積分電圧を生成する積分手段と、 前記積分電圧を基準電圧と比較して第1の比較結果を出力する第1の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ高い電圧と比較して第2の比較結果を出力する第2の比較手段と、 前記積分電圧を前記基準電圧よりも一定電圧だけ低い電圧と比較して第3の比較結果を出力する第3の比較手段と、 前記積分手段における前記参照電圧の積分開始から前記第1の比較結果が反転するまでの時間を計数して計数結果を前記アナログ電圧に対応するディジタル信号として出力する計数 Wherein the analog voltage and the analog voltage to be converted and switching means for sequentially outputting switching different reference voltages polarities is consecutively the analog voltage and the reference voltage output from the switching means integral and an integrating means for generating an integrated voltage, the first comparison means and, the integral voltage said reference voltage constant voltage by a voltage higher than that for outputting a first comparison result of the integrated voltage with a reference voltage third comparison means for outputting a second comparison means for outputting a second comparison result by comparing the third comparison result of the integrated voltage as compared to a constant voltage by a voltage lower than the reference voltage When counting of outputting the counting result by counting the time from the integration start of the reference voltage to said first comparison result is inverted in the integrating means as a digital signal corresponding to the analog voltage 段と、 前記第2または第3の比較結果が反転してから前記第1 Wherein the stage, from the second or third comparison result is inverted first
    の比較結果が反転するまでの間、雑音発生源となる外部回路に対する動作停止用の制御信号を出力する外部制御手段とを、 備えたことを特徴とするアナログ・ディジタル変換器。 Until the result of comparison is inverted, and an external control means for outputting a control signal for an operation stop to an external circuit as a noise source, an analog-digital converter, characterized in that it comprises.
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