JPH04107005A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＧａＡｓ　ＦＥＴ系のＤＣＦＬ（Ｄｉｒｅｃ
ｔ　ｃｏｕｐｌｅｄＰＥＴ　ｌｏｇｉｃ）を用いたフリ
ップフロップ回路に関し、特にクロック信号と反転クロ
ック信号で交互に動作するマスタスレーブ型のフリップ
フロップ回路に関する。

〔発明の概要〕

本発明は、セント側入力端子に供給される入力パルス信
号と、リセット側入力端子に供給される反転入力パルス
信号を、所定のクロック信号が供給される第１の転送部
を介して帰還ループを有する第１のデータ保持部に供給
し、更に該第１のデータ保持部からの第Ｉの出力パルス
信号及び第１の反転出力パルス信号を、反転クロック信
号が供給される第２の転送部を介して帰還ループを有す
る第２のデータ保持部に供給し、該第２のデータ保持部
から第２の出力パルス信号及び第２の反転出力パルス信
号を出力してなるフリップフロップ回路において、上記
第１の転送部と上記第１のデータ保持部における各セッ
ト側回路及びリセ・ノド何回路を夫々ＡＮＤとＮＯＲか
らなる１つの論理ゲートで構成すると共に、上記第２の
転送部と上記第２のデータ保持部における各セット側回
路及びリセット側回路を夫々ＡＮＤとＮＯＲからなる１
つの論理ゲートで構成することにより、回路構成を簡略
化させて消費電力の低減化を図れるようにすると共に、
フリップフロップ回路を構成する論理ゲートの数の削減
化を図って最高動作周波数を向上させ、高速動作が実現
できるようにしたものである。

また、本発明は、上記フリップフロ・ンプ回路において
、上記第１及び第２の転送部を夫々転送ゲートで構成す
ると共に、上記第１及び第２のデータ保持部を夫々イン
バータで構成し、更に上記第１及び第２のデータ保持部
の各帰還ループに夫々ダイオードを接続して構成するこ
とにより、通常のＦＥＴに関する製造プロセスを踏襲し
ながらも、各転送部における寄生容量の充放電を高速化
させて、最高動作周波数の向上並びにフリップフロップ
回路自体の高集積化を図れるようにしたものである。

〔従来の技術〕

一般に、化合物半導体、例えばＧａＡｓ　ＦＥＴ系の基
本回路としては、ＤＣＦＬ（Ｄｉｒｅｃｔ　Ｃｏｕｐｌ
ｅｄ　ＦＥＴ　Ｌｏｇｉｃ）。

５ＣＦＬ（Ｓｏｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌ
ｏｇｊｃ）等がある。この中でも、ＤＣＦＬは、回路構
成が簡単で低消費電力であることから、ＧａＡｓ集積回
路のＬＳＩ化に有望である。

従来のＤＣＦＬを用いた半導体集積回路、例えば７９７
１７０７１回路は、例えば特開昭６３−２８０５０９号
公報に記載されているように、例えばＧａＡｓ　ＭＥＳ
ＰＥＴ（ＧａＡｓ　ｍｅｔａｌ　ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ　ＦＥＴ）を論理ゲート素子としたＧａＡｓ集積
回路で構成されたマスクスレーブ型フリップフロップ回
路が知られている。

このマスタスレーブ型フリップフロップ回路は、第１０
図に示すように、複数のＮＯＲゲート（Ｎ）により構成
される。

即ち、セント側入力端子φ８．及びクロック端子φｉを
介して夫々入力パルス信号Ｐ、７及びクロ。

り信号Ｐアが供給されるＮＯＲゲート（Ｎｌ）と、リセ
ット側入力端子φ１．及びクロック端子φ１を介して夫
々反転入力パルス信号■１ｏ及びクロック信号ＰＴが供
給されるＮＯＲゲートＣＵｔ＞からなる第１の転送部（
２１）と、ＮＯＲゲート（Ｎ、）からの出力信号Ｐ、が
供給されると共に、後記ＮＯＲゲート（Ｎ４）からの出
力信号Ｐ４がその帰還ループ１２を介して給供されるＮ
ＯＲゲート（Ｎ、）と、ＮＯＲゲ）　（Ｎｚ）からの出
力信号Ｐ２が供給されると共に、上記ＮＯＲゲート（Ｎ
３）からの出力信号Ｐ、がその帰還ループ７！１　を介
して供給されるＮＯＲゲート（Ｎ４）からなる第１のデ
ータ保持部（２２）とで構成されたマスタフリップフロ
ップ回路（２３）と、該マスタフリップフロップ回路（
２３）からの出力パルス信号Ｐ、　（＝ｐ、）及び反転
クロック端子φ７を介しての反転クロック信号丁、が夫
々供給されるＮＯＲゲート（ＮＳ）と、マスタフリップ
フロップ回路（２３）からの反転出力パルス信号Ｐ、　
（＝Ｐ、）及び反転クロック端子φ７を介しての反転ク
ロック信号丁アが夫々供給されるＮＯＲゲート（Ｎ＆）
からなる第２の転送部（２４）と、ＮＯＲゲート（Ｎ、
）からの出力信号Ｐ、が供給されると共に、後記ＮＯＲ
ゲ−）　（Ｎｓ）からの出力信号ｐＨがその帰還ループ
１４を介して供給されるＮＯＲゲート（Ｎ、）と、ＮＯ
Ｒゲート（Ｎ６）からの出力信号Ｐ、が供給されると共
に、上記ＮＯＲゲート（Ｎ？）からの出力信号Ｐ、がそ
の帰還ループ！、を介して供給されるＮＯＲゲート（Ｎ
、）からなる第２のデータ保持部（２５）とで構成され
たスレーブフリップフロップ回路（２６）とから成る。

このマスクスレーブ型フリップフロップ回路（２３）は
、クロック信号Ｐアが例えば高レベルのとに、入力パル
ス信号Ｐ、。及び反転入力パルス信号ｐ　ｉｙ＋で決ま
る値をマスタフリップフロップ回路（２３）に記憶し、
反転クロック信号丁、が低レベルのときに、上記マスタ
フリップフロップ回路（２３）で記憶した状態をスレー
ブフリップフロップ回路（２６）に記憶して各出力端子
φ。、及びφ。、からその記憶した値を夫々Ｐ０．．及
び丁。、、として出力するようになされている。このマ
スタスレーブ型フリップフロップ回路は、上記動作から
れかるように、シフトレジスタやカウンタ等に広（用い
られている。

〔発明が解決しようとする課題〕

しかしながら、従来のマスタスレーブ型フリップフロッ
プ回路は、例えばセット側入力端子φ８゜に供給された
入力パルス信号Ｐｉ、、が夫々マスタフリップフロップ
回路（２３）及びスレーブフリップフロップ回路（２６
）に記憶されてセット側出力端子φ。、まで伝搬するの
に、４つのＮＯＲゲート（Ｎｌ）。

（Ｎｓ）、（Ｎｓ）及び（Ｎ７）を経由することになる
ため、１段当たりのゲート遅延時間をτｐｄとすると、
入力から出力まで４τｐｄの時間がかかる。そのため、
このマスクスレーブ型フリップフロップ回路の最高動作
周波数としては、１／（４τｐｄ）が限度である。

これに対して、５ＣＦＬを用いたフリップフロップ回路
の場合、素子数が多くなり回路構成が複鮒になるが、縦
ずみ構造が可能であるため、上記フリップフロ・ンブ回
路の２倍の周波数１７（２τｐｄ）で動作させることが
できる。このことから、ＤＣＦＬを用いたフリップフロ
ップ回路は、高速動作の点で不利である。

このＤＣＦＬを用いたフリップフロップ回路の欠点を解
消するために本発明者は、２つの回路構成を提案した。

提案された回路は、ＤＣＦＬによるインバータと転送ゲ
ートを用いて構成され、具体的には、第１１図に示すよ
うに、入力パルス信号Ｐ４、が供給されるセット側入力
端子φｉ５を有し、ゲートにクロック信号Ｐ、が供給さ
れる転送ゲー）　（ｇ＋）と反転入力パルス信号下、い
が供給されるリセット側入力端子φ、Ｒを有し、ゲート
にクロック信号Ｐアが供給される転送ゲート（ｇｚ）か
らなる第１の転送部（２１）と、転送ゲート（ｇ＋）か
らの出力信号Ｐ１と帰還ループ１２を介して供給される
後記インバータ（Ｉ２）からの出力信号Ｐ４との合成信
号が供給されるインバータ（Ｉ１）と、転送ゲート（ｇ
２）からの出力信号Ｐ２と帰還ループ！、を介して供給
される上記インバータ（Ｉ１）からの出力信号Ｐコとの
合成信号が供給されるインバータ（１，）からなる第１
のデータ保持部（２２）とで構成されたマスタフリップ
フロップ回路（２３）と、該マスタフリップフロ・ンブ
回路（２３）からの出力パルス信号ｐ、　（＝ｐ、）及
び反転クロック信号丁アが供給される転送ゲート（ｇｓ
）と、マスタフリップフロップ回路（２３）からの反転
出力パルス信号ｐ、　（＝ｐ、）及び反転クロック信号
１が供給される転送ゲート（ｇａ）からなる第２の転送
部（２４）と、転送ゲー）　（ｇｚ）からの出力信号Ｐ
、と帰還ルー−ｙｉａを介して供給される後記インバー
タ（Ｉ４）からの出力信号Ｐ８との合成信号が供給され
るインバータ（Ｉ、）と、転送ゲート軸４）からの出力
信号Ｐｂと帰還ループｒ、を介して供給される上記イン
バータ（■ユ）からの出力信号Ｐ、との合成信号が供給
されるインバータ（Ｉ４）からなる第２のデータ保持部
（２５）とで構成されたスレーブフリップフロップ回路
（２６）とから成り、更に、第１及び第２のデータ保持
部（２２）及び（２５）の各帰還ループに夫々帰還信号
Ｐｓ、Ｐａ及びＰｔ、Ｐａの電圧を制限するための帰還
抵抗Ｒが接続されてなる。

このマスタスレーブ型フリップフロップ回路の場合、第
１及び第２の転送部（２１）及び（２４）として、遅延
時間が短い転送ゲート軸＋）、（ｇｚ）及び（ｇｓ）＋
（ｇ４）を用いているため、理論的には、上記第１０図
で示すマスタスレーブ型フリップフロップ回路における
最高動作周波数の２倍の周波数で高速動作させることが
できる。

ところが、実際、各転送ゲー）　（ｇ＋）、（ｇｚ）及
び（ｇｉ）　、（ｇ４）のゲート・ソース間容量Ｃｇｓ
が帰還抵抗Ｒを通して充放電し、各ゲート側の電荷は、
小刻みにオン・オフするクロック信号Ｐア又は反転クロ
ック信号Ｐｔにより高速に充放電されるが、各ソース側
の電荷は、比較的長時間にわたって充放電が行なわれる
ため、この充放電に要する時間が信号の伝搬速度を制限
するという不都合がある。

そこで、これを改善させる回路構成として第１２図に示
すように、各帰還抵抗Ｒにバイパス用のコンデンサＣを
夫々並列に接続して構成し、このコンデンサＣによって
、ソース側の電荷を高速に充放電させて、信号の伝搬の
高速化を図るようにする。

ところが、この回路構成の場合、回路の部品点数が多く
なるという欠点と、集積回路中にコンデンサＣを設ける
ために、チップ上で大きな面積を費やしてしまうという
欠点があり、フリップフロップ回路の高集積化には限界
があるという不都合がある。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、回路構成が簡略化でき、消費電力の
低減化が図れると共に、フリップフロップ回路を構成す
る論理ゲートの数の削減化が図れ、最高動作周波数の向
上並びに高速動作を実現させることができるフリップフ
ロップ回路を提供することにある。

また、本発明は、通常のＦＥＴに関する製造プロセスを
踏襲しながらも、各転送部における寄生容量の充放電を
高速化でき、最高動作周波数の向上並びにフリップフロ
ップ回路自体の高集積化を図ることができるフリップフ
ロップ回路を提供することにある。

〔課題を解決するための手段〕

本発明は、セット側入力端子φ、、に供給される入力パ
ルス信号Ｐ、１とリセット個入力端子φ、ヨに供給され
る反転入力パルス信号Ｐｉ７を、所定のクロック信号Ｐ
Ｔが供給される第１の転送部（３）を介して帰還ループ
Ｊ２．及び！、を有する第１のデータ保持部（４）に供
給し、更に該第１のデータ保持部（４）からの第１の出
力パルス信号Ｐ、及び第１の反転出力パルス信号丁、を
、反転クロック信号−ｐ−アが供給される第２の転送部
（５）を介して帰還ループ！、及び１４を有する第２の
データ保持部（６）に供給し、該第２のデータ保持部（
６）から第２の出力パルス信号Ｐ。、、Ｌ及び第２の反
転出力パルス信号Ｐ　ｏｕｔを出力してなるフリップフ
ロップ回路（Ａ、）において、第１の転送部（３）と第
１のデータ保持部（４）における各セット側回路及びリ
セット側回路を夫々ＡＮＤとＮＯＲからなる１つの論理
ゲート（Ｇｌ）、　（Ｇｚ）で構成すると共に、第２の
転送部（５）と第２のデータ保持部（６）におけする各
セット側回路及びリセット側回路を夫々ＡＮＤとＮＯＲ
からなる１つの論理ゲート（Ｇ３）　、　（Ｇ、）で構
成する。

また、本発明は、上記フリップフロップ回路（Ａ２）に
おいて、第１及び第２の転送部（３）及び（５）を夫々
転送ゲート（ｇ＋）、　（ｇｚ）及び（ｇｚ）、（ｇ４
）で構成すると共に、第１及び第２のデータ保持部（４
）及び（６）を夫々インバータ（ＩＩ）、　（Ｉ２）及
び（ｒｚ）、　（１４）で構成し、更に上記第１及び第
２のデータ保持部（４）及び（６）の各帰還ループ１．
．ｌ、及びｌｓ、１２ｍに夫々ダイオード（Ｄ、）、　
（ｏｚ）及び（Ｉｈ）、　（Ｄ４）を接続して構成する
。

〔作用〕

上述の本発明の構成によれば、第１の転送部（３）及び
第１のデータ保持部（４）における各セット側及びリセ
ット側の回路構成が夫々１つの論理ゲート（ＧＯ及び（
Ｃ，）で構成することができると共に、第２の転送部（
５）及び第２のデータ保持部（６）における各セット側
及びリセット側の回路構成が夫々１つの論理ゲー）（Ｇ
ｌ）及び（Ｇ２）で構成することができるため、フリッ
プフコツブ回路（Ａυの実質的な論理ゲートの数を４つ
に削減することができ、論理ゲートの数によって左右さ
れる最高動作周波数及び信号の伝搬速度を高めることが
できると共に、消費電力の低減化も同時に図ることがで
きる。

また、上述の本発明の構成によれば、第１及び第２のデ
ータ保持部（４〕及び（６）の各帰還ループｌＩ。

ｉｔ及び１２ｓ、ｉ＜にダイオード（ＤＩ）　、　（Ｄ
Ｚ）及び（Ｄ：ｌ）　、　（Ｄ４）を接続するようにし
たので、各ダイオード（Ｄυ、　（ＯＸ）及び（Ｄｉ）
、　（Ｄ４）における接合容量Ｃによって、第１及び第
２の転送部（３）及び（５）を構成する各転送ゲート（
ｇ＋）、（ｔｚ）及び（ｇｓ）、　（ｇ４）の寄生容量
（ゲート・ソース間容量）Ｃｇｓの充放電を高速に行な
わしめることができると共に、各ダイオード（ＤＩ）、
（Ｄｚ）及び（Ｄ３）、　（０４）の内部抵抗ｒにより
帰還信号ＰＩ、Ｐｇ及びＰ、、Ｐ、の電圧制限を図るこ
とができる。このように、ダイオード（Ｄ）を帰還ルー
プｌに接続することによって、帰還ループｉに帰還抵抗
とバイパス用のコンデンサを並列に接続したことと等価
になり、最高動作周波数の向上並びに高速動作を図るこ
とができる。

しかも、ダイオード（Ｄ）は、小面積で形成することが
できるため、高速動作が可能なフリップフロップ回路（
Ａ２）の高集積化を促進させることができる。また、ダ
イオード（Ｄ）は、通常のＦＥＴ製造プロセスで同時に
形成することができるため、製造プロセス上、何ら変更
することを要しない。

〔実施例〕

以下、第１図〜第９図を参照しながら本発明の詳細な説
明する。

第１図は、第１実施例に係るマスタスレーブ型フリップ
フロップ回路（以下、単にフリップフロップ回路と記す
）（ＡＩ）の構成を示す論理回路図である。

このフリップフロップ回路（Ａ１）は、セット側入力端
子φ、、及びリセット側入力端子φ、８を介して夫々入
力パルス信号Ｐ、７及び反転入力パルス信号１、、、が
供給されるマスタフリップフロップ回路（１）と、該マ
スタフリップフロップ回路（１）からの出力パルス信号
Ｐ、及び反転出力パルス信号Ｐ１が供給され、セット側
出力端子φ。、及びリセット側出力端子φ。７を介して
夫々出力パルス信号Ｐ　ｏｕｔ及び反転出力パルス信号
丁。、を出力するスレーブ７９７１７０７１回ｇ　（２
）とで構成される。

マスタフリップフロップ回路（１）は、セット側入力端
子φ、、からの入力パルス信号Ｐ８．．及びクロック端
子φアからのクロック信号Ｐ、の論理積ｐ　ｓｓをとり
、リセット側入力端子φ、ｌからの反転入力パルス信号
丁、７及びクロック端子φ、からのクロック信号Ｐアの
論理積Ｐ１ｍをとる第１の転送部（３）と、上記一方の
論理積ＰＳｍと帰還ループ！２からの後記ＮＯＲ論理Ｐ
！とのＮＯＲ論理Ｐ１をとり、上記他方の論理積Ｐ　Ｒ
＆と帰還ループ２Ｉからの上記ＮＯＲ論理Ｐ＋　とのＮ
ＯＲ論理Ｐ２をとる第１のデータ保持部（４）とからな
る。

スレーブフリップフロップ回路（２）は、マスタフリッ
プフロップ回路（１）からのセット側出力パルス信号Ｐ
ａ（＝ｐｌ）と反転クロック端子Ｔ、がらの反転クロッ
ク信号Ｐ７の論理積Ｐ。をとり、マスタフリップフロッ
プ回路（１）からのリセット側反転出力パルス信号−Ｐ
、（＝Ｐ））と反転クロック端子φ、からの反転クロッ
ク信号−Ｐｔの論理積Ｐｕｂをとる第２の転送部（５）
と、上記一方の論理積Ｆ’ｓｂと帰還ループ１４からの
後記Ｎ　ＯＲ論理Ｐ４とのＮＯＲ論理論理をとり、上記
他方の論理積Ｐ。と帰還ループ！、からの上記ＮＯＲ論
理Ｐ、とのＮ。

Ｒ論理Ｐ４をとる第２のデータ保持部（６）とからなる
。

次に、この第１実施例に係るフリップフロツブ回ＩＩＩ
（ＡＩ）の動作について第２図のタイミングチャートを
参照しながら説明する。説明の簡略化のために、マスタ
フリップフロップ回路（１）とスレーブフリップフロッ
プ回路（２）の動作を個別に説明する。

最初に、マスタフリップフロップ回路（１）の動作につ
いて説明すると、まず、ｔ０時において、クロック信号
Ｐ７、入力パルス信号Ｐｉｆｉが共に高レベルであるこ
とから、一方の論理積Ｐｅｍは高レベルとなる。また、
反転入力パルス信号Ｐ、わが低レベルであることから、
他方の論理積Ｐ１ｍは低レベルとなる。このとき、一方
の論理積Ｐ。が高レベルであるため、一方のＮＯＲ論理
論理は必ず低レベルとなり、他方のＮＯＲ論理Ｐ２は高
レベルとなる。この状態は、他方の論理積Ｐ□が高レベ
ルになるまで続く。

次に、ｔ１時において、クロック信号Ｐｔが高レベルに
あるとき、入力パルス信号Ｐ８．．が低レベル、反転入
力パルス信号Ｐ、わが高レベルになることから、各論理
積ＰＳｍ及びＰｌａは夫々低レベル及び高レベルとなる
。このとき、他方の論理積ＰＲｓが高レベルになること
から、一方のＮＯＲ論理論理は高レベルとなり、他方の
ＮＯＲ論理Ｐ２は低レベルとなる。この状態は、一方の
論理積Ｐｉｎが高レベルになるまで続く。

次に、ｔ２時において、クロック信号ＰＴが高レベルに
あるとき、入力パルス信号ｐ　ｉｎが高レベル、反転入
力パルス信号−ｐ−８７が低レベルになることから、各
論理積ＰＳｓ及びＰＲｍは夫々高レベル及び低レベルと
なり、各ＮＯＲ論理Ｐ、及びＰ２は夫々低レベル及び高
レベルとなる。この状態は、他方の論理積ｐＨｌ１ｍが
高レベルになるまで続く。

次に、ｔ１時において、クロック信号Ｐ、が立上がった
とき、入力パルス信号Ｐ、７が低レベル、反転入力パル
ス信号下、９が高レベルにあることから、各論理積ｐｓ
ａ及びＰｌｍは夫々低レベル及び高レベルとなり、各Ｎ
ＯＲ論理Ｐ、及びＰ２は夫々高レベル及び低レベルとな
る。この状態は、一方の論理ｆｌ　Ｐ　Ｓ　ｓが高レベ
ルになるまで続く。

次に、ｔ４時において、クロック信号Ｐ、か高レベルに
あるとき、入力パルス信号Ｐ８、が高レベル、反転入力
パルス信号下、わが低レベルになることから、各論理積
ＰＳｍ及びＰｌｉは夫々高レベル及び低レベルとなり、
各ＮＯＲ論理Ｐ１及びＰ！は夫々低レベル及び高レベル
となる。この状態は、他方の論理積Ｐ□が高レベルにな
るまで続く。

以下、同様に、ｔＳ、Ｌ６＋　　’−１時において、各
ＮＯＲ論理Ｐ、及びＰ２のレベルが相互に切換わる。尚
、各ＮＯＲ論理Ｐ、及びＰ２は、マスタフリップフロッ
プ回路（１）からのセット側出力パルス信号Ｐ１及びリ
セント側反転出力パルス信号Ｐ、と等価である。

次に、スレーブフリップフロンブ回！　（２）の動作に
ついて説明する。

まず、Ｌｌ。時において、反転クロック信号下アカ高レ
ベル、出力パルス信号Ｐ。が低レベル、反転出力パルス
信号下、が高レベルであることから、各論理積ＰＳｂ及
びＰＲ１＋は夫々低レベル及び高レベルとなり、各ＮＯ
Ｒ論理Ｐ３及びＰ４は夫々高レベル及び低レベルとなる
。この状態は、一方の論ＩｆＰｓｂが高レベルになるま
で続く。

次に、ｔ１時において、反転クロック信号Ｐ丁が立上が
ったとき、出力パルス信号Ｐ、が高レベル、反転出力パ
ルス信号下、が低レベルにあることから、各論理！！Ｊ
Ｐ１ｋ及びＰ。は夫々高レベル及び低レベルとなり、各
ＮＯＲ論理Ｐ、及びＰ４は夫々低レベル及び高レベルと
なる。この状態は、他方の論理積Ｐ。が高レベルになる
まで続く。

以下、同様に、ｔ１□、　　ｕ１３＋　　１４＋　　ｔ
Ｉｓ時において、各ＮＯＲ論理ＰＳｂ及びｐＨｂのレベ
ルが相互に切換わる。尚、各ＮＯＲ論理Ｐ３及びＰ、は
、スレーブフリップフロップ回路〔２）からの出力パル
ス信号Ｐ。ｕｔ及び反転出力パルス信号Ｐ。、、と等価
である。

以上の動作かられかるように、各入力パルス信号Ｐ８．
．と反転入力パルス信号Ｐ８、中、クロック信号Ｐアの
高レベル時における値をマスタフリップフロップ回路（
１）の第１のデータ保持部（４）において夫々反転した
状態で保持し、更にマスタフリップフロップ回路（１）
からの各出力パルス信号Ｐ、と反転出力パルス信号丁、
中、反転クロック信号下。

の高レベル時における値をスレーブフリップフロップ回
路（２）の第２のデータ保持部（６）において夫々反転
した状態で保持し、各出力端子φ。、及びφ。えより夫
々出力パルス信号Ｐ　ｏｕｔ及び反転出力パルス信号Ｐ
。ｕＬとして出力する。即ち、全体的にみると、各入力
パルス信号Ｐ８゜と反転入力パルス信号Ｐ　ｉｎ中、反
転クロック信号−Ｐｍ７の高レベル時における値を夫々
出力パルス信号Ｐ０゜、及び反転出力パルス信号Ｐ　ｏ
ｕＬとして出力するようになされる。

ここで、マスタフリップフロップ回路（１）のセット側
回路のみをみると、以下の論理式が成り立つ。

Ｐ＋　””　（ｐＨ１−Ｐｙ　）　＋Ｐｚ　　　　・・
・・（１）（Ｐｚ＝（Ｐ＋、、・Ｐア）＋ＰＩ） 上式（１）を変形して Ｐ　ｒ　＝　（Ｐ　；、、・ｐｙ）　・Ｉ２　　　・・
・・（２）とする。この論理式は、入力パルス信号Ｐ８
．．とクロック信号Ｐ、のＮＡＮＤ論理と、他方のＮＯ
Ｒ論理Ｐ２に対する否定論理との論理積を表わすもので
、等価回路で示すと、第３図に示すように、例えば３つ
のＦＥＴＱ、、Ｑ、、Ｑ、を有する１つの論理ゲート（
Ｇ）となる。本例では、これらＦＥＴＱ７．Ｑ−、Ｃｈ
を例えばＧａＡｓ　ＭＥＳＦＥＴ　’Ｐ　ＧａＡｓＪＦ
ＥＴ又はＧａＡｓ　ＨＥＭＴ等で構成することができる
。

そして、この論理ゲー）　（Ｇ）を用いて第１図で示す
論理回路を等価的に表わすと、第４図で示すように、４
つの論理ゲート（Ｇｌ）、（ＧＺ）及び（Ｃ，）。

（Ｇ４）で構成される。即ち、マスタフリップフロップ
回路（１）においては、第１の転送部（３）及び第１の
データ保持部（４〕における各セット側回路及びリセッ
ト側回路が夫々１つの論理ゲー）（Ｇ、）及び（Ｇりで
構成され、スレーブフリップフロップ回路（２）におい
ては、第２の転送部（５）及び第２のデータ保持部（６
）における各セット側回路及びリセット側回路が夫々１
つの論理ゲート（ｃｓ）及び（Ｇ、）で構成される。

この第１実施例によれば、従来において８つ必要であっ
た論理ゲートを４つに削減することができ、論理ゲート
の数によって左右される最高動作周波数及び信号の伝搬
速度を高めることができる。

即ち、例えばセット側入力端子φ、Ｓに供給される入力
パルス信号Ｐ、、、についてみると、入力から出力まで
２段の遅延で済み、ゲート遅延時間をτｐｄとすると、
入力から出力までの遅延時間は２τｐｄ、最高動作周波
数はｌ／（２τｐｄ）となり、５ＣＦＬを用いたフリッ
プフロップ回路と同等の高速動作が可能になる。しかも
、論理ゲートの数が削減されることから消費電力の低減
化も図ることができる。

上記第１実施例は、論理ゲートの数を削減させることに
より、信号伝搬の高速化を図るようにしたが、次に各転
送部を構成する論理ゲートの代わりに遅延時間が短かい
転送ゲートを用い、更に転送ゲートにおける寄生容量の
影響を解消させて信号伝搬の高速化を図ると共に、フリ
ップフロップ回路自体の高集積化を図れるようにした第
２実施例に係るフリップフロップ回路（Ａ２）について
、第５図〜第９図を参照しながら説明する。尚、第１図
と対応するものについては同符号を記す。

第５図は、第２実施例に係るフリップフロップ回路（Ａ
２）の構成を示す論理回路図である。

このフリップフロップ回路（Ａ２）においても、基本的
にはマスタフリップフロップ回路（１）とスレーブフリ
ップフロップ回路（２）からなり、マスタフリップフロ
ップ回路（１）は、第１の転送部（３）と第１のデータ
保持部（４）で構成され、スレーブフリップフロップ回
路（２）は、第２の転送部（５）と第２のデータ保持部
（６）で構成される。これは、上記第１実施例の基本構
成と同じである。異なるところは、第１及び第２の転送
部（３）及び（５）を夫々ゲート遅延時間が短かい転送
ゲート（ｇ＋）、　（ｇｚ）及び（ｇｉ）、　（ｇｎ）
で構成し、第１及び第２のデータ保持部（４）及び（６
）を夫々インバータ（Ｉ＋）、　（ｒｚ）及び（１３）
、　　（ｒ、）で構成している点である。

即ち、マスタフリップフロップ回路（１）は、入力パル
ス信号Ｐ８、が供給されるセント側入力端子φ、１を有
し、ゲートにクロック端子φ、からのクロック信号Ｐ７
が供給される転送ゲート（ｇ＋）と、反転入力パルス信
号Ｐ、ｏが供給されるリセット側入力端子φ３．を有し
、ゲートにクロック端子φ□からのクロック信号Ｐ、が
供給される転送ゲート（ｇりからなる第１の転送部（３
）と、一方の転送ゲート（ｇ＋）からの出力信号Ｐ１と
帰還ループ１２を介して供給される後記インバータ（Ｉ
２）からの出力信号Ｐ２との合成信号が供給されるイン
バータ（■υと、他方の転送ゲート（ｇｚ）からの出力
信号ｐＨ，と帰還ループ！１を介して供給される上記イ
ンバータ（Ｉ、）からの出力信号Ｐ１との合成信号が供
給されるインバータ（Ｉ２）からなる第１のデータ保持
部（４）とで構成され、スレーブフリップフロップ回路
（２）は、マスタフリップフロップ回路（１）からセッ
ト側出力パルス信号ｐ−（”ｐ＋）及び反転クロック端
子Ｔ、からの反転クロ２り信号ｖ７が供給される転送ゲ
ー）　（ｇｎ）と、マスタフリップ７０ツブ回路（１）
からのリセット側反転出力パルス信号Ｐ。

（＝Ｐり及び反転クロック端子φ、からの反転クロック
信号−Ｐ、が供給される転送ゲート（ｇｎ）からなる第
２の転送部（５）と、一方の転送ゲート軸、）からの出
力信号Ｐ。と帰還ループ１４を介して供給される後記イ
ンバータ（Ｉ４）からの出力信号Ｐ４との合成信号が供
給されるインバータ（Ｉ、）と、他方の転送ゲート（ｇ
４）からの出力信号Ｐｕｂと帰還ループ１３を介して供
給される上記インバータ（１、）からの出力信号Ｐ、と
の合成信号が供給されるインバータ（Ｉ４）からなる第
２のデータ保持部（６）とで構成される。

しかして、この第２実施例においては、第１及び第２の
データ保持部（４）及び（６）の各帰還ループ１＋　、
１−ｚ及びＸ、、Ｚ、に夫々帰還ダイオードＤ、、Ｄ、
及びＤ３．Ｄ、を接続してなる。

これらダイオードＤ、−Ｄ、は、半導体のＰＮ接合ある
いは金属半導体接合で構成することができ、また、半導
体中の空乏層を絶縁体とする接合容量が存在することか
ら、例えば、第１３図で示すバイパス用のコンデンサが
自然に内在していることになる。この場合、上記空乏層
の厚みは、通常の誘電体膜を絶縁体としたコンデンサの
誘電体膜の厚みに比べ、非常に薄いことから、小さな面
積で上記バイパス用コンデンサと同等のコンデンサを形
成することができる。また、各ダイオードＤ１〜Ｄ４に
は内部抵抗が存在し、しかも、図示の如く、各帰還信号
Ｐ、〜Ｐ４に対して順方向に接続すれば、従来の第１２
図における帰還抵抗ＲをダイオードＤに変更しても何ら
問題はない。即ち、この場合のダイオードＤを等価的に
示すと、第６図に示すように、内部抵抗ｒとコンデンサ
（接合容量）Ｃが並列に接続されたかたちになる。

また、各ダイオードＤ、−Ｄ４は、化合物半導体のＦＥ
Ｔ、例えばＧａＡｓ　ＦＥＴを形成する方法と全く同し
方法で形成できるため、各帰還ループ！１〜ｆ、に夫々
ダイオードＤ、−Ｄ、を接続しても通常の製造プロセス
に何ら変更を要する必要がないという利点がある。即ち
、ダイオードＤは、第７図に示すように、例えばＧａＡ
ｓ　ＭＥＳＦＥＴ　（１１）及びＧａＡｓ　ＪＦＥＴ　
（１２）におけるソース（１３）とドレイン（１４）を
短絡することにより容易に形成することができる。尚、
この第７図において、（１５）はゲートである。

ここで、第５図で示す論理回路を等価的に表わすと第８
図に示すように、各インバータ（１＋）、　（Ｉｚ）及
び（ｈ）、（１，）が夫々ＤＣＦＬで構成された回路構
成となる。

次に、この第２実施例に係るフリップフロップ回路（ｇ
ｚ）の動作を第９図のタイミングチャートに基いて説明
する。説明の簡略化のために、上記第１実施例のときと
同様にマスタフリップフロップ回路（１）とスレーブフ
リップフロップ回路（２）の各動作について個別に説明
する。

最初に、マスタフリップフロップ回路（１）の動作につ
いて説明すると、まず、１０時において、クロック信号
ＦＴが高レベル、入力パルス信号ｐ　ｉｎが低レベル、
反転入力パルス信号−ｐ　、、、が高レベルであること
から、一方の転送ゲー）（ｇ＋）からの転送信号Ｐ。は
低レベルとなり、他方の転送ゲート（ｇ２）からの転送
信号Ｐ、１．は高レベルとなる。このとき、一方のイン
バータ（Ｉ、）は、セット状態に保持されると共に、他
方のインバータ（Ｉ２）はリセット状態に保持される。

この状態は、入力パルス信号Ｐ、、、とクロック信号Ｐ
ｔが高レベルになるまで続く。

そして、次のｔ３時、即ち、入力パルス信号Ｐ、７が高
レベル、反転入力パルス信号Ｐ、わが低レベルの状態で
、クロック信号Ｐ、が立上がったとき、一方の転送信号
ＰＳｍが同時に立上がり、他方の転送信号ｐＨｌ１１は
低レベルを保持する。このとき、一方の転送信号Ｐｓ、
は、帰還信号Ｐ２に打ち勝って、一方のインバータ（Ｉ
Ｏをリセット状態にさせる。同じく、他方の転送信号Ｐ
１ｍは、帰還信号Ｐ１に打ち勝って、他方のインバータ
（Ｉ２）をセット状態にさせる。

そして、次のむ８時、即ち、クロック信号Ｐ。

が高レベルの状態で、入力パルス信号Ｐ、わが立下がり
、反転入力パルス信号Ｔｉｎが立上がったとき、一方の
転送信号Ｐ。が同時に立下がり、他方の転送信号Ｐ、１
．は同時に立上がる。このとき、一方の転送信号ＰＳａ
は、帰還信号Ｐ２に打ち勝って、方のインバータ（ｉｔ
）をセット状態にさせ、他方の転送信号Ｐ１ｍは、帰還
信号Ｐ、に打ち勝って、他方のインバータ（Ｉ２）をリ
セット状態にさせる。そして、この状態は、入力パルス
信号Ｐｉ、、及びクロック信号Ｐｔが共に高レベルにな
るまで保持される。尚、各インバータ（ｒ＋）及び（ｒ
ｘ）からの出力信号Ｐ＋及びＰ２は、マスタフリップフ
ロップ回路（１）からのセット側出力パルス信号Ｐ、及
びリセット側反転出力パルス信号Ｐ、と等価である。

次に、スレーブフリップフロップ回路（２）の動作につ
いて説明する。

まず、Ｌｌ。時において、反転クロック信号丁。

が高レベル、出力パルス信号Ｐ、が高レベル、反転出力
パルス信号Ｖ、が低レベルであることから、一方の転送
ゲート（ｇｓ）からの転送信号ｐｓｂは高レベルとなり
、他方の転送ゲート（ｇ４）からの転送信号Ｐ。は低レ
ベルとなる。このとき、一方のインバータ（Ｉ、）はリ
セット状態に保持されると共に、他方のインバータ（Ｉ
４）はセット状態に保持される。

この状態は、反転出力パルス信号丁、と反転クロック信
号丁、が共に高レベルになるまで続く。

そして、次のＩ８時、即ち、出力パルス信号Ｐ、が低レ
ベル、反転出力パルス信号Ｐ、が高レベルの状態で、反
転クロック信号Ｐ、が立上がったとき、他方の転送信号
ｐＨｌｂが同時に立上がり、一方の転送信号ＰＳｋは低
レベルを保持する。このとき、一方の転送信号Ｐ９は、
帰還信号Ｐ４に打ち勝って、一方のインバータ（１、）
をセット状態にさせ、他方の転送信号ｐ＋ｔｂは、帰還
信号Ｐ、に打ち勝って、他方のインバータ（Ｉ４）をリ
セット状態にさせる。

そして、次のｔ１□時、即ち、出力パルス信号Ｐ、が高
レベル、反転出力パルス信号Ｐ、が低レベルの状態で、
反転クロック信号−Ｐ、が立上がったとき、一方の転送
信号Ｐ　ｓｂは同時に立上がり、他方の転送信号Ｐ＋＋
ｂは低レベルを保持する。このとき、一方の転送信号ｐ
ｓｂは、帰還信号Ｐ４に打ち勝って、一方のインバータ
（【、）をリセット状態にさせ、他方の転送信号Ｐえゎ
は、帰還信号Ｐ３に打ち勝って、他方のインバータ（Ｉ
４）をセット状態にさせる。そして、この状態は、反転
出力パルス信号Ｐ、及び反転クロック信号Ｐアが共に高
レベルになるまで保持される。尚、各インバータ（Ｉ、
）及び（Ｉ４）からの出力信号Ｐ、及びＰ４は、スレー
ブフリップフロップ回路（２）からのセント側出力パル
ス信号Ｐ　ｏｕｔ及びリセット側反転出力パルス信号下
。、と等価である。

以上の動作かられかるように、この第２実施例において
も上記第１実施例と同様に、各入力パルス信号Ｐ、７と
反転入力パルス信号Ｐ、、、中、クロック信号Ｐ、の高
レベル時における値をマスタフリップフロップ回路（１
）の第１のデータ保持部（４）において夫々反転した状
態で保持し、更にマスタフリップフロップ回路（１）か
らの各出力パルス信号Ｐ。

と反転出力パルス信号Ｐ、中、反転クロック信号Ｐ、の
高レベル時における値をスレーブフリップフロップ回路
（２）の第２のデータ保持部（６）において夫々反転し
た状態で保持し、各出力端子φ。８及びφ。８より夫々
出力パルス信号Ｐ。、Ｌ及び反転出力パルス信号Ｉ。ｕ
Ｌとして出力する。

この第２実施例によれば、第１及び第２の転送部（３）
及び（５）を遅延時間の短かい転送ゲート（ｇｌ）。

（ｇ、）及び軸ｚ）　、（ｇ４）で構成すると共に、第
１及び第２のデータ保持部（４）及び（６）をインバー
タ（Ｉ、）。

（Ｉ２）及び（１３）、（１４）で構成し、更に各帰還
ループ２、．２．及びｉ、、ｉ、にダイオード（ＤＩ）
、　（ｏｘ）及び（Ｉｈ）　、　（Ｄ４）を接続するよ
うにしたので、各ダイオード（ＤＩ）、（０２）及び（
Ｄｉ）、　（Ｄ、）における接合容量によって、各転送
ゲート（ｇ＋）、（ｇｚ）及び（ｇｓ）　。

（ｇ４）のゲート・ソース間容量Ｃｇｓの充放電を高速
に行なうことができると共に、各ダイオード（Ｄυ。

（ｔ＋ｚ）及び（Ｄ３）　、（Ｄ４）における内部抵抗
ｒにより帰還信号Ｐ１〜Ｐ４の電圧制限を図ることがで
きる。

このように、ダイオード（Ｄ）を各帰還ループｌ、〜！
４に接続することによって、各帰還ループｉｓ〜ｉ、４
に帰還抵抗とバイアス用のコンデンサを並列に接続した
ことと等価になり、最高動作周波数の向上並びに高速動
作を図ることができる。

しかも、ダイオード（Ｄ）は、小面積で形成することが
できるため、高速動作が可能な上記フリップフロップ回
路（Ａ２）の高集積化を図ることができる。また、ダイ
オード（Ｄ）は、通常のＦＥＴ製造プロセスで同時に形
成することができるため、製造プロセス上、何ら変更す
ることを要しない。

〔発明の効果〕

本発明に係るフリップフロップ回路によれば、回路構成
を簡略化させて消費電力の低減化が図れると共に、フリ
ップフロップ回路を構成する論理ゲートの数が削減でき
、最高動作周波数の向上及び高速動作が実現できる。

また、本発明に係るフリップフロップ回路によれば、通
常のＦＥＴに関する製造プロセスを踏襲しながらも、各
転送部における寄生容量の充放電が高速化でき、最高動
作周波数の向上並びにフリップフロップ回路自体の高集
積化を図ることができる。

【図面の簡単な説明】

第１図は第１実施例に係るマスタスレーブ型フリップフ
ロップ回路の構成を示す論理回路図、第２図はその動作
を示すタイミングチャート、第３図は第１実施例に係る
論理ゲートを示す等価回路図、第４図は第１実施例に係
るマスタスレーブ型フリップフロ２１回路の構成を示す
等価回路図、第５図は第２実施例に係るマスタスレーブ
型フリップフロップ回路の構成を示す論理回路図、第６
図は第２実施例に係るダイオードを等価的に示す説明図
、第７図は第２実施例に係るダイオードを示す構成図、
第８図は第２実施例に係るマスタスレーブ型フリップフ
ロ７１回路の構成を示す等価回路図、第９図はその動作
を示すタイミングチャート、第１０図は従来例に係るマ
スクスレーブ型フリップフロップ回路の構成を示す論理
回路図、第１１図は提案例に係るマスタスレーブ型フリ
ップフロップ回路の構成を示す論理回路図、第１２図は
他の提案例に係るマスタスレーブ型フリップフロップ回
路の構成を示す論理回路図である。 （Ａ、）及び（八２）はマスタスレーブ型フリップフロ
ップ回路、（１）はマスタフリップフロップ回路、（２
）はスレーブフリップフロップ回路、（３）は第１の転
送部、（４）は第１のデータ保持部、（５）は第２の転
送部、（６）は第２のデータ保持部、（Ｇ１）〜（Ｇ４
）は論理ゲート、（ｇｌ）〜（ｇ４）は転送ゲート、（
１１）〜（Ｉ４）はインバータ、（貼）〜（Ｄ、）はダ
イオードである。

Claims (1)

1. 【特許請求の範囲】 １、セット側入力端子に供給される入力パルス信号と、
   リセット側入力端子に供給される反転入力パルス信号を
   、所定のクロック信号が供給される第１の転送部を介し
   て帰還ループを有する第１のデータ保持部に供給し、更
   に該第１のデータ保持部からの第１の出力パルス信号及
   び第１の反転出力パルス信号を、反転クロック信号が供
   給される第２の転送部を介して帰還ループを有する第２
   のデータ保持部に供給し、該第２のデータ保持部から第
   ２の出力パルス信号及び第２の反転出力パルス信号を出
   力してなるフリップフロップ回路において、 上記第１の転送部と上記第１のデータ保持部における各
   セット側回路及びリセット側回路を夫々ＡＮＤとＮＯＲ
   からなる１つの論理ゲートで構成すると共に、上記第２
   の転送部と上記第２のデータ保持部における各セット側
   回路及びリセット側回路を夫々ＡＮＤとＮＯＲからなる
   １つの論理ゲートで構成してなるフリップフロップ回路
   。 ２、セット側入力端子に供給される入力パルス信号と、
   リセット側入力端子に供給される反転入力パルス信号を
   、所定のクロック信号が供給される第１の転送部を介し
   て帰還ループを有する第１のデータ保持部に供給し、更
   に該第１のデータ保持部からの第１の出力パルス信号及
   び第１の反転出力パルス信号を、反転クロック信号が供
   給される第２の転送部を介して帰還ループを有する第２
   のデータ保持部に供給し、該第２のデータ保持部から第
   ２の出力パルス信号及び第２の反転出力パルス信号を出
   力してなるフリップフロップ回路において、 上記第１及び第２の転送部を夫々転送ゲートで構成する
   と共に、上記第１及び第２のデータ保持部を夫々インバ
   ータで構成し、上記第１及び第２のデータ保持部の各帰
   還ループに夫々ダイオードを接続してなるフリップフロ
   ップ回路。