KR20180058111A

KR20180058111A - 플립 플롭

Info

Publication number: KR20180058111A
Application number: KR1020160156812A
Authority: KR
Inventors: 황현철; 김민수; 이대성
Original assignee: 삼성전자주식회사
Priority date: 2016-11-23
Filing date: 2016-11-23
Publication date: 2018-05-31
Also published as: US20180145661A1; US20190379361A1; CN108092647B; TWI716624B; US10396761B2; TW201820786A; KR102596875B1; DE102017119258A1; CN108092647A; US10911032B2

Abstract

플립 플롭은 반전 입력 데이터로 제1 노드를 충전하는 제1 노드 충전 회로, 입력 데이터로 제2 노드를 충전하는 제2 노드 충전 회로 및 제1 내지 제8 엔모스 트랜지스터들로 구성되고, 클럭 신호의 상승 에지에서 래치된 입력 데이터가 반전된 반전 입력 데이터로 제6 노드를 충전하는 내부 회로를 포함한다. 플립 플롭은 클럭 신호의 상승 에지에서 입력 데이터를 래치하고, 래치된 입력 데이터를 출력 데이터로서 출력한다.

Description

플립 플롭{FLIP FLOP}

본 발명은 논리 회로에 관한 것이다. 보다 상세하게는, 본 발명은 클럭 신호의 상승 에지에서 입력 데이터를 래치하여 래치된 입력 데이터를 출력 데이터로서 출력하는 플립 플롭에 관한 것이다.

최근, 모바일 컨버전스(mobile convergence)가 진행됨에 따라 모바일 기기(예를 들어, 스마트폰 등)의 저전력화 기술에 대한 관심이 높아지고 있다. 일반적으로, 모바일 기기는 배터리라는 제한된 전원(power)을 사용하기 때문에, 모바일 기기의 저전력화를 위해서는 효율적인 전원 관리뿐 만 아니라, 모바일 기기를 저전력 플립 플롭으로 구성된 저전력 칩(chip)으로 설계할 필요가 있다. 한편, 마스터-슬레이브 플립 플롭은 작은 면적으로 제조되면서도 높은 신뢰성을 가져 모바일 기기에 사용되는 플립 플롭으로서 오랫동안 사용되어 왔다. 그러나, 종래의 마스터-슬레이브 플립 플롭은 클럭 신호에 의해 충전과 방전을 반복하는 내부 노드들을 포함하기 때문에, 입력 데이터의 변화가 없는 경우에도 전력을 소모한다는 문제점이 있다. 이에, 종래의 마스터-슬레이브 플립 플롭은 동작 주파수가 계속 증가하고 있는 최근의 모바일 기기에 요구되는 저전력 수준을 만족시키지 못하고 있다.

본 발명의 일 목적은 클럭 신호에 의해 충전과 방전을 반복하는 내부 노드들을 포함하지 않음으로써 입력 데이터의 변화가 없는 경우에 전력을 소모하지 않아 저전력으로 동작할 수 있는 플립 플롭(또는, 시퀀셜(sequential) 회로로 명명)을 제공하는 것이다. 다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 플립 플롭은 반전 입력 데이터로 제1 노드를 충전하는 제1 노드 충전 회로, 입력 데이터로 제2 노드를 충전하는 제2 노드 충전 회로, 상기 제1 노드에 연결된 제1 단자, 제2 단자 및 게이트 단자를 포함하는 제1 엔모스 트랜지스터, 상기 제1 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 저전압에 연결된 제2 단자 및 게이트 단자를 포함하는 제2 엔모스 트랜지스터, 상기 제1 노드에 연결된 제1 단자, 제2 단자 및 상기 제2 노드에 연결된 게이트 단자를 포함하는 제3 엔모스 트랜지스터, 상기 제2 노드에 연결된 제1 단자, 제2 단자 및 게이트 단자를 포함하는 제4 엔모스 트랜지스터, 상기 제4 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 상기 저전압에 연결된 제2 단자 및 게이트 단자를 포함하는 제5 엔모스 트랜지스터, 상기 제2 노드에 연결된 제1 단자, 제2 단자 및 상기 제1 노드에 연결된 게이트 단자를 포함하는 제6 엔모스 트랜지스터, 상기 제3 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 제6 노드에 연결된 제2 단자 및 클럭 신호를 수신하는 게이트 단자를 포함하는 제7 엔모스 트랜지스터, 상기 제6 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 제5 노드에 연결된 제2 단자 및 상기 클럭 신호를 수신하는 게이트 단자를 포함하는 제8 엔모스 트랜지스터, 및 상기 제6 노드와 상기 출력 데이터가 출력되는 출력 노드 사이에 연결된 인버터 회로를 포함할 수 있다. 이 때, 상기 클럭 신호의 상승 에지에서 상기 입력 데이터가 래치되고, 래치된 입력 데이터는 출력 데이터로서 출력될 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 플립 플롭은 클럭 신호가 입력되는 제1 입력 단자, 입력 데이터가 입력되는 제2 입력 단자 및 클럭 신호와 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제1 오어 게이트 소자, 상기 제1 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 제2 노드에 연결된 제2 입력 단자 및 상기 제1 오어 게이트 소자의 상기 오어 연산 결과와 상기 제2 노드의 전압 신호에 대한 낸드 연산 결과가 출력되는 제1 노드에 연결된 출력 단자를 포함하는 제1 낸드 게이트 소자, 반전 입력 데이터가 입력되는 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 반전 입력 데이터와 상기 클럭 신호에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제2 오어 게이트 소자, 상기 제1 노드에 연결된 제1 입력 단자, 상기 제2 오어 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제1 노드의 전압 신호와 상기 제2 오어 게이트 소자의 상기 오어 연산 결과에 대한 낸드 연산 결과가 출력되는 상기 제2 노드에 연결된 출력 단자를 포함하는 제2 낸드 게이트 소자, 상기 제1 오어 게이트 소자의 상기 제2 입력 단자와 상기 제2 오어 게이트 소자의 상기 제1 입력 단자 사이에 연결되고, 상기 입력 데이터를 반전하여 상기 반전 입력 데이터를 출력하는 제1 인버터 소자, 상기 제1 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 클럭 신호와 상기 제1 노드의 상기 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제3 앤드 게이트 소자, 상기 제3 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 제6 노드에 연결된 제2 입력 단자 및 상기 제3 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 제6 노드의 전압 신호에 대한 노어 연산 결과가 출력되는 제5 노드에 연결된 출력 단자를 포함하는 제1 노어 게이트 소자, 상기 제2 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 제2 노드의 상기 전압 신호와 상기 클럭 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제4 앤드 게이트 소자, 상기 제5 노드에 연결된 제1 입력 단자, 상기 제4 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제5 노드의 전압 신호와 상기 제4 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 노어 연산 결과가 출력되는 상기 제6 노드에 연결된 출력 단자를 포함하는 제2 노어 게이트 소자, 및 상기 제6 노드와 출력 노드 사이에 연결되고, 상기 제6 노드의 상기 전압 신호를 반전하여 출력 데이터를 출력하는 제2 인버터 소자를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 플립 플롭은 제2 노드에 연결된 제1 입력 단자, 클럭 신호가 입력되는 제2 입력 단자, 제5 노드에 연결된 제3 입력 단자 및 상기 제2 노드의 전압 신호, 상기 클럭 신호 및 상기 제5 노드의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제1 앤드 게이트 소자, 상기 제1 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 입력 데이터가 입력되는 제2 입력 단자 및 상기 제1 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제1 오어 게이트 소자, 상기 제1 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 제2 노드에 연결된 제2 입력 단자 및 상기 제1 오어 게이트 소자의 상기 오어 연산 결과와 상기 제2 노드의 상기 전압 신호에 대한 낸드 연산 결과가 출력되는 제1 노드에 연결된 출력 단자를 포함하는 제1 낸드 게이트 소자, 상기 제1 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 제6 노드에 연결된 제3 입력 단자 및 상기 제1 노드의 전압 신호, 상기 클럭 신호 및 상기 제6 노드의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제2 앤드 게이트 소자, 반전 입력 데이터가 입력되는 제1 입력 단자, 상기 제2 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 반전 입력 데이터와 상기 제2 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제2 오어 게이트 소자, 상기 제1 노드에 연결된 제1 입력 단자, 상기 제2 오어 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제1 노드의 상기 전압 신호와 상기 제2 오어 게이트 소자의 상기 오어 연산 결과에 대한 낸드 연산 결과가 출력되는 상기 제2 노드에 연결된 출력 단자를 포함하는 제2 낸드 게이트 소자, 상기 제1 오어 게이트 소자의 상기 제2 입력 단자와 상기 제2 오어 게이트 소자의 상기 제1 입력 단자 사이에 연결되고, 상기 입력 데이터를 반전하여 상기 반전 입력 데이터를 출력하는 제1 인버터 소자, 상기 반전 입력 데이터가 입력되는 제1 입력 단자, 상기 제1 노드에 연결된 제2 입력 단자 및 상기 반전 입력 데이터와 상기 제1 노드의 상기 전압 신호에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제3 오어 게이트 소자, 상기 제3 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 상기 제1 노드에 연결된 제3 입력 단자 및 상기 제3 오어 게이트 소자의 상기 오어 연산 결과, 상기 클럭 신호 및 상기 제1 노드의 상기 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제3 앤드 게이트 소자, 상기 제3 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 제6 노드에 연결된 제2 입력 단자 및 상기 제3 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 제6 노드의 상기 전압 신호에 대한 노어 연산 결과가 출력되는 상기 제5 노드에 연결된 출력 단자를 포함하는 제1 노어 게이트 소자, 상기 제2 노드에 연결된 제1 입력 단자, 상기 입력 데이터가 입력되는 제2 입력 단자 및 상기 제2 노드의 상기 전압 신호와 상기 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제4 오어 게이트 소자, 상기 제2 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 상기 제4 오어 게이트 소자의 상기 출력 단자에 연결된 제3 입력 단자 및 상기 제2 노드의 상기 전압 신호, 상기 클럭 신호 및 상기 제4 오어 게이트 소자의 상기 오어 연산 결과에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제4 앤드 게이트 소자, 상기 제5 노드에 연결된 제1 입력 단자, 상기 제4 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제5 노드의 상기 전압 신호와 상기 제4 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 노어 연산 결과가 출력되는 상기 제6 노드에 연결된 출력 단자를 포함하는 제2 노어 게이트 소자, 및 상기 제6 노드와 출력 노드 사이에 연결되고, 상기 제6 노드의 상기 전압 신호를 반전하여 출력 데이터를 출력하는 제2 인버터 소자를 포함할 수 있다.

본 발명의 실시예들에 따른 플립 플롭은 반전 입력 데이터(즉, 입력 데이터가 반전된 데이터)로 충전되는 내부 노드와 입력 데이터로 충전되는 내부 노드가 교차 연결되어 상보적으로 동작하여 노드 값을 고정(즉, 상기 내부 노드들은 입력 데이터의 변화가 없을 때 클럭 신호에 의한 방전과 충전을 반복하지 않음)시킴으로써, 입력 데이터의 변화가 없는 경우 불필요한 전력 소모를 방지할 수 있고, 그에 따라, 저전력으로 동작할 수 있다. 다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1a는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이다.
도 1b는 도 1a의 플립 플롭을 구체화한 회로도이다.
도 2는 도 1b의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.
도 3은 도 1b의 플립 플롭이 동작하는 일 예를 나타내는 타이밍도이다.
도 4는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이다.
도 5a 및 도 5b는 도 4의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 6은 도 4의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.
도 7a 및 도 7b는 도 6의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이다.
도 9a 및 도 9b는 도 8의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 10은 도 8의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.
도 11a 및 도 11b는 도 10의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이다.
도 13a 및 도 13b는 도 12의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 14는 도 12의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.
도 15a 및 도 15b는 도 14의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이다.
도 17은 도 16의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이다.
도 19는 도 18의 집적 회로 내 스캔 체인 회로에 포함된 플립 플롭의 동작을 설명하기 위한 타이밍도이다.
도 20는 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복된 설명을 생략하기로 한다.

도 1a는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이고, 도 1b는 도 1a의 플립 플롭을 구체화한 회로도이며, 도 2는 도 1b의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이고, 도 3은 도 1b의 플립 플롭이 동작하는 일 예를 나타내는 타이밍도이다.

도 1a 내지 도 3을 참조하면, 플립 플롭(100)은 제1 노드 충전 회로(120), 제2 노드 충전 회로(140) 및 제1 내지 제8 엔모스(n-channel metal oxide semiconductor; NMOS) 트랜지스터들(NT1, ..., NT8)을 포함할 수 있다. 실시예에 따라, 플립 플롭(100)은 인버터 회로(160)를 더 포함할 수 있다. 플립 플롭(100)은 상기 구성에 기초하여 클럭 신호(CK)의 상승 에지(rising edge)에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 즉, 플립 플롭(100)은 클럭 신호(CK)의 상승 에지에서 트리거(trigger)될 수 있다.

제1 노드 충전 회로(120)는 입력 데이터(D)가 반전된 데이터 즉, 반전 입력 데이터(DN)로 제1 노드(N1)를 충전할 수 있다. 일 실시예에서, 제1 노드 충전 회로(120)는 제1 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터(PT1), 제3 피모스 트랜지스터(PT3) 및 제9 피모스 트랜지스터(PT9)를 포함할 수 있다. 제1 피모스 트랜지스터(PT1)는 고전압(VDD)에 연결된 제1 단자, 제3 노드(N3)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제1 피모스 트랜지스터(PT1)가 클럭 신호(CK)에 응답하여 턴온되면, 고전압(VDD)이 제3 노드(N3)에 인가될 수 있다. 제3 피모스 트랜지스터(PT3)는 제3 노드(N3)에 연결된 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제3 피모스 트랜지스터(PT3)가 입력 데이터(D)에 응답하여 턴온되면, 제3 노드(N3)와 제1 노드(N1)가 연결될 수 있다. 제9 피모스 트랜지스터(PT9)는 제3 노드(N3)에 연결된 제1 단자, 제6 노드(N6)에 연결된 제2 단자 및 제5 노드(N5)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제9 피모스 트랜지스터(PT9)가 제5 노드(N5)의 전압 신호에 응답하여 턴온되면, 제3 노드(N3)와 제6 노드(N6)가 연결될 수 있다. 실시예에 따라, 제1 노드 충전 회로(120)는 데이터 유지를 위한 키퍼(keeper) 등과 같은 보조 역할을 수행하는 트랜지스터들을 더 포함할 수 있다. 예를 들어, 제1 노드 충전 회로(120)는 고전압(VDD)에 연결된 제1 단자, 제3 노드(N3)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함하는 제2 피모스 트랜지스터(PT2), 고전압(VDD)에 연결된 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함하는 제4 피모스 트랜지스터(PT4), 및 제6 노드(N6)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제5 노드(N5)에 연결된 게이트 단자를 포함하는 제9 엔모스 트랜지스터(NT9)를 더 포함할 수 있다. 다만, 이에 대해서는 도 4 내지 도 5b를 참조하여 구체적으로 설명하기로 한다.

제2 노드 충전 회로(140)는 입력 데이터(D)로 제2 노드(N2)를 충전할 수 있다. 일 실시예에서, 제2 노드 충전 회로(140)는 제5 피모스 트랜지스터(PT5), 제7 피모스 트랜지스터(PT7) 및 제10 피모스 트랜지스터(PT10)를 포함할 수 있다. 제5 피모스 트랜지스터(PT5)는 고전압(VDD)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제5 피모스 트랜지스터(PT5)가 클럭 신호(CK)에 응답하여 턴온되면, 고전압(VDD)이 제4 노드(N4)에 인가될 수 있다. 제7 피모스 트랜지스터(PT7)는 제4 노드(N4)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제7 피모스 트랜지스터(PT7)가 반전 입력 데이터(DN)에 응답하여 턴온되면, 제4 노드(N4)와 제2 노드(N2)가 연결될 수 있다. 제10 피모스 트랜지스터(PT10)는 제4 노드(N4)에 연결된 제1 단자, 제5 노드(N5)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제10 피모스 트랜지스터(PT10)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 제4 노드(N4)와 제5 노드(N5)가 연결될 수 있다. 실시예에 따라, 제2 노드 충전 회로(140)는 데이터 유지를 위한 키퍼 등과 같은 보조 역할을 수행하는 트랜지스터들을 더 포함할 수 있다. 예를 들어, 제2 노드 충전 회로(140)는 고전압(VDD)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함하는 제6 피모스 트랜지스터(PT6), 고전압(VDD)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함하는 제8 피모스 트랜지스터(PT8), 및 제5 노드(N5)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함하는 제10 엔모스 트랜지스터(NT10)를 더 포함할 수 있다. 다만, 이에 대해서는 도 4 내지 도 5b를 참조하여 구체적으로 설명하기로 한다.

제1 엔모스 트랜지스터(NT1)와 제2 엔모스 트랜지스터(NT2)는 제1 노드(N1)와 저전압(GND) 사이에 직렬 연결될 수 있다. 예를 들어, 저전압(GND)은 접지(ground) 전압일 수 있다. 일 실시예에서, 도 1a 및 도 1b에 도시된 바와 같이, 제1 엔모스 트랜지스터(NT1)는 제1 노드(N1)에 연결된 제1 단자, 제2 엔모스 트랜지스터(NT2)의 제1 단자에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함하고, 제2 엔모스 트랜지스터(NT2)는 제1 엔모스 트랜지스터(NT1)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함할 수 있다. 이 경우, 제1 엔모스 트랜지스터(NT1)가 제2 노드(N4)의 전압 신호에 응답하여 턴온되고, 제2 엔모스 트랜지스터(NT2)가 입력 데이터(D)에 응답하여 턴온되면, 저전압(GND)이 제1 노드(N1)에 인가될 수 있다. 다른 실시예에서, 제1 엔모스 트랜지스터(NT1)는 제1 노드(N1)에 연결된 제1 단자, 제2 엔모스 트랜지스터(NT2)의 제1 단자에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함하고, 제2 엔모스 트랜지스터(NT2)는 제1 엔모스 트랜지스터(NT1)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이 경우, 제1 엔모스 트랜지스터(NT1)가 입력 데이터(D)에 응답하여 턴온되고, 제2 엔모스 트랜지스터(NT2)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제1 노드(N1)에 인가될 수 있다. 제4 엔모스 트랜지스터(NT4)와 제5 엔모스 트랜지스터(NT5)는 제2 노드(N2)와 저전압(GND) 사이에 직렬 연결될 수 있다. 일 실시예에서, 도 1a 및 도 1b에 도시된 바와 같이, 제4 엔모스 트랜지스터(NT4)는 제2 노드(N2)에 연결된 제1 단자, 제5 엔모스 트랜지스터(NT5)의 제1 단자에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함하고, 제5 엔모스 트랜지스터(NT5)는 제4 엔모스 트랜지스터(NT4)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함할 수 있다. 이 경우, 제4 엔모스 트랜지스터(NT4)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되고, 제5 엔모스 트랜지스터(NT5)가 반전 입력 데이터(DN)에 응답하여 턴온되면, 저전압(GND)이 제2 노드(N2)에 인가될 수 있다. 다른 실시예에서, 제4 엔모스 트랜지스터(NT4)는 제2 노드(N2)에 연결된 제1 단자, 제5 엔모스 트랜지스터(NT5)의 제1 단자에 연결된 제2 단자 및 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함하고, 제5 엔모스 트랜지스터(NT5)는 제4 엔모스 트랜지스터(NT4)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이 경우, 제4 엔모스 트랜지스터(NT4)가 반전 입력 데이터(DN)에 응답하여 턴온되고, 제5 엔모스 트랜지스터(NT5)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제2 노드(N2)에 인가될 수 있다.

제3 엔모스 트랜지스터(NT3)는 제1 노드(N1)에 연결된 제1 단자, 제7 엔모스 트랜지스터(NT7)의 제1 단자에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제3 엔모스 트랜지스터(NT3)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 제7 엔모스 트랜지스터(NT7)의 제1 단자와 제1 노드(N1)가 연결될 수 있다. 제7 엔모스 트랜지스터(NT7)는 제3 엔모스 트랜지스터(NT3)의 제2 단자에 연결된 제1 단자, 제6 노드(N6)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제7 엔모스 트랜지스터(NT7)가 클럭 신호(CK)에 응답하여 턴온되면, 제3 엔모스 트랜지스터(NT3)의 제2 단자와 제6 노드(N6)가 연결될 수 있다. 제6 엔모스 트랜지스터(NT6)는 제2 노드(N2)에 연결된 제1 단자, 제8 엔모스 트랜지스터(NT8)의 제1 단자에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제6 엔모스 트랜지스터(NT6)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 제8 엔모스 트랜지스터(NT8)의 제1 단자와 제2 노드(N2)가 연결될 수 있다. 제8 엔모스 트랜지스터(NT8)는 제6 엔모스 트랜지스터(NT6)의 제2 단자에 연결된 제1 단자, 제5 노드(N5)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제8 엔모스 트랜지스터(NT8)가 클럭 신호(CK)에 응답하여 턴온되면, 제6 엔모스 트랜지스터(NT6)의 제2 단자와 제5 노드(N5)가 연결될 수 있다. 이와 같이, 반전 입력 데이터(DN)로 충전되는 내부 노드 즉, 제1 노드(N1)는 우측 구성에 있는 제6 엔모스 트랜지스터(NT6)의 게이트 단자에 연결되고, 입력 데이터(D)로 충전되는 내부 노드 즉, 제2 노드(N2)는 좌측 구성에 있는 제3 엔모스 트랜지스터(NT3)의 게이트 단자에 연결될 수 있다. 즉, 반전 입력 데이터(DN)로 충전되는 내부 노드 즉, 제1 노드(N1)와 입력 데이터(D)로 충전되는 내부 노드 즉, 제2 노드(N2)가 교차 연결되어 상보적으로 동작하여 노드 값을 고정시키기 때문에, 상기 내부 노드들(즉, 제1 노드(N1)와 제2 노드(N2))은 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있다. 또한, 반전 입력 데이터(DN)로 충전되는 내부 노드 즉, 제6 노드(N6)와 입력 데이터(D)로 충전되는 내부 노드 즉, 제5 노드(N5)가 교차 연결되어 상보적으로 동작하여 노드 값을 고정시키기 때문에, 상기 내부 노드들(즉, 제5 노드(N5)와 제6 노드(N6))도 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있다. 그 결과, 플립 플롭(100)은 입력 데이터(D)의 변화가 없는 경우 불필요한 전력 소모를 방지할 수 있고, 그에 따라, 저전력으로 동작할 수 있다.

인버터 회로(160)는 제6 노드(N6)와 출력 노드(OUT) 사이에 연결될 수 있다. 따라서, 인버터 회로(160)는 제6 노드(N6)의 전압 신호(즉, 반전 입력 데이터(DN))를 반전하여 출력 노드(OUT)를 통해 출력 데이터(Q)(즉, 클럭 신호(CK)의 상승 에지에서 래치된 입력 데이터(D))를 출력할 수 있다. 일 실시예에서, 인버터 회로(160)는 제11 피모스 트랜지스터(PT11) 및 제11 엔모스 트랜지스터(NT11)를 포함할 수 있다. 제11 피모스 트랜지스터(PT11)는 고전압(VDD)에 연결된 제1 단자, 출력 노드(OUT)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제11 피모스 트랜지스터(PT11)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 출력 노드(OUT)에 인가될 수 있다. 제11 엔모스 트랜지스터(NT11)는 출력 노드(OUT)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제11 엔모스 트랜지스터(NT11)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 출력 노드(OUT)에 인가될 수 있다. 이와 관련하여, 플립 플롭(100)의 구체적인 동작은 데이터 유지를 위한 키퍼 등과 같은 보조 역할을 수행하는 트랜지스터들을 포함하는 플립 플롭(200)의 구성을 중심으로 도 4 내지 도 5b를 참조하여 설명하기로 한다. 다시 말하면, 플립 플롭(100)은 보조 역할을 수행하는 트랜지스터들을 포함하지 않는다는 점을 제외하고는 플립 플롭(200)과 실질적으로 동일하게 동작하는 것이다.

한편, 플립 플롭(100)은 논리 소자들로 표현될 수도 있다. 구체적으로, 플립 플롭(100)은 제1 오어 게이트 소자(OR1), 제1 낸드 게이트 소자(NAND1), 제1 인버터 소자(INV1), 제2 오어 게이트 소자(OR2), 제2 낸드 게이트 소자(NAND2), 제3 앤드 게이트 소자(AND3), 제1 노어 게이트 소자(NOR1), 제4 앤드 게이트 소자(AND4) 및 제2 노어 게이트 소자(NOR2)를 포함할 수 있다. 실시예에 따라, 플립 플롭(100)은 제2 인버터 소자(INV2)를 더 포함할 수 있다. 제1 오어 게이트 소자(OR1)는 클럭 신호(CK)가 입력되는 제1 입력 단자, 입력 데이터(D)가 입력되는 제2 입력 단자 및 클럭 신호(CK)와 입력 데이터(D)에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제1 낸드 게이트 소자(NAND1)는 제1 오어 게이트 소자(OR1)의 출력 단자에 연결된 제1 입력 단자, 제2 노드(N2)에 연결된 제2 입력 단자 및 제1 오어 게이트 소자(OR1)의 오어 연산 결과와 제2 노드(N2)의 전압 신호에 대한 낸드 연산 결과를 출력하는 출력 단자(즉, 제1 노드(N1))를 포함할 수 있다. 제1 인버터 소자(INV1)는 제1 오어 게이트 소자(OR1)의 제2 입력 단자와 제2 오어 게이트 소자(OR2)의 제1 입력 단자 사이에 연결되고, 입력 데이터(D)를 반전하여 반전 입력 데이터(DN)를 출력할 수 있다. 제2 오어 게이트 소자(OR2)는 반전 입력 데이터(DN)가 입력되는 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자 및 반전 입력 데이터(DN)와 클럭 신호(CK)에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제2 낸드 게이트 소자(NAND2)는 제1 노드(N1)에 연결된 제1 입력 단자, 제2 오어 게이트 소자(OR2)의 출력 단자에 연결된 제2 입력 단자 및 제1 노드(N1)의 전압 신호와 제2 오어 게이트 소자(OR2)의 오어 연산 결과에 대한 낸드 연산 결과를 출력하는 출력 단자(즉, 제2 노드(N2))를 포함할 수 있다. 제3 앤드 게이트 소자(AND3)는 제1 노드(N1)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 반전 입력 데이터(DN)가 입력되는 제3 입력 단자, 및 반전 입력 데이터(DN), 클럭 신호(CK) 및 제1 노드(N1)의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 실시예에 따라, 제3 앤드 게이트 소자(AND3)에 반전 입력 데이터(DN)가 입력되지 않을 수 있다. 이 경우, 제3 앤드 게이트 소자(AND3)는 제1 노드(N1)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 및 클럭 신호(CK)와 제1 노드(N1)의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 하지만, 반전 입력 데이터(DN)가 입력되는 경우와 비교할 때 앤드 연산 결과는 동일하다. 제1 노어 게이트 소자(NOR1)는 제3 앤드 게이트 소자(AND3)의 출력 단자에 연결된 제1 입력 단자, 제6 노드(N6)에 연결된 제2 입력 단자 및 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과와 제6 노드(N6)의 전압 신호에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제5 노드(N5))를 포함할 수 있다. 제4 앤드 게이트 소자(AND4)는 제2 노드(N2)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 입력 데이터(D)가 입력되는 제3 입력 단자 및 제2 노드(N2)의 전압 신호, 클럭 신호(CK) 및 입력 데이터(D)에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 실시예에 따라, 제4 앤드 게이트 소자(AND4)에 입력 데이터(D)가 입력되지 않을 수 있다. 이 경우, 제4 앤드 게이트 소자(AND4)는 제2 노드(N2)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 및 제2 노드(N2)의 전압 신호와 클럭 신호(CK)에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 하지만, 입력 데이터(D)가 입력되는 경우와 비교할 때 앤드 연산 결과는 동일하다. 제2 노어 게이트 소자(NOR2)는 제5 노드(N5)에 연결된 제1 입력 단자, 제4 앤드 게이트 소자(AND4)의 출력 단자에 연결된 제2 입력 단자 및 제5 노드(N5)의 전압 신호와 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제6 노드(N6))를 포함할 수 있다. 제2 인버터 소자(INV2)는 제6 노드(N6)와 출력 노드(OUT) 사이에 연결되고, 제6 노드(N6)의 전압 신호를 반전하여 출력 데이터(Q)를 출력할 수 있다. 이와 관련하여, 플립 플롭(100)의 구체적인 동작은 데이터 유지를 위한 키퍼 등과 같은 보조 역할을 수행하는 논리 소자들을 포함하는 플립 플롭(200)의 구성을 중심으로 도 6 내지 도 7b를 참조하여 설명하기로 한다. 다시 말하면, 플립 플롭(100)은 보조 역할을 수행하는 논리 소자들을 포함하지 않는다는 점을 제외하고는 플립 플롭(200)과 실질적으로 동일하게 동작하는 것이다.

상술한 바와 같이, 플립 플롭(100)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 플립 플롭(100)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치(즉, TIA로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 로우(low) 레벨을 가지므로, 플립 플롭(100)은 논리 로우 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 한편, 플립 플롭(100)은 클럭 신호(CK)의 상승 에지에서만 트리거되기 때문에, 플립 플롭(100)에서 출력되는 출력 데이터(Q)는 클럭 신호(CK)의 다음 상승 에지까지 변하지 않는다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TIB로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 하이(high) 레벨을 가지므로, 플립 플롭(100)은 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 로우 레벨에서 논리 하이 레벨로 변하는 것이다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TIC로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 하이 레벨을 가지므로, 플립 플롭(100)은 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 하이 레벨을 유지하는 것이다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TID로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 로우 레벨을 가지므로, 플립 플롭(100)은 논리 로우 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 하이 레벨에서 논리 로우 레벨로 변하는 것이다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TIE로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 로우 레벨을 가지므로, 플립 플롭(100)은 논리 로우 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 로우 레벨을 유지하는 것이다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TIF로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 하이 레벨을 가지므로, 플립 플롭(100)은 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 로우 레벨에서 논리 하이 레벨로 변하는 것이다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 입력 데이터(D)를 래치(즉, TIG로 표시)하고, 래치된 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 이 때, 래치된 입력 데이터(D)가 논리 하이 레벨을 가지므로, 플립 플롭(100)은 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 즉, 플립 플롭(100)에서 출력되는 출력 데이터(Q)가 논리 하이 레벨을 유지하는 것이다.

일 실시예에서, 플립 플롭(100)은 출력 데이터(Q)를 논리 로우 레벨로 리셋시키는 리셋(reset) 기능을 포함할 수 있다. 이 경우, 플립 플롭(100)은 리셋 신호를 수신할 수 있고, 리셋 신호가 논리 하이 레벨을 가질 때 출력 데이터(Q)를 논리 로우 레벨로 리셋시킬 수 있다. 다른 실시예에서, 플립 플롭(100)은 출력 데이터(Q)를 논리 하이 레벨로 셋시키는 셋(set) 기능을 포함할 수 있다. 이 경우, 플립 플롭(100)은 셋 신호를 수신할 수 있고, 셋 신호가 논리 하이 레벨을 가질 때 출력 데이터(Q)를 논리 하이 레벨로 셋시킬 수 있다. 또 다른 실시예에서, 플립 플롭(100)은 출력 데이터(Q)를 논리 로우 레벨로 리셋시키는 리셋 기능 및 출력력 데이터(Q)를 논리 하이 레벨로 셋시키는 셋 기능을 모두 포함할 수 있다. 이 경우, 플립 플롭(100)은 리셋 신호와 셋 신호를 수신할 수 있고, 리셋 신호가 논리 하이 레벨을 가질 때 출력 데이터(Q)를 논리 로우 레벨로 리셋시킬 수 있으며, 셋 신호가 논리 하이 레벨을 가질 때 출력 데이터(Q)를 논리 하이 레벨로 셋시킬 수 있다. 실시예에 따라, 플립 플롭(100)은 데이터 유지를 위한 리텐션(retention) 기능을 더 포함할 수 있다. 종래의 마스터-슬레이브 플립 플롭은 클럭 신호(CK)에 의해 충전과 방전을 반복하는 내부 노드를 포함하기 때문에, 입력 데이터(D)의 변화가 없는 경우에도 전력을 소모하고 있어 동작 주파수가 계속 증가하고 있는 최근의 모바일 기기에 요구되는 저전력 수준을 만족시키지 못하고 있었다. 반면에, 플립 플롭(100)은 반전 입력 데이터(DN)로 충전되는 내부 노드와 입력 데이터(D)로 충전되는 내부 노드가 교차 연결되어 상보적으로 동작하여 노드 값을 고정시킴으로써, 입력 데이터(D)의 변화가 없는 경우 불필요한 전력 소모를 방지할 수 있고, 그에 따라, 저전력으로 동작할 수 있다. 즉, 교차 연결된 제1 노드(N1)와 제2 노드(N2)는 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있고, 교차 연결된 제5 노드(N5)와 제6 노드(N6)도 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있다. 그 결과, 플립 플롭(100)은 종래의 마스터-슬레이브 플립 플롭에 비해 동작 주파수(예를 들어, 클럭 신호(CK)의 주파수)가 증가하더라도 전력 소모가 크게 증가하지 않으므로, 동작 주파수가 계속 증가하고 있는 최근의 모바일 기기에서 요구되는 저전력 수준을 만족시킬 수 있다. 그 결과, 플립 플롭(100)은 저전력으로 동작 가능하므로, 저전력 고성능 모바일 기기를 구성하기 위한 저전력 고성능 칩에 적용될 수 있다.

도 4는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이고, 도 5a 및 도 5b는 도 4의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 4 내지 도 5b를 참조하면, 플립 플롭(200)은 제1 내지 제11 피모스 트랜지스터들(PT1, ..., PT11) 및 제1 내지 제11 엔모스 트랜지스터들(NT1, ..., NT11)을 포함할 수 있다.

제1 피모스 트랜지스터(PT1)는 고전압(VDD)에 연결된 제1 단자, 제3 노드(N3)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제1 피모스 트랜지스터(PT1)가 클럭 신호(CK)에 응답하여 턴온되면, 고전압(VDD)이 제3 노드(N3)에 인가될 수 있다. 제2 피모스 트랜지스터(PT2)는 고전압(VDD)에 연결된 제1 단자, 제3 노드(N3)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제2 피모스 트랜지스터(PT2)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 제3 노드(N3)에 인가될 수 있다. 제3 피모스 트랜지스터(PT3)는 제3 노드(N3)에 연결된 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제3 피모스 트랜지스터(PT3)가 입력 데이터(D)에 응답하여 턴온되면, 제3 노드(N3)와 제1 노드(N1)가 연결될 수 있다. 제1 엔모스 트랜지스터(NT1)와 제2 엔모스 트랜지스터(NT2)는 제1 노드(N1)와 저전압(GND) 사이에 직렬 연결될 수 있다. 예를 들어, 저전압(GND)은 접지 전압일 수 있다. 일 실시예에서, 도 4에 도시된 바와 같이, 제1 엔모스 트랜지스터(NT1)는 제1 노드(N1)에 연결된 제1 단자, 제2 엔모스 트랜지스터(NT2)의 제1 단자에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함하고, 제2 엔모스 트랜지스터(NT2)는 제1 엔모스 트랜지스터(NT1)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함할 수 있다. 이 경우, 제1 엔모스 트랜지스터(NT1)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되고, 제2 엔모스 트랜지스터(NT2)가 입력 데이터(D)에 응답하여 턴온되면, 저전압(GND)이 제1 노드(N1)에 인가될 수 있다. 다른 실시예에서, 제1 엔모스 트랜지스터(NT1)는 제1 노드(N1)에 연결된 제1 단자, 제2 엔모스 트랜지스터(NT2)의 제1 단자에 연결된 제2 단자 및 입력 데이터(D)를 수신하는 게이트 단자를 포함하고, 제2 엔모스 트랜지스터(NT2)는 제1 엔모스 트랜지스터(NT1)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이 경우, 제1 엔모스 트랜지스터(NT1)가 입력 데이터(D)에 응답하여 턴온되고, 제2 엔모스 트랜지스터(NT2)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제1 노드(N1)에 인가될 수 있다. 제4 피모스 트랜지스터(PT4)는 고전압(VDD)에 연결된 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제4 피모스 트랜지스터(PT4)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 제1 노드(N1)에 인가될 수 있다. 제3 엔모스 트랜지스터(NT3)는 제1 노드(N1)에 연결된 제1 단자, 제7 엔모스 트랜지스터(NT7)의 제1 단자에 연결된 제2 단자 및 제2 노드(N2)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제3 엔모스 트랜지스터(NT3)가 제2 노드(N2)의 전압 신호에 응답하여 턴온되면, 제7 엔모스 트랜지스터(NT7)의 제1 단자와 제1 노드(N1)가 연결될 수 있다.

제5 피모스 트랜지스터(PT5)는 고전압(VDD)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제5 피모스 트랜지스터(PT5)가 클럭 신호(CK)에 응답하여 턴온되면, 고전압(VDD)이 제4 노드(N4)에 인가될 수 있다. 제6 피모스 트랜지스터(PT6)는 고전압(VDD)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제6 피모스 트랜지스터(PT6)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 제4 노드(N4)에 인가될 수 있다. 제7 피모스 트랜지스터(PT7)는 제4 노드(N4)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 입력 데이터(D)가 반전된 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제7 피모스 트랜지스터(PT7)가 반전 입력 데이터(DN)에 응답하여 턴온되면, 제4 노드(N4)와 제2 노드(N2)가 연결될 수 있다. 제4 엔모스 트랜지스터(NT4)와 제5 엔모스 트랜지스터(NT5)는 제2 노드(N2)와 저전압(GND) 사이에 직렬 연결될 수 있다. 일 실시예에서, 도 4에 도시된 바와 같이, 제4 엔모스 트랜지스터(NT4)는 제2 노드(N2)에 연결된 제1 단자, 제5 엔모스 트랜지스터(NT5)의 제1 단자에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함하고, 제5 엔모스 트랜지스터(NT5)는 제4 엔모스 트랜지스터(NT4)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함할 수 있다. 이 경우, 제4 엔모스 트랜지스터(NT4)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되고, 제5 엔모스 트랜지스터(NT5)가 반전 입력 데이터(DN)에 응답하여 턴온되면, 저전압(GND)이 제2 노드(N2)에 인가될 수 있다. 다른 실시예에서, 제4 엔모스 트랜지스터(NT4)는 제2 노드(N2)에 연결된 제1 단자, 제5 엔모스 트랜지스터(NT5)의 제1 단자에 연결된 제2 단자 및 반전 입력 데이터(DN)를 수신하는 게이트 단자를 포함하고, 제5 엔모스 트랜지스터(NT5)는 제4 엔모스 트랜지스터(NT4)의 제2 단자에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이 경우, 제4 엔모스 트랜지스터(NT4)가 반전 입력 데이터(DN)에 응답하여 턴온되고, 제5 엔모스 트랜지스터(NT5)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제2 노드(N2)에 인가될 수 있다. 제8 피모스 트랜지스터(PT8)는 고전압(VDD)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제8 피모스 트랜지스터(PT8)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 제2 노드(N2)에 인가될 수 있다. 제6 엔모스 트랜지스터(NT6)는 제2 노드(N2)에 연결된 제1 단자, 제8 엔모스 트랜지스터(NT8)의 제1 단자에 연결된 제2 단자 및 제1 노드(N1)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제6 엔모스 트랜지스터(NT6)가 제1 노드(N1)의 전압 신호에 응답하여 턴온되면, 제8 엔모스 트랜지스터(NT8)의 제1 단자와 제2 노드(N2)가 연결될 수 있다.

제7 엔모스 트랜지스터(NT7)는 제3 엔모스 트랜지스터(NT3)의 제2 단자에 연결된 제1 단자, 제6 노드(N6)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제7 엔모스 트랜지스터(NT7)가 클럭 신호(CK)에 응답하여 턴온되면, 제3 엔모스 트랜지스터(NT3)의 제2 단자와 제6 노드(N6)가 연결될 수 있다. 제9 피모스 트랜지스터(PT9)는 제3 노드(N3)에 연결된 제1 단자, 제6 노드(N6)에 연결된 제2 단자 및 제5 노드(N5)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제9 피모스 트랜지스터(PT9)가 제5 노드(N5)의 전압 신호에 응답하여 턴온되면, 제3 노드(N3)와 제6 노드(N6)가 연결될 수 있다. 제9 엔모스 트랜지스터(NT9)는 제6 노드(N6)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제5 노드(N5)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제9 엔모스 트랜지스터(NT9)가 제5 노드(N5)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제6 노드(N6)에 인가될 수 있다. 제8 엔모스 트랜지스터(NT8)는 제6 엔모스 트랜지스터(NT6)의 제2 단자에 연결된 제1 단자, 제5 노드(N5)에 연결된 제2 단자 및 클럭 신호(CK)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제8 엔모스 트랜지스터(NT8)가 클럭 신호(CK)에 응답하여 턴온되면, 제6 엔모스 트랜지스터(NT6)의 제2 단자와 제5 노드(N5)가 연결될 수 있다. 제10 피모스 트랜지스터(PT10)는 제4 노드(N4)에 연결된 제1 단자, 제5 노드(N5)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제10 피모스 트랜지스터(PT10)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 제4 노드(N4)와 제5 노드(N5)가 연결될 수 있다. 제10 엔모스 트랜지스터(NT10)는 제5 노드(N5)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제10 엔모스 트랜지스터(NT10)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 제5 노드(N5)에 인가될 수 있다. 제11 피모스 트랜지스터(PT11)는 고전압(VDD)에 연결된 제1 단자, 출력 노드(OUT)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제11 피모스 트랜지스터(PT11)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 고전압(VDD)이 출력 노드(OUT)에 인가될 수 있다. 제11 엔모스 트랜지스터(NT11)는 출력 노드(OUT)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 제6 노드(N6)에 연결된 게이트 단자를 포함할 수 있다. 이에, 제11 엔모스 트랜지스터(NT11)가 제6 노드(N6)의 전압 신호에 응답하여 턴온되면, 저전압(GND)이 출력 노드(OUT)에 인가될 수 있다. 다시 말하면, 제11 피모스 트랜지스터(PT11)와 제11 엔모스 트랜지스터(NT11)는 인버터 회로를 구성하고, 그에 따라, 제6 노드(N6)의 전압 신호가 반전된 반전 전압 신호가 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력될 수 있다.

플립 플롭(200)은 상술한 구성에 기초하여 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 구체적으로, 도 5a에 도시된 바와 같이, 클럭 신호(CK)가 논리 로우 레벨(즉, 0으로 표시)을 가질 때, 제3 노드(N3)의 전압 신호는 고전압(VDD)에 의해 논리 하이 레벨(즉, 1로 표시)을 가질 수 있다. 이 때, 제3 피모스 트랜지스터(PT3)가 입력 데이터(D)에 응답하여 턴온 또는 턴오프되기 때문에, 제1 노드(N1)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 가질 수 있다. 예를 들어, 입력 데이터(D)가 논리 로우 레벨을 갖는 경우, 제1 엔모스 트랜지스터(NT1)와 제2 엔모스 트랜지스터(NT2)는 턴오프되고 제3 피모스 트랜지스터(PT3)가 턴온되기 때문에, 제3 노드(N3)의 전압 신호(즉, 고전압(VDD))가 제1 노드(N1)로 인가되어 제1 노드(N1)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 반면에, 입력 데이터(D)가 논리 하이 레벨을 갖는 경우, 제1 엔모스 트랜지스터(NT1)와 제2 엔모스 트랜지스터(NT2)는 턴온되고 제3 피모스 트랜지스터(PT3)가 턴오프되기 때문에, 저전압(GND)이 제1 노드(N1)로 인가되어 제1 노드(N1)의 전압 신호는 논리 로우 레벨을 가질 수 있다. 다시 말하면, 제1 노드(N1)의 전압 신호와 입력 데이터(D)의 논리 레벨은 상반되기 때문에, 제1 노드(N1)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 가질 수 있다. 또한, 클럭 신호(CK)가 논리 로우 레벨을 가질 때, 제4 노드(N4)의 전압 신호는 고전압(VDD)에 의해 논리 하이 레벨을 가질 수 있다. 이 때, 제7 피모스 트랜지스터(PT7)가 반전 입력 데이터(DN)에 응답하여 턴온 또는 턴오프되기 때문에, 제2 노드(N2)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 가질 수 있다. 예를 들어, 반전 입력 데이터(DN)가 논리 로우 레벨을 갖는 경우, 제4 엔모스 트랜지스터(NT4)와 제5 엔모스 트랜지스터(NT5)는 턴오프되고 제7 피모스 트랜지스터(PT7)가 턴온되기 때문에, 제4 노드(N4)의 전압 신호(즉, 고전압(VDD))가 제2 노드(N2)로 인가되어 제2 노드(N2)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 반면에, 반전 입력 데이터(DN)가 논리 하이 레벨을 갖는 경우, 제4 엔모스 트랜지스터(NT4)와 제5 엔모스 트랜지스터(NT5)는 턴온되고 제7 피모스 트랜지스터(PT7)가 턴오프되기 때문에, 저전압(GND)이 제2 노드(N2)로 인가되어 제2 노드(N2)의 전압 신호는 논리 로우 레벨을 가질 수 있다. 다시 말하면, 제2 노드(N2)의 전압 신호와 반전 입력 데이터(DN)의 논리 레벨은 상반되기 때문에, 제2 노드(N2)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 가질 수 있다. 이 때, 클럭 신호(CK)가 논리 로우 레벨을 갖기 때문에 제7 엔모스 트랜지스터(NT7)와 제9 엔모스 트랜지스터(NT9)는 턴오프되고, 그에 따라, 제1 노드(N1)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 유지하고, 제2 노드(N2)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 유지할 수 있다.

이후, 도 5b에 도시된 바와 같이, 클럭 신호(CK)가 논리 하이 레벨로 바뀌면(즉, 클럭 신호(CK)의 상승 에지), 제7 엔모스 트랜지스터(NT7)와 제8 엔모스 트랜지스터(NT8)가 턴온되고, 그에 따라, 제5 노드(N5)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 갖고, 제6 노드(N6)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 가질 수 있다. 즉, 제1 노드(N1)의 전압 신호(즉, 반전 입력 데이터(DN))와 제2 노드(N2)의 전압 신호(즉, 입력 데이터(D))가 제7 엔모스 트랜지스터(NT7)와 제8 엔모스 트랜지스터(NT8)을 거쳐 제6 노드(N6)와 제5 노드(N5)에 전달됨으로써, 제6 노드(N6)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 갖고, 제5 노드(N5)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 가질 수 있다. 다시 말하면, 제5 노드(N5)와 제6 노드(N6)에 입력 데이터(D)와 반전 입력 데이터(DN)가 각각 래치될 수 있다. 이 때, 제11 피모스 트랜지스터(PT11)와 제11 엔모스 트랜지스터(NT11)가 인버터 회로로서 동작하기 때문에, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호가 되고, 그에 따라, 출력 노드(OUT)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 가질 수 있다. 즉, 클럭 신호(CK)의 상승 에지에서 래치된 입력 데이터(D)가 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력될 수 있다. 이와 같이, 플립 플롭(200)이 상술한 동작들을 수행함에 있어서, 좌측 구성의 제1 노드(N1)와 우측 구성의 제2 노드(N2)가 서로 교차 연결되고, 좌측 구성의 제1 노드(N1)와 우측 구성의 제2 노드(N2)가 상보적으로 동작하여 노드 값을 고정시키기 때문에, 좌측 구성의 제1 노드(N1)와 우측 구성의 제2 노드(N2)는 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있다. 또한, 플립 플롭(200)이 상술한 동작들을 수행함에 있어서, 좌측 구성의 제6 노드(N6)와 우측 구성의 제5 노드(N5)가 서로 교차 연결되고, 좌측 구성의 제6 노드(N6)와 우측 구성의 제5 노드(N5)가 상보적으로 동작하여 노드 값을 고정시키기 때문에, 좌측 구성의 제6 노드(N6)와 우측 구성의 제5 노드(N5)도 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않을 수 있다. 즉, 플립 플롭(200) 내 교차 연결된 내부 노드들(즉, 제1 노드(N1)와 제2 노드(N2) 및 제5 노드(N5)와 제6 노드(N6))이 상보적으로 동작하여 노드 값을 고정시키고, 그에 따라, 교차 연결된 내부 노드들(즉, 제1 노드(N1)와 제2 노드(N2) 및 제5 노드(N5)와 제6 노드(N6))이 입력 데이터(D)의 변화가 없을 때 클럭 신호(CK)에 의한 방전과 충전을 반복하지 않으므로, 플립 플롭(200)은 입력 데이터(D)의 변화가 없는 경우 불필요한 전력 소모를 방지할 수 있고, 그에 따라, 저전력으로 동작할 수 있다.

도 6은 도 4의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이고, 도 7a 및 도 7b는 도 6의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 6 내지 도 7b를 참조하면, 플립 플롭(200)은 제1 앤드 게이트 소자(AND1), 제1 오어 게이트 소자(OR1), 제1 낸드 게이트 소자(NAND1), 제1 인버터 소자(INV1), 제2 앤드 게이트 소자(AND2), 제2 오어 게이트 소자(OR2), 제2 낸드 게이트 소자(NAND2), 제3 오어 게이트 소자(OR3), 제3 앤드 게이트 소자(AND3), 제1 노어 게이트 소자(NOR1), 제4 오어 게이트 소자(OR4), 제4 앤드 게이트 소자(AND4) 및 제2 노어 게이트 소자(NOR2)를 포함할 수 있다. 실시예에 따라, 플립 플롭(200)은 제2 인버터 소자(INV2)를 더 포함할 수 있다.

제1 앤드 게이트 소자(AND1)는 제2 노드(N2)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 제5 노드(N5)에 연결된 제3 입력 단자 및 제2 노드(N2)의 전압 신호, 클럭 신호(CK) 및 제5 노드(N5)의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제1 오어 게이트 소자(OR1)는 제1 앤드 게이트 소자(AND1)의 출력 단자에 연결된 제1 입력 단자, 입력 데이터(D)가 입력되는 제2 입력 단자 및 제1 앤드 게이트 소자(AND1)의 앤드 연산 결과와 입력 데이터(D)에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제1 낸드 게이트 소자(NAND1)는 제1 오어 게이트 소자(OR1)의 출력 단자에 연결된 제1 입력 단자, 제2 노드(N2)에 연결된 제2 입력 단자 및 제1 오어 게이트 소자(OR1)의 오어 연산 결과와 제2 노드(N2)의 전압 신호에 대한 낸드 연산 결과를 출력하는 출력 단자(즉, 제1 노드(N1))를 포함할 수 있다. 제1 인버터 소자(INV1)는 제1 오어 게이트 소자(OR1)의 제2 입력 단자와 제2 오어 게이트 소자(OR2)의 제1 입력 단자 사이에 연결되고, 입력 데이터(D)를 반전하여 반전 입력 데이터(DN)를 출력할 수 있다. 제2 앤드 게이트 소자(AND2)는 제1 노드(N1)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 제6 노드(N6)에 연결된 제3 입력 단자 및 제1 노드(N1)의 전압 신호, 클럭 신호(CK) 및 제6 노드(N6)의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제2 오어 게이트 소자(OR2)는 반전 입력 데이터(DN)가 입력되는 제1 입력 단자, 제2 앤드 게이트 소자(AND2)의 출력 단자에 연결된 제2 입력 단자 및 반전 입력 데이터(DN)와 제2 앤드 게이트 소자(AND2)의 앤드 연산 결과에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제2 낸드 게이트 소자(NAND2)는 제1 노드(N1)에 연결된 제1 입력 단자, 제2 오어 게이트 소자(OR2)의 출력 단자에 연결된 제2 입력 단자 및 제1 노드(N1)의 전압 신호와 제2 오어 게이트 소자(OR2)의 오어 연산 결과에 대한 낸드 연산 결과를 출력하는 출력 단자(즉, 제2 노드(N2))를 포함할 수 있다.

제3 오어 게이트 소자(OR3)는 반전 입력 데이터(DN)가 입력되는 제1 입력 단자, 제1 노드(N1)에 연결된 제2 입력 단자 및 반전 입력 데이터(DN)와 제1 노드(N1)의 전압 신호에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제3 앤드 게이트 소자(AND3)는 제3 오어 게이트 소자(OR3)의 출력 단자에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 제1 노드(N1)에 연결된 제3 입력 단자 및 제3 오어 게이트 소자(OR3)의 오어 연산 결과, 클럭 신호(CK) 및 제1 노드(N1)의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제1 노어 게이트 소자(NOR1)는 제3 앤드 게이트 소자(AND3)의 출력 단자에 연결된 제1 입력 단자, 제6 노드(N6)에 연결된 제2 입력 단자 및 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과와 제6 노드(N6)의 전압 신호에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제5 노드(N5))를 포함할 수 있다. 제4 오어 게이트 소자(OR4)는 제2 노드(N2)에 연결된 제1 입력 단자, 입력 데이터(D)가 입력되는 제2 입력 단자 및 제2 노드(N2)의 전압 신호와 입력 데이터(D)에 대한 오어 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제4 앤드 게이트 소자(AND4)는 제2 노드(N2)에 연결된 제1 입력 단자, 클럭 신호(CK)가 입력되는 제2 입력 단자, 제4 오어 게이트 소자(OR4)의 출력 단자에 연결된 제3 입력 단자 및 제2 노드(N2)의 전압 신호, 클럭 신호(CK) 및 제4 오어 게이트 소자(OR4)의 오어 연산 결과에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제2 노어 게이트 소자(NOR2)는 제5 노드(N5)에 연결된 제1 입력 단자, 제4 앤드 게이트 소자(AND4)의 출력 단자에 연결된 제2 입력 단자 및 제5 노드(N5)의 전압 신호와 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제6 노드(N6))를 포함할 수 있다. 제2 인버터 소자(INV2)는 제6 노드(N6)와 출력 노드(OUT) 사이에 연결되고, 제6 노드(N6)의 전압 신호를 반전하여 출력 데이터(Q)를 출력할 수 있다.

플립 플롭(200)은 상술한 구성에 기초하여 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 구체적으로, 도 7a에 도시된 바와 같이, 클럭 신호(CK)가 논리 로우 레벨(즉, 0으로 표시)을 가질 때, 제1 앤드 게이트 소자(AND1)의 앤드 연산 결과는 논리 로우 레벨일 수 있다. 이 때, 제1 오어 게이트 소자(OR1)는 제1 앤드 게이트 소자(AND1)의 앤드 연산 결과 즉, 논리 로우 레벨과 입력 데이터(D)에 대해 오어 연산을 수행하므로, 제1 오어 게이트 소자(OR1)의 오어 연산 결과는 입력 데이터(D)일 수 있다. 한편, 제1 인버터 소자(INV1)는 입력 데이터(D)를 반전하여 반전 입력 데이터(DN)를 출력할 수 있다. 클럭 신호(CK)가 논리 로우 레벨(즉, 0으로 표시)을 가질 때, 제2 앤드 게이트 소자(AND2)의 앤드 연산 결과는 논리 로우 레벨일 수 있다. 이 때, 제2 오어 게이트 소자(OR2)는 제2 앤드 게이트 소자(AND2)의 앤드 연산 결과 즉, 논리 로우 레벨과 반전 입력 데이터(DN)에 대해 오어 연산을 수행하므로, 제2 오어 게이트 소자(OR2)의 오어 연산 결과는 반전 입력 데이터(DN)일 수 있다. 상술한 바와 같이, 제1 낸드 게이트 소자(NAND1)의 출력 단자(즉, 제1 노드(N1))는 제2 낸드 게이트 소자(NAND2)의 제1 입력 단자에 연결되고, 제2 낸드 게이트 소자(NAND2)의 출력 단자(즉, 제2 노드(N2))는 제1 낸드 게이트 소자(NAND1)의 제2 입력 단자에 연결된다. 다시 말하면, 제1 노드(N1)와 제2 노드(N2)는 교차 연결되고, 그에 따라, 상보적으로 동작하여 노드 값을 고정시킨다. 구체적으로, 제1 낸드 게이트 소자(NAND1)는 제1 오어 게이트 소자(OR1)의 오어 연산 결과 즉, 입력 데이터(D)와 제2 노드(N2)의 전압 신호에 대한 낸드 연산을 수행하기 때문에, 제1 낸드 게이트 소자(NAND1)의 낸드 연산 결과는 반전 입력 데이터(DN)로 고정될 수 있다. 또한, 제2 낸드 게이트 소자(NAND2)는 제2 오어 게이트 소자(OR2)의 오어 연산 결과 즉, 반전 입력 데이터(DN)와 제1 노드(N1)의 전압 신호에 대한 낸드 연산을 수행하기 때문에, 제2 낸드 게이트 소자(NAND2)의 낸드 연산 결과는 입력 데이터(D)로 고정될 수 있다. 그 결과, 제1 노드(N1)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 유지하고, 제2 노드(N2)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 유지할 수 있다. 제3 오어 게이트 소자(OR3)는 제1 입력 단자를 통해 반전 입력 데이터(DN)를 수신하고, 제2 입력 단자를 통해 반전 입력 데이터(DN)를 수신하기 때문에, 제3 오어 게이트 소자(OR3)의 오어 연산 결과는 반전 입력 데이터(DN)일 수 있다. 제4 오어 게이트 소자(OR4)는 제1 입력 단자를 통해 입력 데이터(D)를 수신하고, 제2 입력 단자를 통해 입력 데이터(D)를 수신하기 때문에, 제4 오어 게이트 소자(OR4)의 오어 연산 결과는 입력 데이터(D)일 수 있다. 하지만, 클럭 신호(CK)가 논리 로우 레벨을 갖기 때문에, 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과와 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과는 논리 로우 레벨일 수 있다.

이후, 도 7b에 도시된 바와 같이, 클럭 신호(CK)가 논리 하이 레벨로 바뀌면(즉, 클럭 신호(CK)의 상승 에지), 제3 앤드 게이트 소자(AND3)는 제1 입력 단자를 통해 반전 입력 데이터(DN)를 수신하고, 제2 입력 단자를 통해 논리 하이 레벨을 가진 클럭 신호(CK)를 수신하며, 제3 입력 단자를 통해 반전 입력 데이터(DN)를 수신하기 때문에, 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과는 반전 입력 데이터(DN)일 수 있다. 또한, 제4 앤드 게이트 소자(AND4)는 제1 입력 단자를 통해 입력 데이터(D)를 수신하고, 제2 입력 단자를 통해 논리 하이 레벨을 가진 클럭 신호(CK)를 수신하며, 제3 입력 단자를 통해 입력 데이터(D)를 수신하기 때문에, 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과는 입력 데이터(D)일 수 있다. 상술한 바와 같이, 제1 노어 게이트 소자(NOR1)의 출력 단자(즉, 제5 노드(N5))는 제2 노어 게이트 소자(NOR2)의 제1 입력 단자에 연결되고, 제2 노어 게이트 소자(NOR2)의 출력 단자(즉, 제6 노드(N6))는 제1 노어 게이트 소자(NOR1)의 제2 입력 단자에 연결된다. 다시 말하면, 제5 노드(N5)와 제6 노드(N6)도 교차 연결되고, 그에 따라, 상보적으로 동작하여 노드 값을 고정시킨다. 구체적으로, 제1 노어 게이트 소자(NOR1)는 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과 즉, 반전 입력 데이터(DN)와 제6 노드(N6)의 전압 신호에 대한 노어 연산을 수행하기 때문에, 제1 노어 게이트 소자(NOR1)의 노어 연산 결과는 입력 데이터(D)로 고정될 수 있다. 또한, 제2 노어 게이트 소자(NOR2)는 제5 노드(N5)의 전압 신호와 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과 즉, 입력 데이터(D)에 대한 노어 연산을 수행하기 때문에, 제2 노어 게이트 소자(NOR2)의 노어 연산 결과는 반전 입력 데이터(DN)로 고정될 수 있다. 그 결과, 제5 노드(N5)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 유지하고, 제6 노드(N6)의 전압 신호는 반전 입력 데이터(DN)에 상응하는 논리 레벨을 유지할 수 있다. 다시 말하면, 제5 노드(N5)와 제6 노드(N6)에 입력 데이터(D)와 반전 입력 데이터(DN)가 각각 래치될 수 있다. 그 결과, 제2 인버터 소자(INV2)는 제6 노드(N6)의 전압 신호 즉, 반전 입력 데이터(DN)를 반전하여 입력 데이터(D)를 출력 데이터(Q)로서 출력할 수 있다. 즉, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호이므로, 출력 노드(OUT)의 전압 신호는 입력 데이터(D)에 상응하는 논리 레벨을 가질 수 있다. 이와 같이, 플립 플롭(200)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다.

도 8은 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이고, 도 9a 및 도 9b는 도 8의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 8 내지 도 9b를 참조하면, 플립 플롭(300)은 제1 내지 제13 피모스 트랜지스터들(PT1, ..., PT13) 및 제1 내지 제13 엔모스 트랜지스터들(NT1, ..., NT13)을 포함할 수 있다. 다만, 플립 플롭(300)은 도 4의 플립 플롭(200)에 리셋 기능을 추가하기 위해 제12 내지 제13 피모스 트랜지스터들(PT12, PT13)과 제12 내지 제13 엔모스 트랜지스터들(NT12, NT13)을 추가한 것이므로, 도 4의 플립 플롭(200)과 중복되는 설명은 생략하고, 제12 내지 제13 피모스 트랜지스터들(PT12, PT13)과 제12 내지 제13 엔모스 트랜지스터들(NT12, NT13)에 대해서만 설명하기로 한다.

플립 플롭(300)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 또한, 플립 플롭(300)은 리셋 신호(R)를 수신하고, 리셋 신호(R)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 로우 레벨을 갖도록 리셋시킬 수 있다. 이를 위해, 플립 플롭(300)은 도 4의 플립 플롭(200)에 제12 내지 제13 피모스 트랜지스터들(PT12, PT13)과 제12 내지 제13 엔모스 트랜지스터들(NT12, NT13)을 추가한 구조를 가질 수 있다. 제12 피모스 트랜지스터(PT12)는 고전압(VDD)과 제8 피모스 트랜지스터(PT8) 사이에 위치할 수 있다. 즉, 제12 피모스 트랜지스터(PT12)는 고전압(VDD)에 연결된 제1 단자, 제8 피모스 트랜지스터(PT8)의 제1 단자에 연결된 제2 단자 및 리셋 신호(R)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제12 피모스 트랜지스터(PT12)가 리셋 신호(R)에 응답하여 턴온되면, 고전압(VDD)이 제8 피모스 트랜지스터(PT8)의 제1 단자에 인가될 수 있다. 제13 피모스 트랜지스터(PT13)는 제5 내지 제6 피모스 트랜지스터들(PT5, PT6)과 제4 노드(N4) 사이에 위치할 수 있다. 즉, 제13 피모스 트랜지스터(PT13)는 제5 내지 제6 피모스 트랜지스터들(PT5, PT6)의 제2 단자들에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 리셋 신호(R)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제13 피모스 트랜지스터(PT13)가 리셋 신호(R)에 응답하여 턴온되면, 제5 내지 제6 피모스 트랜지스터들(PT5, PT6)의 제2 단자들이 제4 노드(N4)에 연결될 수 있다. 제12 엔모스 트랜지스터(NT12)는 제2 노드(N2)와 저전압(GND) 사이에 위치할 수 있다. 즉, 제12 엔모스 트랜지스터(NT12)는 제2 노드(N2)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 리셋 신호(R)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제12 엔모스 트랜지스터(NT12)가 리셋 신호(R)에 응답하여 턴온되면, 저전압(GND)이 제2 노드(N2)에 인가될 수 있다. 제13 엔모스 트랜지스터(NT13)는 제5 노드(N5)와 저전압(GND) 사이에 위치할 수 있다. 즉, 제13 엔모스 트랜지스터(NT13)는 제5 노드(N5)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 리셋 신호(R)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제13 엔모스 트랜지스터(NT13)가 리셋 신호(R)에 응답하여 턴온되면, 저전압(GND)이 제5 노드(N5)에 인가될 수 있다.

플립 플롭(300)은 상술한 구성에 기초하여 리셋 신호(R)가 논리 하이 레벨을 가질 때, 논리 로우 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 구체적으로, 도 9a에 도시된 바와 같이, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 제12 피모스 트랜지스터(PT12)는 턴온되고, 제13 피모스 트랜지스터(PT13)는 턴온되며, 제12 엔모스 트랜지스터(NT12)는 턴오프되고, 제13 엔모스 트랜지스터(NT13)는 턴오프될 수 있다. 따라서, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 플립 플롭(300)은 도 4의 플립 플롭(200)과 동일한 구성을 가질 수 있다. 그 결과, 플립 플롭(300)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 반면에, 도 9b에 도시된 바와 같이, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제12 피모스 트랜지스터(PT12)는 턴오프되고, 제13 피모스 트랜지스터(PT13)는 턴오프되며, 제12 엔모스 트랜지스터(NT12)는 턴온되고, 제13 엔모스 트랜지스터(NT13)는 턴온될 수 있다. 따라서, 제2 노드(N2)의 전압 신호와 제5 노드(N5)의 전압 신호는 논리 로우 레벨을 가질 수 있고, 제2 노드(N2)의 전압 신호가 논리 로우 레벨을 가짐에 따라 제2 피모스 트랜지스터(PT2)가 턴온됨으로써, 제1 노드(N1)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 또한, 제5 노드(N5)의 전압 신호가 논리 로우 레벨을 가짐에 따라 제9 피모스 트랜지스터(PT9)가 턴온되기 때문에, 제6 노드(N6)의 전압 신호도 논리 하이 레벨을 가질 수 있다. 이 때, 제11 피모스 트랜지스터(PT11)와 제11 엔모스 트랜지스터(NT11)가 인버터 회로로서 동작하기 때문에, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호가 되고, 그에 따라, 출력 노드(OUT)의 전압 신호는 논리 로우 레벨을 가질 수 있다. 이와 같이, 플립 플롭(300)은 리셋 신호(R)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 로우 레벨을 갖도록 리셋시킬 수 있다.

도 10은 도 8의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이고, 도 11a 및 도 11b는 도 10의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 10 내지 도 11b를 참조하면, 플립 플롭(300)은 제1 앤드 게이트 소자(AND1), 제1 오어 게이트 소자(OR1), 제1 낸드 게이트 소자(NAND1), 제1 인버터 소자(INV1), 제2 앤드 게이트 소자(AND2), 제2 오어 게이트 소자(OR2), 제5 앤드 게이트 소자(AND5), 제3 노어 게이트 소자(NOR3), 제3 오어 게이트 소자(OR3), 제3 앤드 게이트 소자(AND3), 제1 노어 게이트 소자(NOR1), 제4 오어 게이트 소자(OR4), 제4 앤드 게이트 소자(AND4), 제2 노어 게이트 소자(NOR2) 및 제2 인버터 소자(INV2)를 포함할 수 있다. 다만, 플립 플롭(300)은 도 6의 플립 플롭(200)에 리셋 기능을 추가하기 위해, 제2 낸드 게이트 소자(NAND2)가 제5 앤드 게이트 소자(AND5)와 제3 노어 게이트 소자(NOR3)로 대체되고, 제1 노어 게이트 소자(NOR1)에 리셋 신호(R)가 추가적으로 입력된 것이므로, 도 6의 플립 플롭(200)과 중복되는 설명은 생략하고, 제5 앤드 게이트 소자(AND5), 제3 노어 게이트 소자(NOR3) 및 제1 노어 게이트 소자(NOR1)에 대해서만 설명하기로 한다.

플립 플롭(300)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 또한, 플립 플롭(300)은 리셋 신호(R)를 수신하고, 리셋 신호(R)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 로우 레벨을 갖도록 리셋시킬 수 있다. 이를 위해, 플립 플롭(300)은 제2 낸드 게이트 소자(NAND2)가 제5 앤드 게이트 소자(AND5)와 제3 노어 게이트 소자(NOR3)로 대체되고, 제1 노어 게이트 소자(NOR1)에 리셋 신호(R)가 추가적으로 입력되는 구조를 가질 수 있다. 제5 앤드 게이트 소자(AND5)는 제1 노드(N1)에 연결된 제1 입력 단자, 제2 오어 게이트 소자(OR2)의 출력 단자에 연결된 제2 입력 단자 및 제1 노드(N1)의 전압 신호와 제2 오어 게이트 소자(OR2)의 오어 연산 결과에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함할 수 있다. 제3 노어 게이트 소자(NOR3)는 리셋 신호(R)를 수신하는 제1 입력 단자, 제5 앤드 게이트 소자(AND5)의 출력 단자에 연결된 제2 입력 단자 및 리셋 신호(R)와 제5 앤드 게이트 소자(AND5)의 앤드 연산 결과에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제2 노드(N2))를 포함할 수 있다. 제1 노어 게이트 소자(NOR1)는 제3 앤드 게이트 소자(AND3)의 출력 단자에 연결된 제1 입력 단자, 리셋 신호(R)를 수신하는 제2 입력 단자, 제6 노드(N6)에 연결된 제3 입력 단자 및 제3 앤드 게이트 소자(AND3)의 앤드 연산 결과, 리셋 신호(R) 및 제6 노드(N6)의 전압 신호에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제5 노드(N5))를 포함할 수 있다.

플립 플롭(300)은 상술한 구성에 기초하여 리셋 신호(R)가 논리 하이 레벨을 가질 때, 논리 로우 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 구체적으로, 도 11a에 도시된 바와 같이, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 제3 노어 게이트 소자(NOR3)는 인버터 소자로 동작하기 때문에, 제5 앤드 게이트 소자(AND5)와 제3 노어 게이트 소자(NOR3)는 도 6의 플립 플롭(200)의 제2 낸드 게이트 소자(NAND2)와 동일한 구성이 된다. 또한, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 제1 노어 게이트 소자(NOR1)에서 제2 입력 단자를 통해 입력되는 리셋 신호(R)는 노어 연산 결과에 영향을 미치지 않으므로, 도 6의 플립 플롭(200)의 제1 노어 게이트 소자(NOR1)와 동일한 구성이 된다. 그 결과, 플립 플롭(300)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 반면에, 도 11b에 도시된 바와 같이, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제3 노어 게이트 소자(NOR3)의 노어 연산 결과는 논리 로우 레벨이 되고(즉, 제2 노드(N2)의 전압 신호가 논리 로우 레벨을 가짐), 그에 따라, 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과도 논리 로우 레벨이 될 수 있다. 또한, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제1 노어 게이트 소자(NOR1)의 노어 연산 결과는 논리 로우 레벨이 될 수 있다(즉, 제5 노드(N5)의 전압 신호가 논리 로우 레벨을 가짐). 따라서, 제2 노어 게이트 소자(NOR2)는 제1 입력 단자를 통해 논리 로우 레벨의 전압 신호를 수신하고, 제2 입력 단자를 통해 논리 로우 레벨의 전압 신호를 수신하기 때문에, 제2 노어 게이트 소자(NOR2)의 노어 연산 결과는 논리 하이 레벨이 될 수 있다(즉, 제6 노드(N6)의 전압 신호가 논리 하이 레벨을 가짐). 이 때, 제2 인버터 소자(INV2)가 제6 노드(N6)의 전압 신호를 반전하여 출력 데이터(Q)를 출력하기 때문에, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호가 되고, 그에 따라, 출력 노드(OUT)의 전압 신호는 논리 로우 레벨을 가질 수 있다. 이와 같이, 플립 플롭(300)은 리셋 신호(R)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 로우 레벨을 갖도록 리셋시킬 수 있다.

도 12는 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이고, 도 13a 및 도 13b는 도 12의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 12 내지 도 13b를 참조하면, 플립 플롭(400)은 제1 내지 11 피모스 트랜지스터들(PT1, ..., PT11), 제14 내지 제15 피모스 트랜지스터들(PT14, PT15), 제1 내지 제11 엔모스 트랜지스터들(NT1, ..., NT11) 및 제14 내지 제15 엔모스 트랜지스터들(NT14, NT15)을 포함할 수 있다. 다만, 플립 플롭(400)은 도 4의 플립 플롭(200)에 셋 기능을 추가하기 위해 제14 내지 제15 피모스 트랜지스터들(PT14, PT15)과 제14 내지 제15 엔모스 트랜지스터들(NT14, NT15)을 추가한 것이므로, 도 4의 플립 플롭(200)과 중복되는 설명은 생략하고, 제14 내지 제15 피모스 트랜지스터들(PT14, PT15)과 제14 내지 제15 엔모스 트랜지스터들(NT14, NT15)에 대해서만 설명하기로 한다.

플립 플롭(400)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 또한, 플립 플롭(400)은 셋 신호(S)를 수신하고, 셋 신호(S)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 하이 레벨을 갖도록 셋시킬 수 있다. 이를 위해, 플립 플롭(400)은 도 4의 플립 플롭(200)에 제14 내지 제15 피모스 트랜지스터들(PT14, PT15)과 제14 내지 제15 엔모스 트랜지스터들(NT14, NT15)을 추가한 구조를 가질 수 있다. 제14 피모스 트랜지스터(PT14)는 제1 및 제2 피모스 트랜지스터들(PT1, PT2)의 제2 단자들과 제3 노드(N3) 사이에 위치할 수 있다. 즉, 제14 피모스 트랜지스터(PT14)는 제1 및 제2 피모스 트랜지스터들(PT1, PT2)의 제2 단자들에 연결된 제1 단자, 제3 노드(N3)에 연결된 제2 단자 및 셋 신호(S)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제14 피모스 트랜지스터(PT14)가 셋 신호(S)에 응답하여 턴온되면, 제1 및 제2 피모스 트랜지스터들(PT1, PT2)의 제2 단자들이 제3 노드(N3)에 연결될 수 있다. 제15 피모스 트랜지스터(PT15)는 고전압(VDD)과 제4 피모스 트랜지스터(PT4) 사이에 위치할 수 있다. 즉, 제15 피모스 트랜지스터(PT15)는 고전압(VDD)에 연결된 제1 단자, 제4 피모스 트랜지스터(PT4)의 제1 단자에 연결된 제2 단자 및 셋 신호(S)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제15 피모스 트랜지스터(PT15)가 셋 신호(S)에 응답하여 턴온되면, 고전압(VDD)이 제4 피모스 트랜지스터(PT4)의 제1 단자에 인가될 수 있다. 제14 엔모스 트랜지스터(NT14)는 제1 노드(N1)와 저전압(GND) 사이에 위치할 수 있다. 즉, 제14 엔모스 트랜지스터(NT14)는 제1 노드(N1)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 셋 신호(S)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제14 엔모스 트랜지스터(NT14)가 셋 신호(S)에 응답하여 턴온되면, 저전압(GND)이 제1 노드(N1)에 인가될 수 있다. 제15 엔모스 트랜지스터(NT15)는 제6 노드(N6)와 저전압(GND) 사이에 위치할 수 있다. 즉, 제15 엔모스 트랜지스터(NT15)는 제6 노드(N6)에 연결된 제1 단자, 저전압(GND)에 연결된 제2 단자 및 셋 신호(S)를 수신하는 게이트 단자를 포함할 수 있다. 이에, 제15 엔모스 트랜지스터(NT15)가 셋 신호(S)에 응답하여 턴온되면, 저전압(GND)이 제6 노드(N6)에 인가될 수 있다.

플립 플롭(400)은 상술한 구성에 기초하여 셋 신호(S)가 논리 하이 레벨을 가질 때, 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 구체적으로, 도 13a에 도시된 바와 같이, 셋 신호(S)가 논리 로우 레벨을 갖는 경우, 제14 피모스 트랜지스터(PT14)는 턴온되고, 제15 피모스 트랜지스터(PT15)는 턴온되며, 제14 엔모스 트랜지스터(NT14)는 턴오프되고, 제15 엔모스 트랜지스터(NT15)는 턴오프될 수 있다. 따라서, 셋 신호(S)가 논리 로우 레벨을 갖는 경우, 플립 플롭(400)은 도 4의 플립 플롭(200)과 동일한 구성을 가질 수 있다. 그 결과, 플립 플롭(400)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 반면에, 도 13b에 도시된 바와 같이, 셋 신호(S)가 논리 하이 레벨을 갖는 경우, 제14 피모스 트랜지스터(PT14)는 턴오프되고, 제15 피모스 트랜지스터(PT15)는 턴오프되며, 제14 엔모스 트랜지스터(NT14)는 턴온되고, 제15 엔모스 트랜지스터(NT15)는 턴온될 수 있다. 따라서, 제1 노드(N1)의 전압 신호와 제6 노드(N6)의 전압 신호는 논리 로우 레벨을 가질 수 있고, 제1 노드(N1)의 전압 신호가 논리 로우 레벨을 가짐에 따라 제6 피모스 트랜지스터(PT6)가 턴온됨으로써, 제4 노드(N4)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 또한, 제6 노드(N6)의 전압 신호가 논리 로우 레벨을 가짐에 따라 제10 피모스 트랜지스터(PT10)가 턴온되기 때문에, 제5 노드(N5)의 전압 신호도 논리 하이 레벨을 가질 수 있다. 나아가, 제5 노드(N5)의 전압 신호가 논리 하이 레벨을 가짐에 따라 제9 엔모스 트랜지스터(NT9)가 턴온되기 때문에, 제6 노드(N6)의 전압 신호가 논리 로우 레벨로 고정될 수 있다. 이 때, 제11 피모스 트랜지스터(PT11)와 제11 엔모스 트랜지스터(NT11)가 인버터 회로로서 동작하기 때문에, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호가 되고, 그에 따라, 출력 노드(OUT)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 이와 같이, 플립 플롭(400)은 셋 신호(S)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 하이 레벨을 갖도록 셋시킬 수 있다.

도 14는 도 12의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이고, 도 15a 및 도 15b는 도 14의 플립 플롭이 동작하는 것을 설명하기 위한 도면들이다.

도 14 내지 도 15b를 참조하면, 플립 플롭(400)은 제1 앤드 게이트 소자(AND1), 제1 오어 게이트 소자(OR1), 제1 낸드 게이트 소자(NAND1), 제1 인버터 소자(INV1), 제2 앤드 게이트 소자(AND2), 제2 오어 게이트 소자(OR2), 제2 낸드 게이트 소자(NAND2), 제3 오어 게이트 소자(OR3), 제3 앤드 게이트 소자(AND3), 제1 노어 게이트 소자(NOR1), 제4 오어 게이트 소자(OR4), 제4 앤드 게이트 소자(AND4), 제2 노어 게이트 소자(NOR2) 및 제2 인버터 소자(INV2)를 포함할 수 있다. 다만, 플립 플롭(400)은 도 6의 플립 플롭(200)에 셋 기능을 추가하기 위해, 제2 노어 게이트 소자(NOR2)에 셋 신호(S)가 추가적으로 입력된 것이므로, 도 6의 플립 플롭(200)과 중복되는 설명은 생략하고, 제2 노어 게이트 소자(NOR2)에 대해서만 설명하기로 한다.

플립 플롭(400)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 또한, 플립 플롭(400)은 셋 신호(S)를 수신하고, 셋 신호(S)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 하이 레벨을 갖도록 셋시킬 수 있다. 이를 위해, 플립 플롭(400)은 제2 노어 게이트 소자(NOR2)에 셋 신호(S)가 추가적으로 입력되는 구조를 가질 수 있다. 제2 노어 게이트 소자(NOR2)는 제5 노드(N5)에 연결된 제1 입력 단자, 셋 신호(S)를 수신하는 제2 입력 단자, 제4 앤드 게이트 소자(AND4)의 출력 단자에 연결된 제3 입력 단자 및 제5 노드(N5)의 전압 신호, 셋 신호(S) 및 제4 앤드 게이트 소자(AND4)의 앤드 연산 결과에 대한 노어 연산 결과를 출력하는 출력 단자(즉, 제6 노드(N6))를 포함할 수 있다. 플립 플롭(400)은 상술한 구성에 기초하여 셋 신호(S)가 논리 하이 레벨을 가질 때, 논리 하이 레벨을 갖는 출력 데이터(Q)를 출력할 수 있다. 구체적으로, 도 15a에 도시된 바와 같이, 셋 신호(S)가 논리 로우 레벨을 갖는 경우, 제2 노어 게이트 소자(NOR2)에서 제2 입력 단자를 통해 입력되는 셋 신호(S)는 노어 연산 결과에 영향을 미치지 않으므로, 도 6의 플립 플롭(200)의 제2 노어 게이트 소자(NOR2)와 동일한 구성이 된다. 그 결과, 플립 플롭(400)은 클럭 신호(CK)의 상승 에지에서 입력 데이터(D)를 래치하고, 래치된 입력 데이터(D)를 출력 노드(OUT)를 통해 출력 데이터(Q)로서 출력할 수 있다. 반면에, 도 15b에 도시된 바와 같이, 셋 신호(S)가 논리 하이 레벨을 갖는 경우, 제2 노어 게이트 소자(NOR2)의 노어 연산 결과는 논리 로우 레벨이 될 수 있다(즉, 제6 노드(N6)의 전압 신호가 논리 로우 레벨을 가짐). 이 때, 제2 인버터 소자(INV2)가 제6 노드(N6)의 전압 신호를 반전하여 출력 데이터(Q)를 출력하기 때문에, 출력 노드(OUT)의 전압 신호는 제6 노드(N6)의 전압 신호가 반전된 전압 신호가 되고, 그에 따라, 출력 노드(OUT)의 전압 신호는 논리 하이 레벨을 가질 수 있다. 이와 같이, 플립 플롭(400)은 셋 신호(S)가 논리 하이 레벨을 가질 때, 출력 데이터(Q)가 논리 하이 레벨을 갖도록 셋시킬 수 있다.

도 16은 본 발명의 실시예들에 따른 플립 플롭을 나타내는 회로도이고, 도 17은 도 16의 플립 플롭이 논리 소자로 표현된 일 예를 나타내는 블록도이다.

도 16 및 도 17을 참조하면, 플립 플롭(500)은 제1 내지 제15 피모스 트랜지스터들(PT1, ..., PT15) 및 제1 내지 제15 엔모스 트랜지스터들(NT1, ..., NT15)을 포함할 수 있다. 즉, 플립 플롭(500)은 도 4의 플립 플롭(200)에 리셋 기능을 추가하기 위해 제12 내지 제13 피모스 트랜지스터들(PT12, PT13)과 제12 내지 제13 엔모스 트랜지스터들(NT12, NT13)을 추가하고, 셋 기능을 추가하기 위해 제14 내지 제15 피모스 트랜지스터들(PT14, PT15)과 제14 내지 제15 엔모스 트랜지스터들(NT14, NT15)을 추가한 구조를 갖는다. 다만, 제12 내지 제15 피모스 트랜지스터들(PT12, ..., PT15)과 제12 내지 제15 엔모스 트랜지스터들(NT12, ..., NT15)에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 플립 플롭(500)이 논리 소자로 표현되는 경우, 플립 플롭(500)은 제1 앤드 게이트 소자(AND1), 제1 오어 게이트 소자(OR1), 제1 낸드 게이트 소자(NAND1), 제1 인버터 소자(INV1), 제2 앤드 게이트 소자(AND2), 제2 오어 게이트 소자(OR2), 제5 앤드 게이트 소자(AND5), 제3 노어 게이트 소자(NOR3), 제3 오어 게이트 소자(OR3), 제3 앤드 게이트 소자(AND3), 제1 노어 게이트 소자(NOR1), 제4 오어 게이트 소자(OR4), 제4 앤드 게이트 소자(AND4), 제2 노어 게이트 소자(NOR2) 및 제2 인버터 소자(INV2)를 포함할 수 있다. 상술한 바와 같이, 플립 플롭(500)은 도 6의 플립 플롭(200)에 리셋 기능과 셋 기능을 추가하기 위해, 제2 낸드 게이트 소자(NAND2)가 제5 앤드 게이트 소자(AND5)와 제3 노어 게이트 소자(NOR3)로 대체되고, 제1 노어 게이트 소자(NOR1)에 리셋 신호(R)가 추가적으로 입력되며, 제2 노어 게이트 소자(NOR2)에 셋 신호(S)가 추가적으로 입력된 구조를 갖는다. 다만, 상기 소자들에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.

도 18은 본 발명의 실시예들에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이고, 도 19는 도 18의 집적 회로 내 스캔 체인 회로에 포함된 플립 플롭의 동작을 설명하기 위한 타이밍도이다.

도 18 및 도 19를 참조하면, 집적 회로(600)는 조합 로직 회로(610) 및 스캔 체인 회로(630)를 포함할 수 있다. 이 때, 조합 로직 회로(610)는 플립 플롭(635)들을 포함할 수 있고, 플립 플롭(635)들은 조합 로직 회로(610)에 연결되어 스캔 경로를 형성할 수 있다. 한편, 도 18에서는 집적 회로(600) 내에서 조합 로직 회로(610)들이 모두 스캔 체인 회로(630)에 연결되는 것으로 도시되어 있지만, 집적 회로(600) 내에서 스캔 테스트가 요구되지 않는 몇몇 조합 로직 회로(610)들은 스캔 체인 회로(630)에 연결되지 않을 수 있다. 실시예에 따라, 집적 회로(600)는 시스템 온-칩으로 구현될 수 있다.

조합 로직 회로(610)는 예를 들어, 로직 콘(logic cone), 멀티플렉서(multiplexer) 등을 포함할 수 있다. 이 때, 스캔 테스트를 위해 조합 로직 회로(610)는 스캔 체인 회로(630)에 연결될 수 있다. 일반적으로, 집적 회로(600)에 대한 스캔 테스트는 스캔 체인 회로(630)에 테스트 패턴(SI)이 순차적으로 로드되는 쉬프트-인 동작이 수행(즉, SHIFT-IN으로 표시)되고, 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(610)의 결과 값(observation value)이 스캔 체인 회로(630)에 저장되는 캡쳐 동작이 수행(즉, CAPTURE로 표시)되며, 스캔 체인 회로(630)에 저장된 결과 값(SO)이 순차적으로 출력되는 쉬프트-아웃 동작이 수행(즉, SHIFT-OUT으로 표시)되는 방식으로 이루어질 수 있다. 이 때, 스캔 체인 회로(630) 내에서 플립 플롭(635)들은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 이 때, 스캔 인에이블 신호(SE)를 선택적으로 제공하는 멀티플렉서를 포함한다는 점을 제외하고는, 스캔 체인 회로(630)에 포함된 플립 플롭(635)들 각각은 도 1a 및 도 1b의 플립 플롭(100), 도 4의 플립 플롭(200), 도 8의 플립 플롭(300), 도 12의 플립 플롭(400) 또는 도 16의 플립 플롭(500)일 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 도 18 내지 및 도 19에 도시된 바와 같이, 집적 회로(600)에 인가되는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 동안, 집적 회로(600)의 스캔 테스트 입력 단자(SIP)를 통해 소정의 테스트 패턴(SI)이 스캔 체인 회로(630)에 순차적으로 인가되는 쉬프트-인 동작이 수행(즉, SHIFT-IN으로 표시)될 수 있다. 이후, 스캔 체인 회로(630)에 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(610)의 결과 값이 스캔 체인 회로(630)에 저장되는 캡쳐 동작이 수행(즉, CAPTURE로 표시)될 수 있다. 이 때, 집적 회로(600)에 인가되는 스캔 인에이블 신호(SE)는 논리 로우 레벨을 가질 수 있다. 다음, 집적 회로(600)에 인가되는 스캔 인에이블 신호(SE)가 다시 논리 하이 레벨을 갖는 동안, 집적 회로(600)의 스캔 테스트 출력 단자(SOP)를 통해 스캔 체인 회로(630)에 저장된 결과 값(SO)이 순차적으로 출력되는 쉬프트-아웃 동작이 수행(즉, SHIFT-OUT으로 표시)될 수 있다. 실시예에 따라, 테스트 패턴(SI)은 복수 개가 이용될 수 있고, 하나의 테스트 패턴(SI)에 대한 결과 값(SO)이 출력되는 쉬프트-아웃 동작과 다음 테스트 패턴(SI)이 입력되는 쉬프트-인 동작은 동시에 수행될 수 있다.

도 20는 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.

도 20을 참조하면, 집적 회로 테스트 시스템(1000)은 테스트 컨트롤러(1020), 제1 내지 제k(단, k는 1이상의 정수) 집적 회로들(1040-1, ..., 1040-k), 메모리 장치(1060), 테스트 데이터 제너레이터(1070) 및 테스트 결과 제너레이터(1080)를 포함할 수 있다. 이 때, 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각은 조합 로직 회로 및 스캔 체인 회로를 포함할 수 있다.

테스트 컨트롤러(1020)는 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k), 메모리 장치(1060), 테스트 데이터 제너레이터(1070) 및 테스트 결과 제너레이터(1080)을 제어함으로써, 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 대한 스캔 테스트를 제어할 수 있다. 이 때, 집적 회로 테스트 시스템(1000)은 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 대하여, 스캔 체인 회로에 테스트 패턴을 순차적으로 로드하는 쉬프트-인 동작을 수행하고, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값을 스캔 체인 회로에 저장하는 캡쳐 동작을 수행하며, 스캔 체인 회로에 저장된 결과 값을 순차적으로 출력되는 쉬프트-아웃 동작을 수행함으로써 스캔 테스트를 수행할 수 있다. 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로는 플립 플롭들을 포함하고, 플립 플롭들은 조합 로직 회로에 연결되어 스캔 경로를 형성할 수 있다. 실시예에 따라, 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각은 시스템 온-칩으로 구현될 수 있다. 이 때, 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로 내에서, 플립 플롭들은 클럭 신호의 상승 에지에서 트리거될 수 있다. 한편, 플립 플롭들 각각은 도 1a 및 도 1b의 플립 플롭(100), 도 4의 플립 플롭(200), 도 8의 플립 플롭(300), 도 12의 플립 플롭(400) 또는 도 16의 플립 플롭(500)일 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.

메모리 장치(1060)는 집적 회로 테스트 시스템(1000)이 스캔 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 구체적으로, 메모리 장치(1060)는 테스트 데이터 제너레이터(1070)에 의해 생성되어 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴, 스캔 체인 회로를 거쳐 출력되는 상기 테스트 패턴에 기초한 조합 로직 회로의 결과 값, 상기 결과 값과 비교되는 기준 패턴, 상기 결과 값과 기준 패턴이 비교됨으로써 테스트 결과 제너레이터(1080)로부터 출력되는 테스트 결과 등을 저장할 수 있다. 예를 들어, 메모리 장치(1060)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 실시예에 따라, 집적 회로 테스트 시스템(1000)은 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 스토리지 장치를 더 포함할 수도 있다.

테스트 데이터 제너레이터(1070)는 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴을 생성할 수 있다. 테스트 결과 제너레이터(1080)는 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에서 스캔 체인 회로에 테스트 패턴이 순차적으로 로드되는 쉬프트-인 동작, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값이 스캔 체인 회로에 저장되는 캡쳐 동작 및 스캔 체인 회로에 저장된 결과 값이 순차적으로 출력되는 쉬프트-아웃 동작이 수행되어 출력되는 상기 결과 값을 기준 패턴과 비교하는 방식으로 테스트 결과를 생성할 수 있다. 예를 들어, 상기 결과 값이 기준 패턴과 일치하는 경우, 테스트 결과 제너레이터(1080)는 조합 로직 회로에 결함이 없음을 나타내는 테스트 결과를 출력할 수 있고, 상기 결과 값이 기준 패턴과 일치하지 않는 경우, 테스트 결과 제너레이터(1080)는 조합 로직 회로에 결함이 있음을 나타내는 테스트 결과를 출력할 수 있다. 한편, 집적 회로 테스트 시스템(1000)은 보다 정확한 테스트 결과를 도출하기 위해 제1 내지 제k 집적 회로들(1040-1, ..., 1040-k) 각각에 대한 스캔 테스트를 복수 회에 걸쳐 반복할 수 있다. 이상, 플립 플롭, 스캔 체인 회로 및 집적 회로 테스트 시스템에 대해 도면을 참조하여 설명하였으나, 플립 플롭, 스캔 체인 회로 및 집적 회로 테스트 시스템의 구성 요소들은 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 다양하게 수정 및 변경될 수 있다.

본 발명은 플립 플롭, 스캔 체인 회로 및 이들을 포함하는 집적 회로(예를 들어, 시스템 온-칩 등)에 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 스마트워치, 타블렛PC 등에 포함되는 다양한 집적 회로들에 적용될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 플립 플롭 120: 제1 노드 충전 회로
140: 제2 노드 충전 회로 160: 인버터 회로
100: 플립 플롭 200: 플립 플롭
300: 플립 플롭 400: 플립 플롭
500: 플립 플롭 600: 집적 회로
610: 조합 로직 회로 630: 스캔 체인 회로
635: 플립 플롭 1000: 집적 회로 테스트 시스템
1020: 테스트 컨트롤러 1040: 집적 회로
1060: 메모리 장치 1070: 테스트 데이터 제너레이터
1080: 테스트 결과 제너레이터

Claims

반전 입력 데이터로 제1 노드를 충전하는 제1 노드 충전 회로;
입력 데이터로 제2 노드를 충전하는 제2 노드 충전 회로;
상기 제1 노드에 연결된 제1 단자, 제2 단자 및 게이트 단자를 포함하는 제1 엔모스 트랜지스터;
상기 제1 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 저전압에 연결된 제2 단자 및 게이트 단자를 포함하는 제2 엔모스 트랜지스터;
상기 제1 노드에 연결된 제1 단자, 제2 단자 및 상기 제2 노드에 연결된 게이트 단자를 포함하는 제3 엔모스 트랜지스터;
상기 제2 노드에 연결된 제1 단자, 제2 단자 및 게이트 단자를 포함하는 제4 엔모스 트랜지스터;
상기 제4 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 상기 저전압에 연결된 제2 단자 및 게이트 단자를 포함하는 제5 엔모스 트랜지스터;
상기 제2 노드에 연결된 제1 단자, 제2 단자 및 상기 제1 노드에 연결된 게이트 단자를 포함하는 제6 엔모스 트랜지스터;
상기 제3 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 제6 노드에 연결된 제2 단자 및 클럭 신호를 수신하는 게이트 단자를 포함하는 제7 엔모스 트랜지스터; 및
상기 제6 엔모스 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 제5 노드에 연결된 제2 단자 및 상기 클럭 신호를 수신하는 게이트 단자를 포함하는 제8 엔모스 트랜지스터를 포함하고,
상기 클럭 신호의 상승 에지에서 상기 입력 데이터가 래치되고, 래치된 입력 데이터가 출력 데이터로서 출력되는 플립 플롭.
제 1 항에 있어서, 상기 제1 엔모스 트랜지스터의 상기 게이트 단자는 상기 제2 노드에 연결되고, 상기 제2 엔모스 트랜지스터의 상기 게이트 단자는 상기 입력 데이터를 수신하는 플립 플롭.
제 1 항에 있어서, 상기 제1 엔모스 트랜지스터의 상기 게이트 단자는 상기 입력 데이터를 수신하고, 상기 제2 엔모스 트랜지스터의 상기 게이트 단자는 상기 제2 노드에 연결되는 플립 플롭.
제 1 항에 있어서, 상기 제4 엔모스 트랜지스터의 상기 게이트 단자는 상기 제1 노드에 연결되고, 상기 제5 엔모스 트랜지스터의 상기 게이트 단자는 상기 반전 입력 데이터를 수신하는 플립 플롭.
제 1 항에 있어서, 상기 제4 엔모스 트랜지스터의 상기 게이트 단자는 상기 반전 입력 데이터를 수신하고, 상기 제5 엔모스 트랜지스터의 상기 게이트 단자는 상기 제1 노드에 연결되는 플립 플롭.
제 1 항에 있어서, 상기 제1 노드 충전 회로는
고전압에 연결된 제1 단자, 제3 노드에 연결된 제2 단자 및 상기 클럭 신호를 수신하는 게이트 단자를 포함하는 제1 피모스 트랜지스터;
상기 제3 노드에 연결된 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 입력 데이터를 수신하는 게이트 단자를 포함하는 제3 피모스 트랜지스터; 및
상기 제3 노드에 연결된 제1 단자, 상기 제6 노드에 연결된 제2 단자 및 상기 제5 노드에 연결된 게이트 단자를 포함하는 제9 피모스 트랜지스터를 포함하는 플립 플롭.
제 6 항에 있어서, 상기 제1 노드 충전 회로는
상기 고전압에 연결된 제1 단자, 상기 제3 노드에 연결된 제2 단자 및 상기 제2 노드에 연결된 게이트 단자를 포함하는 제2 피모스 트랜지스터;
상기 고전압에 연결된 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 제2 노드에 연결된 게이트 단자를 포함하는 제4 피모스 트랜지스터; 및
상기 제6 노드에 연결된 제1 단자, 상기 저전압에 연결된 제2 단자 및 상기 제5 노드에 연결된 게이트 단자를 포함하는 제9 엔모스 트랜지스터를 더 포함하는 플립 플롭.
제 1 항에 있어서, 상기 제2 노드 충전 회로는
고전압에 연결된 제1 단자, 상기 제4 노드에 연결된 제2 단자 및 상기 클럭 신호를 수신하는 게이트 단자를 포함하는 제5 피모스 트랜지스터;
상기 제4 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 반전 입력 데이터를 수신하는 게이트 단자를 포함하는 제7 피모스 트랜지스터; 및
상기 제4 노드에 연결된 제1 단자, 상기 제5 노드에 연결된 제2 단자 및 상기 제6 노드에 연결된 게이트 단자를 포함하는 제10 피모스 트랜지스터를 포함하는 플립 플롭.
제 8 항에 있어서, 상기 제2 노드 충전 회로는
상기 고전압에 연결된 제1 단자, 상기 제4 노드에 연결된 제2 단자 및 상기 제1 노드에 연결된 게이트 단자를 포함하는 제6 피모스 트랜지스터;
상기 고전압에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 제1 노드에 연결된 게이트 단자를 포함하는 제8 피모스 트랜지스터; 및
상기 제5 노드에 연결된 제1 단자, 상기 저전압에 연결된 제2 단자 및 상기 제6 노드에 연결된 게이트 단자를 포함하는 제10 엔모스 트랜지스터를 더 포함하는 플립 플롭.
제 1 항에 있어서,
상기 제6 노드와 상기 출력 데이터가 출력되는 출력 노드 사이에 연결된 인버터 회로를 더 포함하는 플립 플롭.
제 10 항에 있어서, 상기 인버터 회로는
고전압에 연결된 제1 단자, 상기 출력 노드에 연결된 제2 단자 및 상기 제6 노드에 연결된 게이트 단자를 포함하는 제11 피모스 트랜지스터; 및
상기 출력 노드에 연결된 제1 단자, 상기 저전압에 연결된 제2 단자 및 상기 제6 노드에 연결된 게이트 단자를 포함하는 제11 엔모스 트랜지스터를 포함하는 플립 플롭.
클럭 신호가 입력되는 제1 입력 단자, 입력 데이터가 입력되는 제2 입력 단자 및 클럭 신호와 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제1 오어 게이트 소자;
상기 제1 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 제2 노드에 연결된 제2 입력 단자 및 상기 제1 오어 게이트 소자의 상기 오어 연산 결과와 상기 제2 노드의 전압 신호에 대한 낸드 연산 결과가 출력되는 제1 노드에 연결된 출력 단자를 포함하는 제1 낸드 게이트 소자;
반전 입력 데이터가 입력되는 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 반전 입력 데이터와 상기 클럭 신호에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제2 오어 게이트 소자;
상기 제1 노드에 연결된 제1 입력 단자, 상기 제2 오어 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제1 노드의 전압 신호와 상기 제2 오어 게이트 소자의 상기 오어 연산 결과에 대한 낸드 연산 결과가 출력되는 상기 제2 노드에 연결된 출력 단자를 포함하는 제2 낸드 게이트 소자;
상기 제1 오어 게이트 소자의 상기 제2 입력 단자와 상기 제2 오어 게이트 소자의 상기 제1 입력 단자 사이에 연결되고, 상기 입력 데이터를 반전하여 상기 반전 입력 데이터를 출력하는 제1 인버터 소자;
상기 제1 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 클럭 신호와 상기 제1 노드의 상기 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제3 앤드 게이트 소자;
상기 제3 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 제6 노드에 연결된 제2 입력 단자 및 상기 제3 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 제6 노드의 전압 신호에 대한 노어 연산 결과가 출력되는 제5 노드에 연결된 출력 단자를 포함하는 제1 노어 게이트 소자;
상기 제2 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자 및 상기 제2 노드의 상기 전압 신호와 상기 클럭 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제4 앤드 게이트 소자; 및
상기 제5 노드에 연결된 제1 입력 단자, 상기 제4 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제5 노드의 전압 신호와 상기 제4 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 노어 연산 결과가 출력되는 상기 제6 노드에 연결된 출력 단자를 포함하는 제2 노어 게이트 소자를 포함하는 플립 플롭.
제 12 항에 있어서, 상기 제3 앤드 게이트 소자는 상기 반전 입력 데이터가 입력되는 제3 입력 단자를 더 포함하고, 상기 제4 앤드 게이트 소자는 상기 입력 데이터가 입력되는 제3 입력 단자를 더 포함하는 플립 플롭.
제 12 항에 있어서,
상기 제6 노드와 출력 노드 사이에 연결되고, 상기 제6 노드의 상기 전압 신호를 반전하여 출력 데이터를 출력하는 제2 인버터 소자를 더 포함하는 플립 플롭.
제2 노드에 연결된 제1 입력 단자, 클럭 신호가 입력되는 제2 입력 단자, 제5 노드에 연결된 제3 입력 단자 및 상기 제2 노드의 전압 신호, 상기 클럭 신호 및 상기 제5 노드의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제1 앤드 게이트 소자;
상기 제1 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 입력 데이터가 입력되는 제2 입력 단자 및 상기 제1 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제1 오어 게이트 소자;
상기 제1 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 제2 노드에 연결된 제2 입력 단자 및 상기 제1 오어 게이트 소자의 상기 오어 연산 결과와 상기 제2 노드의 상기 전압 신호에 대한 낸드 연산 결과가 출력되는 제1 노드에 연결된 출력 단자를 포함하는 제1 낸드 게이트 소자;
상기 제1 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 제6 노드에 연결된 제3 입력 단자 및 상기 제1 노드의 전압 신호, 상기 클럭 신호 및 상기 제6 노드의 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제2 앤드 게이트 소자;
반전 입력 데이터가 입력되는 제1 입력 단자, 상기 제2 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 반전 입력 데이터와 상기 제2 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제2 오어 게이트 소자;
상기 제1 노드에 연결된 제1 입력 단자, 상기 제2 오어 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제1 노드의 상기 전압 신호와 상기 제2 오어 게이트 소자의 상기 오어 연산 결과에 대한 낸드 연산 결과가 출력되는 상기 제2 노드에 연결된 출력 단자를 포함하는 제2 낸드 게이트 소자;
상기 제1 오어 게이트 소자의 상기 제2 입력 단자와 상기 제2 오어 게이트 소자의 상기 제1 입력 단자 사이에 연결되고, 상기 입력 데이터를 반전하여 상기 반전 입력 데이터를 출력하는 제1 인버터 소자;
상기 반전 입력 데이터가 입력되는 제1 입력 단자, 상기 제1 노드에 연결된 제2 입력 단자 및 상기 반전 입력 데이터와 상기 제1 노드의 상기 전압 신호에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제3 오어 게이트 소자;
상기 제3 오어 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 상기 제1 노드에 연결된 제3 입력 단자 및 상기 제3 오어 게이트 소자의 상기 오어 연산 결과, 상기 클럭 신호 및 상기 제1 노드의 상기 전압 신호에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제3 앤드 게이트 소자;
상기 제3 앤드 게이트 소자의 상기 출력 단자에 연결된 제1 입력 단자, 상기 제6 노드에 연결된 제2 입력 단자 및 상기 제3 앤드 게이트 소자의 상기 앤드 연산 결과와 상기 제6 노드의 상기 전압 신호에 대한 노어 연산 결과가 출력되는 상기 제5 노드에 연결된 출력 단자를 포함하는 제1 노어 게이트 소자;
상기 제2 노드에 연결된 제1 입력 단자, 상기 입력 데이터가 입력되는 제2 입력 단자 및 상기 제2 노드의 상기 전압 신호와 상기 입력 데이터에 대한 오어 연산 결과를 출력하는 출력 단자를 포함하는 제4 오어 게이트 소자;
상기 제2 노드에 연결된 제1 입력 단자, 상기 클럭 신호가 입력되는 제2 입력 단자, 상기 제4 오어 게이트 소자의 상기 출력 단자에 연결된 제3 입력 단자 및 상기 제2 노드의 상기 전압 신호, 상기 클럭 신호 및 상기 제4 오어 게이트 소자의 상기 오어 연산 결과에 대한 앤드 연산 결과를 출력하는 출력 단자를 포함하는 제4 앤드 게이트 소자; 및
상기 제5 노드에 연결된 제1 입력 단자, 상기 제4 앤드 게이트 소자의 상기 출력 단자에 연결된 제2 입력 단자 및 상기 제5 노드의 상기 전압 신호와 상기 제4 앤드 게이트 소자의 상기 앤드 연산 결과에 대한 노어 연산 결과가 출력되는 상기 제6 노드에 연결된 출력 단자를 포함하는 제2 노어 게이트 소자를 포함하는 플립 플롭.
제 15 항에 있어서,
상기 제6 노드와 출력 노드 사이에 연결되고, 상기 제6 노드의 상기 전압 신호를 반전하여 출력 데이터를 출력하는 제2 인버터 소자를 더 포함하는 플립플롭.