KR19980066602A - 다이나믹 디(d) 플립플롭 - Google Patents
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Abstract
본 발명은 클럭스큐의 문제점을 해결함과 동시에 전력소모가 적고 셀 에리어가 최소화 되는 다이나믹 D 플립플롭을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 다이나믹 D 플립플롭은, 종속 접속되는 제 1, 제 2 및 제 3 CMOS와, 상기 제 1 및 제 2 CMOS의 PMOSFET 드레인측의 공통접속점에 접속된 클럭용 PMOSFET와, 상기 제 2 및 제 3 CMOS의 NMOSFET 소오스측의 공통 접속점에 접속된 클럭용 NMOSFET를 구비하고, 상기 클럭용 PMOSFET 및 NMOSFET의 게이트에 동시에 싱글 페이스 클럭을 인가하도록 함을 특징으로 하고 있다.
Description
본 발명은 다이나믹 D 플립플롭에 관한 것으로, 구체적으로는 집적회로의 에리어(Area)를 최소화 함과 동시에 전력소모가 작고 싱글 페이스 클럭 (Single-Phase-Clock)으로 구동되는 다이나믹 D 플립플롭에 관한 것이다.
종래의 클럭스큐(Clock Skew) 문제를 제거하기 위해 사용된 D 플립플롭 회로로서는 도 1에 도시되어 있는 바와 같이, 첫 번째 P-C2MOS단(1)를, 중간에 N-플리차지(Precharge)단(2)을, 그리고 마지막에 N-C2MOS단(3)을 순차로 접속시켜서 구성한 것이 있다.
상기 회로는 클럭(CP)이 싱글페이스(Single-Phase)로 구동되기 때문에 클럭스큐(Clock Skew)의 문제가 발생되지 않는다는 장점은 있으나 중간단에 N-플리차지단(2)을 사용하기 때문에 전력소모가 크다는 단점이 있다.
즉, 도 1에 도시된 경우의 D 플립-플롭은 노드 b를 매 클럭마다 프리차지시키기 때문에 D가 0으로 고정되어 있는 경우에도 계속 방전과 충전을 반복하게 되고 이로 인해 많은 전력이 소모된다는 문제점이 있었다.
따라서 본 발명은 이와 같은 종래의 문제점을 감안하여 발명한 것으로, 클럭스큐의 문제점을 해결함과 동시에 전력소모가 적고 셀 에리어가 최소화 되는 다이나믹 D 플립플롭을 제공하기 위한 것이다.
도 1은 종래의 다이나믹 D 플립플롭의 회로도,
도 2는 본 발명의 다이나믹 D 플립플롭의 회로도,
도 3a 내지 도 3b는 본 발명의 다이나믹 D 플립플롭의 동작파형을 나태낸 도면이다.
도면의 주요부분에 대한 부호의 설명
1 : P-C2MOS단CP, Clk : 클럭
2 : N-프리차지단Q1∼Q8: MOSFET
3 : N-C2MOS단
이와 같은 목적을 달성하기 위한 본 발명의 다이나믹 D 플립플롭은, 종속 접속되는 제 1, 제 2 및 제 3 CMOS와, 상기 제 1 및 제 2 CMOS의 PMOSFET 드레인측의 공통접속점에 접속된 클럭용 PMOSFET와, 상기 제 2 및 제 3 CMOS의 NMOSFET 소오스측의 공통 접속점에 접속된 클럭용 NMOSFET를 구비하고, 상기 클럭용 PMOSFET 및 NMOSFET의 게이트에 동시에 싱글 페이스 클럭을 인가하도록 함을 특징으로 하고 있다.
이하 본 발명의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예를 나타낸 것으로, PMOSFET(Q1)과 NMOSFET(Q2)로 형성되는 제 1 CMOS와, 상기 제 1 CMOS 출력에 접속되는 동일형태의 PMOSFET(Q3)와 NMOSFET(Q4)로 형성되는 제 2 CMOS와, 그리고 제 2 CMOS 출력단에 접속되는 역시 동일형태의 PMOSFET(Q5)와 NMOSFET(Q6)으로 형성되는 제 2 CMOS와, 상기 제 1 CMOS 및 제 2 CMOS의 각 PMOSFET(Q1, Q3)의 드레인 공통접속점(N1)에 접속되는 클럭용 PMOSFET(Q7)와 제 2 CMOS와 제 3 CMOS의 각 NMOSFET(Q4)(Q0)의 소오스 공통접속점(N2)에 접속되는 클럭용 NMOSFET(Q8)로 구성됨과 동시에 상기 클럭용 PMOSFET(Q7) 및 NMOSFET(Q7)의 게이트에는 동일의 싱글 페이스 클럭(Clk)이 입력되고 제 1 CMOS의 각 게이트에는 입력 D가 인가되어 있다.
상기와 같이 구성된 본 발명의 다이나믹의 동작에 대하여 그의 동작 파형도를 도시한 도 3a 내지 도 3b를 참조하여 설명한다.
먼저 입력 D=0인 경우, 도 3a에 도시된 바와 같이, 클럭입력(Clk)이 제로일 때 PMOSFET(Q7)은 도통상태를 유지함과 동시에, 입력 D=0이므로 제 1 CMOS의 PMOSFET(Q1)은 온, NMOSFET(Q2)는 오프상태로 되어서 a점의 전위는 하이레벨로 된다.
따라서 제 2 CMOS의 PMOSFET(Q3)는 오프, NMOSFET(Q4)는 온상태로 되나, 클럭입력이 제로이므로 클럭용 NMOSFET(Q8)가 오프상태로 되어 b점의 전위는 이전의 층전상태인 로우레벨 상태로 계속 유지된다.
따라서 제 3 CMOS의 PMOSFET(Q5)가 온상태를 NMOSFET(Q6)가 오프상태를 유지하게 되므로 출력는 하이레벨 상태로 있게 된다.
그후 클럭입력(Clk)이 하이레벨 상태로 천이되면 PMOSFET(Q7)은 오프상태로 되고 제 1 CMOS는 이전의 상태를 그대로 유지하게 되어 a점 전위역시 이전충전 상태(하이레벨)로 있게 된다.
그리고 클럭용 NMOSFET(Q8)는 클럭입력(Clk)이 하이레벨로 천이될 때 온상태로 변경되고 제 2 CMOS의 NMOSFET(Q4) 역시 온상태를 유지하게 되므로 b점의 전위는 로우레벨로 된다.
따라서 제 3 CMOS의 PMOSFET(Q5)가 온상태로 이전의 상태를 그대로 유지하게 되므로 N,레벨은 하이레벨로 된다.
한편, 입력 D가 1인 경우에는 도 3b에 도시된 바와 같이, 클럭입력(Clk)이 로우레벨일 때 클럭용 PMOSFET(Q7)이 도통되나, 입력 D가 하이레벨 즉 1이므로 PMOSFET(Q1)이 오프되고 NMOSFET(Q2)가 상태로 되어 a점의 전위는 로우레벨이며 이것에 의해 제 2 CMOS의 PMOSFET(Q3)와 NMOSFET(Q4)는 각각 온 및 오프상태로 되어 b점의 전위는 하이레벨로 된다.
따라서 PMOSFET(Q5)는 오프, NMOSFET(Q6)는 온이 되고 클럭용 NMOSFET(Q8)이 오프상태로 되어점의 전위는 이전상태인 로우레벨의 충전상태를 유지하게 된다.
이어 클럭(Clk)이 하이레벨로 천이하게 되면 클럭용 PMOSFET(Q7)은 오프, NMOSFET(Q8)은 온이되어 b점의 하이레벨 상태로 인하여 제 3 CMOS의 NMOSFET(Q6)이 온되어의 레벨은 로우상태로 되며, 다시 클럭(Clk)이 로우 레벨로 되면 전술한 동일과정으로의 레벨은 이전의 로우레벨의 충전상태로 된다.
따라서, D=0인 경우에는 D→a가 마스터단 a→가 슬레이브(Slave)단으로 동작하고 D=1인 경우에는 D→b가 마스터단, b-슬레이브단으로 동작하면서 D 플립플롭의 기능을 수행하게 된다.
이상과 같이 본 발명의 다이나믹 D 플립플롭은 클럭용 PMOSFET와 NMOSFET를 각각 하나씩 병합(Merge)하여 다이나믹 D 플립플롭을 구성함으로써 싱글 페이스 클럭(Single Phase-Clock)을 사용할수 있기 때문에 클럭스큐(Clock Skew) 문제가 없으면서도 프리차지(Precharge)가 필요없으므로 전력소모가 작으며, 회로를 이루는 MOSFET의 수가 종래의 경우보다 작으므로 셀(Cell) 에리어가 작다는 등의 효과가 있다.
Claims (1)
- 종속 접속되는 제 1, 제 2 및 제 3 CMOS와,상기 제 1 및 제 2 CMOS의 PMOSFET 드레인측의 공통접속점에 접속된 클럭용 PMOSFET와,상기 제 2 및 제 3 CMOS의 NMOSFET 소오스측의 공통 접속점에 접속된 클럭용 NMOSFET를 구비하고, 상기 클럭용 PMOSFET 및 NMOSFET의 게이트에 동시에 싱글 페이스 클럭을 인가하도록 함을 특징으로 하는 다이나믹 D 플립플롭.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970002258A KR19980066602A (ko) | 1997-01-27 | 1997-01-27 | 다이나믹 디(d) 플립플롭 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970002258A KR19980066602A (ko) | 1997-01-27 | 1997-01-27 | 다이나믹 디(d) 플립플롭 |
Publications (1)
Publication Number | Publication Date |
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KR19980066602A true KR19980066602A (ko) | 1998-10-15 |
Family
ID=65953012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019970002258A KR19980066602A (ko) | 1997-01-27 | 1997-01-27 | 다이나믹 디(d) 플립플롭 |
Country Status (1)
Country | Link |
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KR (1) | KR19980066602A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10396761B2 (en) | 2016-11-23 | 2019-08-27 | Samsung Electronics Co., Ltd. | Flip-flop |
-
1997
- 1997-01-27 KR KR1019970002258A patent/KR19980066602A/ko not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10396761B2 (en) | 2016-11-23 | 2019-08-27 | Samsung Electronics Co., Ltd. | Flip-flop |
US10911032B2 (en) | 2016-11-23 | 2021-02-02 | Samsung Electronics Co., Ltd. | Flip-flop |
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