JPS6267619A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、クロック駆動されるＣＭＯＳ（相補型ＭＯ３）回路
を含む半導体集積回路装置に利用して有効な技術に関す
るものである。

〔背景技術〕

ＣＭＯＳ回路として、クロック駆動される各種ダイナミ
ックゲート回路が公知である（例えば、１９７６年「東
芝レビューｊ誌の第３１巻第１号頁６６〜頁６９参照）
。

このようなダイナミックゲート回路を利用して、例えば
第３図に示すようなシフトレジスタを構成することがで
きる。すなわち、１ビツトの回路は、次の入力段回路と
出力段回路とにより構成される。

人力段回路は第１相目のクロック信号φ１．φＩにより
動作させられるＭＯ３ＦＥＴＱＩ〜Ｑ４からなるクロッ
クドインバータ回路と、その出力信号８を受けるＭＯＳ
ＦＥＴＱ５と。６からなるスタティック型のＣＭＯＳイ
ンバータ回路とにより構成される。出力段回路は入力段
回路の出力信号Ｃを受は第２相目のクロック信号φ２．
ψ２により動作させられるＭＯ３ＦＥＴＱ７〜ＱＩＯか
らなるクロ７クドインバータ回路と、その出力信号りを
受けるＭＯ３ＦＥＴＱＩ　ｌとＱｌ２からなるスタティ
ック型のＣＭＯＳインバータ回路とにより構成される。

このような構成のＣＭＯＳ回路を含む半導体集積回路装
置において、非動作状態における消費電流を低減させる
ために、クロック信号を停止させると、上記入力段回路
又は出力段回路におけるクロックドインバータ回路の出
力がハイインピーダンス（フローティング）状態となっ
てしまう。このようなハイインピーダンス状態が長く継
続すると、それに結合されるＭＯＳＦＥＴのソース、ド
レインにおいて生じるリーク電流等によりレベルが不安
定になって、次段のインバータ回路のＰチャンネルＭＯ
３ＦＥＴＱ５　　（Ｑｌ　１）とＮチャンネルＭＯ３Ｆ
ＥＴＱ６　（Ｑｌ２）とを通して大きな貫通電流を発生
させる。このような貫通電流の発生は、クロック信号を
停止させる目的である低消費電力化とは逆に消費電流が
増大するばかりでなく、過電流による寄生サイリスク素
子によるランチアップやアルミニュウム等の配線の断線
を引き起こす原因となる。

〔発明の目的〕

この発明の目的は、クロック信号の供給を停止させるこ
とのできるＣＭＯＳダイナミックゲート回路を具備する
半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、グイナミソクゲートとしてのＣＭＯＳ回路に
供給される多相のクロック信号を形成するクロック発生
回路に、外部端子から供給される基本クロック信号が停
止したときに、内蔵の発振回路により形成したクロック
信号を切り換えて供給するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の０ＭＯ３（相補型ＭＯ
Ｓ）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ５ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。

ＭＯ３ＦＥＴＱＩないしＱｌ２は、単位（１ビット分）
のシフトレジスタを構成する。その初段（入力段）回路
は、入力信号Ａを受けるＰチャンネルＭＯ３ＦＥＴＱＩ
とＮチャンネルＭＯＳＦＥＴＱ４と、上記ＭＯ３ＦＥＴ
ＱＩとＱ４に直列接続され、第１相目のクロック信号φ
１．φ１を受けるＰチャンネル型のスイッチＭＯ３ＦＥ
ＴＱ２とＮチャンネル型のスイッチＭＯ３ＦＥＴＱ３か
らなるクロックドインバータ回路と、このクロックドイ
ンバータ回路の出力信号Ｂを受けるＰチャンネルＭＯ３
ＦＥＴＱ５とＮ−ｆ−ヤ７ネルＭＯ３ＦＥＴＱ６とによ
り構成されたスタティック型のＣＭＯＳインバータ回路
とにより構成される。

出力段回路は、上記初段回路の出力信号Ｃを受けるＰチ
ャンネルＭＯ５ＦＥＴＱ７とＮチャンネルＭＯ３ＦＥＴ
ＱＩ　Ｏと、上記ＭＯ３ＦＥＴＱ７とＱＩＯに直列接続
され、第２相目のクロック信号φ２．φ２を受けるＰチ
ャンネル型のスイッチＭＯ５ＦＥＴＱ８とＮチャンネル
型のスイッチＭＯＳ　Ｆ　ＥＴＱ　９からなるクロック
ドインバータ回路と、このクロックドインバータ回路の
出力信号りを受けるＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１１とＮチャンネルＭＯ３ＦＥＴＱＩ　２とによ
り構成されたスタティック型のＣＭＯＳインバータ回路
とにより構成される。

上記クロック信号φ１．ψｌ及びφ２．φ２は、次のク
ロック発注回路により形成される。

クロック発生回路は、特に制限されないが、アンド（Ａ
　Ｎ　Ｄ）ゲー１−Ｇ３とＧ４及びノア（Ｎ。

Ｒ）ゲート回路Ｇ５とからなるマルチプレクサＭＰＸを
介して供給されるクロック信号φを受けて、上記２相の
クロック信号φ１．φ１及びφ２．φ２を形成する。上
記マルチプレクサＭＰＸを通したクロック信号は、一方
においてノアゲート回路Ｇ１の一方の人力に供給される
。上記クロック信号は、他方においてインバータ回路Ｎ
７を通して反転され、ノアゲート回路Ｇ２の一方の入力
に供給される。これらのノアゲート回路Ｇｌと０２の出
力信号は、それぞれインバータ回路Ｎ１とＮ２及びイン
バータ回路Ｎ３とＮ４を通して互いに他方のノアゲート
回路Ｇ２．Ｇｌにおける他方の入力に帰還される。これ
により、これらのノアゲート回路Ｇｌ、Ｇ２とインバー
タ回路Ｎｌ、Ｎ２及びＮ３．Ｎ４は、ランチ回路として
の動作を行う。

上記インバータ回路Ｎ２の出力信号は、第１相目の非反
転クロック信号ψｌとされ、インバータ回路Ｎ５により
第１相目の反転クロック信号φ１が形成される。また、
上記インバータ回路Ｎ４の出力信号は、第２相目の非反
転クロック信号φ２とされ、インバータ回路Ｎ６により
第２相目の反転クロック信号φ２が形成される。

上記マルチプレクサＭＰＸを構成するアンドゲート回路
Ｇ３の一方の入力には外部端子から供給される基本クロ
ック信号φが供給される。マルチプレクサＭＰＸを構成
するアンドゲート回路Ｇ４の一方の入力には、内蔵の発
振回路Ｏ３Ｃにより形成された発振パルスが供給される
。発振回路Ｏ８Ｃは、特に制限されないが、リング状態
に縦列形態に接続された奇数（この実施例では３個）の
インバータ回路（リングｊシレータ）により構成される
。上記２つのアンドゲート回路Ｇ３とＧ４の出カイｉ号
は、ノアゲート回路Ｇ５の入力に供給される。

上記基本クロック信号ψと発振パルスを選択的に伝える
ため、アンドゲート回路Ｇ４の他方の入力には、クロッ
ク停止信号ＳＴＰが供給され、アンドゲート回路Ｇ３の
他方の入力には、インバータ回路Ｎ８によって反転され
たクロック停止信号ＳＴＰが供給される。上記クロック
停止信号ＳＴＰは、特に制限されないが、基本クロック
信号φを受けて、それが停止状態にされたとき、ハイレ
ベル（論理“ｌ”）の停止信号ＳＴＰを形成する。

この実施例の動作を次に説明する。

基本クロック信号φが一定の周期でハイレベルとロウレ
ベルにされるクロック供給状態では、上記パルス検出回
路ＰＤにより形成される停止信号ＳＴＰは、ロウレベル
（論理“０”）にされる。

これにより、アンドゲート回路Ｇ３の他方の入力にはハ
イレベル（論理“１”）の制御信号が供給されるので、
基本クロック信号φは上記アンドゲート回路Ｇ３とノア
ゲート回路Ｇ５を介してクロック発生回路に伝えられる
。この状態において、クロック発生回路は、基本クロッ
ク信号ψがハイレベルのとき、これに同期してクロック
信号φ２がロウレベルに、基本クロック信号φがロウレ
ベルのときこれに同期してクロック信号φ１がロウレベ
ルにされる。上記基本クロック信号φがハイレベルから
ロウレベルに切り換えられるとき、クロック信号φ２が
ハイレベルにされた後、ノアゲート回路Ｇｌの出力がロ
ウレベルにされること、及び基本クロック信号がロウレ
ベルからハイレベルに切り換えられるとき、クロック信
号φ１がハイレベルにされた後、ノアゲート回路Ｇ２の
出力がロウレベルにされることによって、両クロック信
号φ１とφ２は、ノンオーバーラツプの２相りロック信
号とされる。

基本クロック信号φが停止されると、これを受けてパル
ス検出回路ＰＤは、上記停止信号ＳＴＰをハイレベルに
する。これにより、アンドゲート回路Ｇ４の他方の入力
にはハイレベル（論理“１”）の制御信号が供給される
ので、発振パルスは上記アンドゲート回路Ｇ４とノアゲ
ート回路Ｇ５を介してクロック発生回路に伝えられる。

この状態において、クロック発生回路は、上記同様な動
作により、発振パルスに基づいて、上記２相のクロック
φ１とφ２を形成するものなる。これにより、外部端子
から基本クロック信号の供給が停止されても、グイナミ
フクゲート回路には、周期的なりロック信号φｌとφ２
が供給され続けられるので、基本クロック信号φを長時
間にわたって停止させても、それぞれのグイナミノクゲ
ートは、発振パルスによって動作を継続するため、その
出力が不所望な中間電位にされることがないから前述の
ような貫通電流が生じない。これにより、任意に半導体
集積回路装置を非動作状態（チップ非選択状態）にして
、その実質的なりロック信号を停止こせることができる
。

第２図には、上記パルス検出回路の一実施例の回路図が
示されている。

基本クロック信号φは、特に制限されないが、バッファ
回路としてのインバータ回路Ｎｉｌを通して排他的論理
和回路（一致／不一致回路）ＥＸｌの一方の入力に供給
される。上記基本クロック信号φは、上記同様にパンフ
１回路としてのインバータ回路Ｎ１２及び遅延回路とし
ての家１列形態にされたインバータ回路Ｎ１３ないしＮ
１６を通して上記排他的論理和回路ＥＸＩの他方の入力
に供給される。この排他的論理和回路ＥＸＩは、その再
入力信号のレベルが不一致のとき、ロウレベルの出力信
号を形成する。この排他的論理和回路ＥＸＩの出力信号
は、Ｐチャンネル型のチャージアンプＭＯ３ＦＥＴＱＩ
　３のゲートに（共給される。

このＭＯ３ＦＥＴＱ１３は、それがオン状態にされたと
きキャパシタＣヘチャージアンプ電流を供給する。上記
キャパシタＣは、特に制限されないが、ＭＯ３構造によ
り構成される。上記キャパシタＣには、それを定常的に
ディスチャージさせる抵抗Ｒが設けられる。この抵抗Ｒ
の抵抗値は、そのディスチャージ動作によるレベルが上
記基本クロック信号φの半周期においてレベル判定用の
インバータ回路Ｎ　１７のロジックスレッショルド電圧
より低くされることが無いように、比較的大きなｔ氏抗
１直にされる。

なお、上記・インバータ回路Ｎ１２〜Ｎ１６からなる遅
延時間が、その素子のプロセスバラツキによって基本ク
ロック信号φの１周期と等しくされると、基本クロック
信号φが供給された状態にもかかわらず、排他的論理和
回路ＥＸＩは、常に一致出力を形成する虞れがある。そ
こで、この実施例では、上記遅延回路を構成する縦列形
態のインバータ回路Ｎ１２〜Ｎ１６の中間点から得られ
る遅延信号と、上記インバータ回路Ｎｉｌを通した基本
クロック信号φとを上記同様な排他的論理和回路ＥＸ２
に供給して、その不一致出力によりオン状態にされるチ
ャージアップＭＯ５ＦＥＴＱＩ４を追加するものである
。

この実施例では、基本クロック信号φが停止されると、
上記排他的論理和回路ＥＸＩ及びＥＸ２の再入力信号が
同じレベルにされる。これに応じて、それぞれの出力信
号がハイレベルにされるため、上記チャージアンプＭ　
ＯＳ　Ｆ　Ｅ　ＴＱ　ｉ　３及びＱ１４はオフ状態され
る。この結果、キャパシタＣは、抵抗Ｒによって放電さ
れ、そのレベルがインパーク回路Ｎ１７のロジックスレ
ッショルド電圧以下に低下されると、その出力からハイ
レベルの停止信号ＳＴＰが形成される。基本クロック信
号φが供給された状態では、上記キャパシタＣの電圧が
インバータ回路Ｎ１７のロジックスレッショルド電圧以
下にされる前に、繰り返しチャージアップされるため、
上記停止信号Ｓ　Ｔ　Ｐは、ロウレベルを維持するもの
となる。

〔効　果〕

（１）クロック駆動されるＣＭＯＳ回路に供給する多相
クロック信号を形成するクロック発生回路に対して、外
部端子から供給された基本クロック信号が停止されたと
き、内蔵の発振回路により形成された発振パルスを上記
基本クロック信号に代えて供給することにより、クロッ
ク駆動されるＣＭＯ８回路のダイナミック動作を維持さ
せることができる。これにより、半導体集積回路装置が
非動作状態におかれるとき、クロック信号を停止させて
もダイナミックゲート回路における貫通電流の発生を防
止することかできるという効果が得られる。

（２）上記（１）により、クロック信号の停止を任意に
行うことができるから、ユーザーにとって扱い易い半導
体集積回路装置を得ることができるという効果が得られ
る。

（３）外部端子から供給される基本クロフクｆｄ号の停
止の有無を検出するクロック検出回路を内蔵させること
により、特別な制御信号を用いることな（、上記貫通電
流防止のためのクロック信号の切り換えを自動的に行え
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、クロック発生
回路の構成は、基本クロック信号を分周して多相のクロ
ック信号を得るもの等種々の実施形態を採ることができ
る。また、基本クロック信号の供給が停止されたとき、
その旨を指示する外部制御信号を供給して、上記内蔵の
発振回路により形成した発振パルスをクロック発生回路
に供給するものとしてもよい。上記内蔵の発振回路は、
この外部制御信号により発振を開始するものであっても
よい。上記外部端子から供給される基本クロック信号と
内部で形成した発振パルスとを切り換えてクロック発生
回路に伝えるマルチプレクサ回路は、伝送ゲートＭＯ３
ＦＥＴを利用する等種々の実施形態を採ることができる
。また、発振回路の具体的回路構成は、何であってもよ
い。発振パルスは、上記ダイナミックゲート回路の信号
が中間レベルにされてしまうのを防ぐものであるから、
その発振周波数を低くすることにより、低消費電力化も
図るようにしてもよい。また、内蔵されるクロック検出
回路の具体的構成は、種々の実施形態を採ることができ
る。

〔利用分野〕

この発明は、クロック駆動されるＣＭＯＳ回路を含む各
種半導体集積回路装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのパルス検出回路の一実施例を示す回路図、 第３図は、シフトレジスタの一例を示す回路図である。 Ｐｒ）・・パルス検出回路、Ｇ　１　、Ｇ　２　＋　Ｇ
　Ｏ・・ノアゲート回路、Ｇ３．Ｇ４・・アンドゲート
回路、Ｎ１−Ｎ１７・・・１゛ンバ一タ回路、ＥＸ　１
゜ＥＸ２・・排他的論理和回路

Claims (1)

1. 【特許請求の範囲】 １、多相のクロック信号により駆動されるＣＭＯＳ回路
   と、基本クロック信号の停止信号により外部端子から供
   給される基本クロック信号を内蔵の発振回路により形成
   されたクロック信号に切り換えるマルチプレクサ回路と
   、上記マルチプレクサ回路を通して供給されたクロック
   信号を受けて、上記ＣＭＯＳ回路に供給する多相のクロ
   ック信号を形成するクロック発生回路とを具備すること
   を特徴とする半導体集積回路装置。 ２、上記基本クロック信号の停止信号は、外部端子から
   供給された基本クロックとその遅延信号とを受ける一致
   ／不一致回路と、この一致／不一致回路の不一致出力信
   号によりチャージアップが成されるキャパシタと、上記
   キャパシタを定常的にディスチャージさせる抵抗手段と
   からなる時定数回路と、上記キャパシタの保持電圧を受
   けて上記停止信号を形成するインバータ回路とからなる
   クロック信号検出回路により形成されるものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。