JPS62195912A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フリップフロップ回路に関するもので、た
とえば、ＣＭＯＳ　（相補型ＭＯ３）により構成される
ゲートアレ・イ等の論理用半導体巣積回路装置に利用し
て有効な技術に関するものである。

〔従来の技術〕

Ｔ　Ｔ　Ｌ　論理回路によるフリップフロップ回路につ
いては、たとえば、（株）ラジオ技術社昭和５４年７月
２５日発行、横井与次部著「ディジタルＩＣ実用回路マ
ニュアル１にその各種の回路例が記載されている。

〔発明が解決しようとする問題点〕

これらのＴＴＬ論理回路により構成されたフリップフロ
ップ回路を、たとえば０ＭＯ３を用いてそのままの形で
実現しようとすると、回路素子数が比較的多くなってし
まう。特に、診断機能を持つゲートアレイ等の論理集積
回路においては、数多く搭載されるフリップフロップ回
路の回路素子をいかに少なくするかが、その集積度に影
響を与えるものとなってくる。

そこで、本発明者等は、先にトランスファーゲートとイ
ンバータ回路を組合せた、比較的少ない回路素子数によ
り構成されるＣＭＯ３のフリップフロップ回路を１是案
じた。

第３図には、上記ＣＭＯＳフリップフロ７１回路の回路
図が示されている。図に示すように、このフリップフロ
ップ回路は、入力データＤを受けるインバータ回路Ｎｌ
と、入力データＤを保持するためのランチを構成するイ
ンバータ回路Ｎ２およびＮＡＮＤ　（ナンド）ゲートＧ
ｌと、クロック信号のハイレベル時、入力データＤのイ
ンバータ回路Ｎ１による反転信号をインバータ回路Ｎ２
に入力するためのスイッチＭＯＳＦＥＴＱＩ、Ｑｌｏ　
と、クロック信号のローレベル時、上記インパーク回路
Ｎ２とＮＡＮＤゲー１グーｌとをランチ接続するための
スイッチＭＯＳＦＥＴＱ２、Ｑ２’とをその基本構成と
する。

このフリップフロップ回路には、そのリセット用として
、ＮＡＮＤゲートグーのもう一方の入力にリセット信号
を入力するためのりセット端子Ｒが設けられている。し
かしながら、このリセット端子Ｒを介してローレベルの
りセント信号が入力された時、同時にクロック信号がハ
イレベルになる場合には、インバータ回路Ｎ２にスイッ
チＭＯＳＦＥＴＱ１、Ｑｌ’　を介して入力データＤの
反転信号が入力されるため、入力データＤの状態と、リ
セット信号がハイレヘルに戻るタイミングによっては、
フリップフロップ回路の出力かりセント状態に確定でき
ない場合が生じる。

この発明の目的は、少ない回路素子で構成され、しかも
安定したリセット動作を行うＣＭＯＳフリップフロップ
回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
フリップフロップ回路をリセットするためのリセット信
号が入力された時、スイッチＭＯＳＦＥＴに供給される
クロック信号を所定のレベルに固定するためのＮ　Ａ　
Ｎ　Ｄゲートを設けるものである。

〔作　　用〕

上記した手段によれば、リセット信号の入力時、入力デ
ータはランチを構成するインバータ回路に入力されない
ため、リセット信号により確実にフリ・２プフロップ回
路のリセットを行うことができ、少ない回路素子数で安
定したリセット動作を行うＣＭＯＳフリップフロップ回
路が実現できるものである。

〔実施例〕

第１図には、この発明を通用したＣＭＯＳフリップフロ
ップ回路の一実施例の回路図が示されている。同図の各
回路素子は、公知のＣＭＯ３集禎回路の製造技術によっ
て、特に制限されないが、１個の単結晶Ｎ型シリコンの
ような半導体基板上において形成される。

同図において、チャンネル部分に矢印が付加されたＭＯ
Ｓ−ＦＥＴはＰチャンネル型であり、矢印の付加されな
いＮチャンネルＭＯＳＦＥＴと区別される。Ｐチャンネ
ルＭＯ５ＦＥＴは、このような半導体基板表面に形成さ
れたソース領域、ドレイン領域およびソース＠域とドレ
イン領域との間の半導体基板表面に薄い厚さのゲート絶
縁膜を介して形成されたポリシリコンからなるようなゲ
ート電極から構成される。ＮチャンネルＭＯＳＦＥＴは
、上記半導体基板表面に形成されたＰ型ウェル領域に形
成される。これによって、半導体基板は、その上に形成
された複数のＰチャンネルＭＯＳＦＥＴの共通の基板ゲ
ートを構成する。Ｐ型ウェル領域は、その上に形成され
たＮチャンネルＭＯＳＦＥＴの基板ゲートを構成する。

Ｐチャンネル部分　Ｓ　Ｆ　ＥＴの基板ゲートである半
導体基板には、回路の電源電圧Ｖｃｃが供給され、Ｎチ
ャンネル部分　Ｓ　Ｆ　ＥＴの基板ゲートすなわちＰ型
ウエル領域には、原則として回路の接地電位が供給され
る。

第１図において、フリップフロップ回路は、入力データ
Ｄを受けるインバータ回路Ｎ１と、クロックパルスＣＰ
がローレベルの時ラッチを構成するインバータ回路Ｎ２
およびＮＡＮＤゲートグーと、クロックパルスＣＰがハ
イレベルの時、入力データＤのインバータ回路Ｎ１によ
る反転信号をインバータ回路Ｎ２に入力するためのスイ
ッチＭＯＳＦＥＴＱＩ、Ｑ１″およびクロックパルスＣ
Ｐがローレベルの時、インバータ［ｊｌｉｌ路Ｎ２ｃ！
：ＮＡＮＤゲートＧ１をラッチ形態に接続するためのス
イッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２、Ｑ２’をその基
本構成とする。インバータ回路Ｎ２の人力信号はインバ
ータ回路Ｎ４により反転されてフリップフロップ回路の
出力信号Ｑとして、またインバータ回路Ｎ２の出力信号
がインバータ回路Ｎ３により反転されてフリップフロッ
プ回路の出力信号Ｑとして、それぞれ出力される。クロ
ックパルスＣＰはりセント信号Ｒがハイレベルであれば
ＮＡＮＤゲートＧ３に入力され、インバータ回路Ｎ５を
経て、クロ・７り信号φおよびｊが形成され、上記各ス
イッチＭＯＳＦＥＴに供給される。

フリップフロップ回路は上記クロック信号に同期して次
のような動作を行う。ずなわち、クロック信号φがハイ
レベルでその反転信号７がローレベルの時、スイッチＭ
Ｏ５ＦＥＴＱ２、Ｑ２’　はオフ状態、スイッチＭＯＳ
ＦＥＴＱＩ、Ｑｌ”はオン状態となるため、入力データ
Ｄのインバータ回路Ｎ１による反転信号がインバータ回
路Ｎ２に入力される。これにより、インバータ回路Ｎ２
をｊＲ成するＭＯＳＦＥＴのゲート容量は、入力データ
Ｄがハイレベルであればディスチャージされ、また入力
データＤがローレベルであれば電源電圧ＶＣＣのような
ハイレベルにチャージされる。

クロック信号φがローレベルでその反転信号７がハイレ
ベルになると、スイッチＭＯ３ＦＥ”ｒＱｌ、Ｑｌ’　
　はオフ状態、スイッチＭＯＳＦＥＴＱ２、Ｑ２°はオ
ン状態となり、入力データＤのインバータ回路Ｎ２への
入力回路は開放されるとともに、ＮＡＮＤゲー）グーの
出力とインバータ回路Ｎ２の入力とが接続され、インバ
ータ回路Ｎ２とＮＡＮＤゲートグーはラッチ形態とされ
る。通常、リセット信号層はハイレベルとされるため、
クロック信号φがハイレベルの時入力データＤに応じて
チャージあるいはディスチャージされたインバータ回路
Ｎ２のゲート電位により、ランチの保持データが決定さ
れる。すなわち、入力データｏＭＲｆａ理“Ｏ”のロー
レベルの場合、インバータ回路Ｎ２の入力はハイレベル
、またインバータ回路Ｎ２の出力はローレベルとなるた
め、フリップフロップ回路の出力信号Ｑはローレベル、
また反転出力信号石はハイレベルとなる。一方入力デー
タＤが論理“１″のハイレベルの場合、インバータ回路
Ｎ２の入力はローレベル、またインバータ回１２３Ｎ２
の出力はハイレベルとなるため、フリップフロップ回路
の出力信号Ｑはハイレベル、またその反転出力信号石は
ローレベルとなる。

フリップフロップ回路をリセットするために、リセット
信号Ｒがハイレベルからローレベルとなると、ラッチを
形成するＮＡＮＤゲートＧ１のもう一方の入力がローレ
ベルとなり、インバータ回路Ｎ２の入力はハイレベルと
なるため、フリップフロップ回路の出力は入力データＤ
が論理“０”のローレベルの場合と同様のリセット状態
となる。

この時、クロックパルスＣＰが入力されるＮＡＮＤゲー
トＧ３のもう一方の入力がリセット信号層によってロー
レベルとなるため、ＮＡＮＤゲートＧ３の出力であるク
ロック信号１はハイレベル、インバータ回路Ｎ５の出力
であるりｏ７り信号φハローレベルのままとなり、スイ
ッチＭＯ５ＦＥＴＱＩ、Ｑ１″はオフ状態、またスイッ
チＭＯＳＦＥＴＱ２、Ｑ２°　はオン状態となる。これ
により、インバータ回路Ｎ２とＮＡＮＤゲートＧ１によ
るう・ノチは、入力データＤの影響を受けず、リセット
信号Ｒにより、確実にリセット状態とされる。

以上の本実施例に示されるように、この発明をＣＭＯＳ
により構成されるフリップフロップ回路に通用した場合
、次のような効果が得られる。すなわち、 （１１フリフプフロップ回路をリセットするためのリセ
ット信号が入力された時、スイッチＭＯ５ＦＥＴに供給
されるクロック信号をローレベルに固定するためのＮＡ
ＮＤゲートを設けることで、リセット信号の人力時、入
力データがランチを構成するインバータ回路に入力され
ないため、リセット信号による確実なフリップフロップ
回路のりセントを行うことができるという効果が得られ
る。

（２）上記（１）項によって、少ない回路素子数で構成
され、確実なりセントが可能なフリップフロップ回路が
実現でき、高集積度のゲートアレイ等の論理集積回路を
実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第２図に示
すように、第１図のインバータ回路Ｎ２の代わりに、そ
の一方の人力にセット信号Ｓが人力されるＮＡＮＤゲー
トＧ２を設け、フリップフロップ回路を論理“１”に初
期設定できるようにすることもよい。この場合、ＮＡＮ
ＤゲートＧ３は３人力のＮＡＮＤゲートとし、セット信
号Ｓおよびリセット信号Ｒを入力して、セット時および
リセッＩ・時にクロック信号φをローレベルのままとす
る。また、第１図において、インバータ回路Ｎ１とスイ
ッチＭＯＳＦＥＴＱｌ、Ｑｌ’　、ＮＡＮＤゲー１グー
１とスイッチＭＯＳＦＥＴＱ２、Ｑ２’　はそれぞれを
組み合わせて、スイッチＭＯ５ＦＥＴによりその動作電
圧を制御するクロックドインバータ回路あるいはクロッ
クドＮＡＮＤゲートとじてもよい。さらに、各スイッチ
ＭＯ８ＦＥＴはＰチーｔ−７ネルＭＯ８Ｆ−’ＥＴある
いはＮチャンネルＭＯＳＦＥＴのどちらか一方だけでも
よいし、出力ＱはＮＡＮＤゲートＧ１の出力をそのまま
出力するものであってもよい。

ＮＡＮＤゲートＧ３は同一条件でリセットされる複数の
フリップフロップ回路で共用されるものであってもよい
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯ５（相補型Ｍ
Ｏ３）により構成されるゲートアレイ等の論理集積回路
に収容されるフリップフロップ回路に通用した場合につ
いて説明したが、それに限定されるものではなく、たと
えばその他の一般的なラングＪ・ロジックのフリップフ
ロップ回路などにも適用できる。本発明は、少なくとも
ＭＯＳＦＥＴにより構成される論理集積回路を用いる条
件のものには適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、フリップフロップ回路をリセットするた
めのりセット信号が入力された時、スイッチＭ　ＯＳ　
Ｆ　Ｅ　Ｔに供給されるクロ・７り信号を所定のレヘル
に固定するためのＮＡＮＤゲートグー設けることで、リ
セット信号の入力時、入力データがラッチを構成するイ
ンバータ回路に入力されないため、リセット信号によ４
ｆα実なフリップフロップ回路のりセントを行う回路素
子数の少゛ないフリップフロップ回路が実現できるもの
である。

【図面の簡単な説明】

第１図は、この発明が通用されたフリップフロップ回路
の一実施例を示す回路図、 第２図は、この発明が通用されたフリップフロップ回路
のもう一つの実施例を示す回路図、第３図は、従来のフ
リップフロップ回路を示す回路図である。 Ｎ１〜Ｎ５・・・インバータ回路、０１〜Ｇ３・・・Ｎ
ＡＮＤゲート、Ｑｌ、Ｑ２・・・ＰチャンネルＭＯＳＦ
ＥＴ、Ｑｌ’　、Ｑ２°　・・・ＮチャンネルＭＯＳＦ
ＥＴ

Claims (1)

1. 【特許請求の範囲】 １、その一方の入力にリセット信号が入力され、クロッ
   ク信号の一方のレベルで、他方の入力に入力される信号
   を伝達する第１の論理ゲート回路と、上記第１の論理ゲ
   ート回路の出力信号を上記第１の論理ゲート回路に帰還
   させるための伝達回路と、クロック信号の他方のレベル
   で、入力データ信号あるいはその反転信号を上記伝達回
   路に入力する第１のスイッチＭＯＳＦＥＴと、その一方
   の入力に上記リセット信号が入力され、そのもう一方の
   入力にクロック信号が入力され、その出力信号および／
   またはその出力信号の反転信号が上記第１の論理ゲート
   回路および第１のスイッチＭＯＳＦＥＴに供給される第
   ２の論理ゲート回路とを含むことを特徴とするフリップ
   フロップ回路。 ２、上記フリップフロップ回路の各回路素子は、相補型
   ＭＯＳＦＥＴにより構成されることを特徴とする特許請
   求の範囲第１項記載のフリップフロップ回路。