JPH05189989A - 消費電流抑制回路 - Google Patents
消費電流抑制回路Info
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- JPH05189989A JPH05189989A JP3293433A JP29343391A JPH05189989A JP H05189989 A JPH05189989 A JP H05189989A JP 3293433 A JP3293433 A JP 3293433A JP 29343391 A JP29343391 A JP 29343391A JP H05189989 A JPH05189989 A JP H05189989A
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- Japan
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- circuit
- current consumption
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Abstract
(57)【要約】
【目的】 ダイナミック記憶セルを有するＣＭＯＳＬ
ＳＩの消費電力を低減する。 【構成】 電源投入後、疑似的なクロックを発生し、
本来供給されるべきクロックに代えてダイナミック記憶
セルに供給するようにした。
ＳＩの消費電力を低減する。 【構成】 電源投入後、疑似的なクロックを発生し、
本来供給されるべきクロックに代えてダイナミック記憶
セルに供給するようにした。
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳＬＳＩ等の消
費電力の低減に有効な消費電流抑制回路に関する。
費電力の低減に有効な消費電流抑制回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ（相補対称型金属酸化物半導体
構造）回路は、スイッチング期間、すなわち、出力電圧
が変化する期間以外は電流が流れず、しかも、スイッチ
ング期間が非常に短い。従って、ＣＭＯＳ回路によれ
ば、大規模でありながら低消費電力の集積回路を実現す
ることができる。また、ＣＭＯＳ回路は、入力インピー
ダンス、および遮断時におけるトランジスタの出力イン
ピーダンスが極めて高いため、記憶すべき信号に対応し
た電圧を回路内の寄生容量（ドレイン拡散容量、ゲート
容量等）に保持する、いわゆるダイナミック記憶回路を
容易に構成することができる。このダイナミック記憶回
路は、フィードバック回路を必要とするスタティック回
路に比較し、記憶セル当りの素子数が少なくて済むの
で、記憶セルの占有面積を小さくすることができる。従
って、ダイナミック記憶回路は、大容量の記憶回路によ
く用いられる。図３にこの種のダイナミック記憶回路に
属するダイナミックシフトレジスタの構成例を示す。同
図において、１はクロック発生回路であり、２個のＮＯ
Ｒゲート１ａおよび１ｂとインバータ１ｃとからなり、
外付けの水晶発振器等のクロック発生手段（図示略）か
ら供給されるクロックＣＬＫに基づき、互にπだけ位相
がずれた２相クロックφ1およびφ2を発生する。１０は
ダイナミックシフトレジスタであり、各々ＣＭＯＳによ
って構成されたインバータ１１、アナログスイッチ１
２、インバータ１３、アナログスイッチ１４、インバー
タ１５、…がカスケード接続されてなる。ここで、カス
ケード接続された１組のインバータおよびアナログスイ
ッチ、例えば、インバータ１１およびアナログスイッチ
１２、あるいはインバータ１３およびアナログスイッチ
１４により、１記憶ステージが構成されている。アナロ
グスイッチ１２および１４は、各々、１組のＮチャネル
ＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴによって構
成されている。そして、アナログスイッチ１２は、Ｎチ
ャネルＭＯＳＦＥＴのゲートにクロックφ1が与えら
れ、ＰチャネルＭＯＳＦＥＴのゲートにクロックφ1を
反転したクロックが与えられる。一方、アナログスイッ
チ１４は、ＮチャネルＭＯＳＦＥＴのゲートにクロック
φ2が与えられ、ＰチャネルＭＯＳＦＥＴのゲートにク
ロックφ2を反転したクロックが与えられる。このよう
に隣接した各記憶ステージのアナログスイッチは互いに
逆相関係にあるクロックによってオン／オフ制御が行わ
れるようになっている。このような構成において、クロ
ックＣＬＫが“０”になると、２相クロックφ1／φ2が
“１”／“０”となり、アナログスイッチ１２はオン状
態、アナログスイッチ１４はオフ状態となる。従って、
ダイナミックシフトレジスタ１０の等価回路は図４
（ａ）に示すものとなる。なお、同図および後述する図
４（ｂ）における各要素には、図３に示された対応する
各要素に付した符号と共通の符号が付してある。この状
態においては、入力信号がインバータ１１によって反転
され、該反転値に対応した電圧がインバータ１３の入力
端に印加される。また、アナログスイッチ１４がオフ状
態であるため、インバータ１５はその入力端に介在する
寄生容量に保持された電圧を反転し、図示を略した後続
記憶ステージのインバータに供給する。次にクロックＣ
ＬＫが“１”になると、２相クロックφ1／φ2が“０”
／“１”となり、アナログスイッチ１２はオフ状態、ア
ナログスイッチ１４はオン状態となる。従って、ダイナ
ミック記憶セル１０の等価回路は図４（ｂ）に示すもの
となる。この状態において、インバータ１３は、その入
力端に介在する寄生容量に保持された電圧を反転してイ
ンバータ１５の入力端に供給する。このように、ダイナ
ミックシフトレジスタに入力された信号は、順次反転を
繰り返しながら、後続の記憶ステージへとシフトされ
る。
構造）回路は、スイッチング期間、すなわち、出力電圧
が変化する期間以外は電流が流れず、しかも、スイッチ
ング期間が非常に短い。従って、ＣＭＯＳ回路によれ
ば、大規模でありながら低消費電力の集積回路を実現す
ることができる。また、ＣＭＯＳ回路は、入力インピー
ダンス、および遮断時におけるトランジスタの出力イン
ピーダンスが極めて高いため、記憶すべき信号に対応し
た電圧を回路内の寄生容量（ドレイン拡散容量、ゲート
容量等）に保持する、いわゆるダイナミック記憶回路を
容易に構成することができる。このダイナミック記憶回
路は、フィードバック回路を必要とするスタティック回
路に比較し、記憶セル当りの素子数が少なくて済むの
で、記憶セルの占有面積を小さくすることができる。従
って、ダイナミック記憶回路は、大容量の記憶回路によ
く用いられる。図３にこの種のダイナミック記憶回路に
属するダイナミックシフトレジスタの構成例を示す。同
図において、１はクロック発生回路であり、２個のＮＯ
Ｒゲート１ａおよび１ｂとインバータ１ｃとからなり、
外付けの水晶発振器等のクロック発生手段（図示略）か
ら供給されるクロックＣＬＫに基づき、互にπだけ位相
がずれた２相クロックφ1およびφ2を発生する。１０は
ダイナミックシフトレジスタであり、各々ＣＭＯＳによ
って構成されたインバータ１１、アナログスイッチ１
２、インバータ１３、アナログスイッチ１４、インバー
タ１５、…がカスケード接続されてなる。ここで、カス
ケード接続された１組のインバータおよびアナログスイ
ッチ、例えば、インバータ１１およびアナログスイッチ
１２、あるいはインバータ１３およびアナログスイッチ
１４により、１記憶ステージが構成されている。アナロ
グスイッチ１２および１４は、各々、１組のＮチャネル
ＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴによって構
成されている。そして、アナログスイッチ１２は、Ｎチ
ャネルＭＯＳＦＥＴのゲートにクロックφ1が与えら
れ、ＰチャネルＭＯＳＦＥＴのゲートにクロックφ1を
反転したクロックが与えられる。一方、アナログスイッ
チ１４は、ＮチャネルＭＯＳＦＥＴのゲートにクロック
φ2が与えられ、ＰチャネルＭＯＳＦＥＴのゲートにク
ロックφ2を反転したクロックが与えられる。このよう
に隣接した各記憶ステージのアナログスイッチは互いに
逆相関係にあるクロックによってオン／オフ制御が行わ
れるようになっている。このような構成において、クロ
ックＣＬＫが“０”になると、２相クロックφ1／φ2が
“１”／“０”となり、アナログスイッチ１２はオン状
態、アナログスイッチ１４はオフ状態となる。従って、
ダイナミックシフトレジスタ１０の等価回路は図４
（ａ）に示すものとなる。なお、同図および後述する図
４（ｂ）における各要素には、図３に示された対応する
各要素に付した符号と共通の符号が付してある。この状
態においては、入力信号がインバータ１１によって反転
され、該反転値に対応した電圧がインバータ１３の入力
端に印加される。また、アナログスイッチ１４がオフ状
態であるため、インバータ１５はその入力端に介在する
寄生容量に保持された電圧を反転し、図示を略した後続
記憶ステージのインバータに供給する。次にクロックＣ
ＬＫが“１”になると、２相クロックφ1／φ2が“０”
／“１”となり、アナログスイッチ１２はオフ状態、ア
ナログスイッチ１４はオン状態となる。従って、ダイナ
ミック記憶セル１０の等価回路は図４（ｂ）に示すもの
となる。この状態において、インバータ１３は、その入
力端に介在する寄生容量に保持された電圧を反転してイ
ンバータ１５の入力端に供給する。このように、ダイナ
ミックシフトレジスタに入力された信号は、順次反転を
繰り返しながら、後続の記憶ステージへとシフトされ
る。
【０００３】
【発明が解決しようとする課題】ところで、上述したダ
イナミックシフトレジスタのようなダイナミック記憶回
路を内蔵した半導体集積回路は、電源投入後、クロック
ＣＬＫの供給が開始されるまでの期間、記憶回路を構成
する各記憶セル（上記従来例における記憶ステージに相
当）に対して記憶すべき信号が与えられない。このた
め、電源投入時には、記憶セル内のＣＭＯＳゲート（図
３におけるインバータ１１，１３，１５等）の入力端の
寄生容量に、電源電圧値と接地レベルとの間の中間電位
が保持され易くなる。この場合、ＣＭＯＳゲートを構成
するＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦ
ＥＴが共にオン状態となり、図５に示すように、これら
のＭＯＳＦＥＴのオン抵抗を介し、電源端子から接地端
子に大きな電流が流れることとなる。このように、ダイ
ナミック記憶回路を使用した半導体集積回路は、電源投
入時に多大なる消費電流が流れるため、消費電力が大き
くなってしまうという問題があった。この発明は上述し
た事情に鑑みてなされたものであり、ダイナミック記憶
回路を搭載した半導体集積回路の電源投入時における消
費電流を抑制する消費電流抑制回路を提供することを目
的とする。
イナミックシフトレジスタのようなダイナミック記憶回
路を内蔵した半導体集積回路は、電源投入後、クロック
ＣＬＫの供給が開始されるまでの期間、記憶回路を構成
する各記憶セル（上記従来例における記憶ステージに相
当）に対して記憶すべき信号が与えられない。このた
め、電源投入時には、記憶セル内のＣＭＯＳゲート（図
３におけるインバータ１１，１３，１５等）の入力端の
寄生容量に、電源電圧値と接地レベルとの間の中間電位
が保持され易くなる。この場合、ＣＭＯＳゲートを構成
するＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦ
ＥＴが共にオン状態となり、図５に示すように、これら
のＭＯＳＦＥＴのオン抵抗を介し、電源端子から接地端
子に大きな電流が流れることとなる。このように、ダイ
ナミック記憶回路を使用した半導体集積回路は、電源投
入時に多大なる消費電流が流れるため、消費電力が大き
くなってしまうという問題があった。この発明は上述し
た事情に鑑みてなされたものであり、ダイナミック記憶
回路を搭載した半導体集積回路の電源投入時における消
費電流を抑制する消費電流抑制回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】この発明に係る消費電流
抑制回路は、少なくとも１個のＣＭＯＳゲートを有し、
クロックによって駆動され、記憶すべき信号に応じた電
圧をＣＭＯＳゲートの入力部の容量に保持する記憶セル
を含んだ半導体装置に搭載され、前記半導体装置の電源
投入後、前記クロックに代る疑似的なクロックを少なく
とも１個発生して前記記憶セルに供給することを特徴と
する。
抑制回路は、少なくとも１個のＣＭＯＳゲートを有し、
クロックによって駆動され、記憶すべき信号に応じた電
圧をＣＭＯＳゲートの入力部の容量に保持する記憶セル
を含んだ半導体装置に搭載され、前記半導体装置の電源
投入後、前記クロックに代る疑似的なクロックを少なく
とも１個発生して前記記憶セルに供給することを特徴と
する。
【０００５】
【作用】上記構成によれば、電源投入後、本来供給され
るべきクロックの代りに消費電流抑制回路によって発生
されるクロックが記憶セルに与えられる。従って、記憶
セルにおけるＣＭＯＳゲートの入力端の電位が確定し、
電源投入時における消費電流が抑制される。
るべきクロックの代りに消費電流抑制回路によって発生
されるクロックが記憶セルに与えられる。従って、記憶
セルにおけるＣＭＯＳゲートの入力端の電位が確定し、
電源投入時における消費電流が抑制される。
【０００６】
【実施例】以下、図面を参照し、この発明の一実施例を
説明する。図１はこの発明の一実施例による消費電流抑
制回路１００の構成を示すブロック図である。この消費
電流抑制回路１００はダイナミックシフトレジスタを有
するＣＭＯＳＬＳＩに内蔵され、図１に示すように、ダ
イナミックシフトレジスタに供給する２相クロックを発
生するクロック発生回路１の入力側に介挿される。消費
電流抑制回路１００は、ＯＲゲート１１１とこのＯＲゲ
ート１１１の出力信号を遅延させ、反転させてＯＲゲー
ト１１１の一方の入力端に帰還させる２Ｎ−１段（Ｎは
整数）のインバータ１１２からなる疑似クロック発生回
路１１０を有する。この疑似クロック発生回路１１０は
ＯＲゲート１１１の他方の入力端に対する信号が“０”
である場合に発振し、２Ｎ−１段インバータ１１２の最
終段から疑似クロックＸＣＫを出力する。疑似クロック
ＸＣＫは２ビットカウンタ１２１のクロック端子に入力
される。この２ビットカウンタ１２１の出力端Ｑ0およ
びＱ1の各出力信号はＡＮＤゲート１２２に入力され、
このＡＮＤゲート１２２の出力信号Ｓｔｐをインバータ
１２３によって反転した信号が２ビットカウンタ１２１
のトグルインヒビット端子Ｔｉに入力されている。ま
た、ＡＮＤゲート１２２の出力信号ＳｔｐはＯＲゲート
１１１の他方の入力端に供給される。電源端子Ｖｄｄお
よび接地間には、抵抗１２４および容量１２５を直列接
続したパワーオンリセット回路が設けられており、抵抗
１２４および容量１２５の接続点の電圧Ｒｓｔが２ビッ
トカウンタ１２１のリセット端子（この端子は‘Ｒ’の
上部に‘−’を追加した符号により図示されている）に
供給される。セレクタ１３０はＡＮＤゲート１２２の出
力信号Ｓｔｐが“０”の場合に疑似クロック発生回路１
１０からの出力信号ＸＣＫを選択してクロック発生回路
１に供給し、“１”の場合はクロックＣＬＫを選択して
供給する。以下、図２に示すタイムチャートを参照し、
本実施例の動作を説明する。この消費電流抑制回路１０
０を搭載したＣＭＯＳＬＳＩの電源が投入され、電源端
子Ｖｄｄの電圧が立ち上がると、抵抗１２４を介して容
量１２５が充電される。そして、電源端子Ｖｄｄの電圧
の立ち上がりよりも遅れて抵抗１２４および容量１２５
の接続点の電圧Ｒｓｔが立ち上がり、２ビットカウンタ
１２１がパワーオンリセットされる。そして、２ビット
カウンタ１２１がリセットされたことにより、ＡＮＤゲ
ート１２２の出力信号Ｓｔｐが“０”となり、疑似クロ
ック発生回路１１０が発振し、疑似クロックＸＣＫが出
力される。この疑似クロックＸＣＫはカウンタ１２１に
よってカウントされる一方、Ｓｔｐ＝“０”であること
により、セレクタ１３０によって選択され、クロック発
生回路１に供給される。そして、クロック発生回路１に
より、疑似クロックＸＣＫに基づいて２相クロックが発
生され、ダイナミックシフトレジスタに供給される。こ
の結果、ダイナミックシフトレジスタにおける各アナロ
グスイッチのスイッチングが行われ、ダイナミックシフ
トレジスタ内部のＣＭＯＳインバータ（図３参照）の入
力信号レベルが接地レベルあるいは電源電圧レベルに落
着く。その後、２ビットカウンタ１２１のカウント値が
「３」になると、ＡＮＤゲート１２２の出力信号Ｓｔｐ
が“１”となり、２ビットカウンタ１２１のトグルイン
ヒビット端子Ｔｉに“０”が入力され、２ビットカウン
タ１２１によるカウント動作が停止する。また、Ｓｔｐ
＝“１”となることにより、疑似クロック発生回路１１
０は疑似クロックＸＣＫの発生を停止し、セレクタ１３
０は本来のクロックＣＬＫを供給される側の入力端を選
択する。そして、このＣＭＯＳＬＳＩに対するクロック
ＣＬＫの供給が開始されると、クロックＣＬＫがセレク
タ１３０を介してクロック発生回路１に供給され、ダイ
ナミックシフトレジスタへ２相クロックが供給される。
なお、上記実施例では、電源投入後、３個以上の疑似パ
ルスを発生する例を説明したが、発生するパルスの個数
は供給先たるダイナミック記憶回路の構成に合せて選択
すればよい。また、電源投入後の所定期間だけ疑似パル
スを発生するようにしてもよい。
説明する。図１はこの発明の一実施例による消費電流抑
制回路１００の構成を示すブロック図である。この消費
電流抑制回路１００はダイナミックシフトレジスタを有
するＣＭＯＳＬＳＩに内蔵され、図１に示すように、ダ
イナミックシフトレジスタに供給する２相クロックを発
生するクロック発生回路１の入力側に介挿される。消費
電流抑制回路１００は、ＯＲゲート１１１とこのＯＲゲ
ート１１１の出力信号を遅延させ、反転させてＯＲゲー
ト１１１の一方の入力端に帰還させる２Ｎ−１段（Ｎは
整数）のインバータ１１２からなる疑似クロック発生回
路１１０を有する。この疑似クロック発生回路１１０は
ＯＲゲート１１１の他方の入力端に対する信号が“０”
である場合に発振し、２Ｎ−１段インバータ１１２の最
終段から疑似クロックＸＣＫを出力する。疑似クロック
ＸＣＫは２ビットカウンタ１２１のクロック端子に入力
される。この２ビットカウンタ１２１の出力端Ｑ0およ
びＱ1の各出力信号はＡＮＤゲート１２２に入力され、
このＡＮＤゲート１２２の出力信号Ｓｔｐをインバータ
１２３によって反転した信号が２ビットカウンタ１２１
のトグルインヒビット端子Ｔｉに入力されている。ま
た、ＡＮＤゲート１２２の出力信号ＳｔｐはＯＲゲート
１１１の他方の入力端に供給される。電源端子Ｖｄｄお
よび接地間には、抵抗１２４および容量１２５を直列接
続したパワーオンリセット回路が設けられており、抵抗
１２４および容量１２５の接続点の電圧Ｒｓｔが２ビッ
トカウンタ１２１のリセット端子（この端子は‘Ｒ’の
上部に‘−’を追加した符号により図示されている）に
供給される。セレクタ１３０はＡＮＤゲート１２２の出
力信号Ｓｔｐが“０”の場合に疑似クロック発生回路１
１０からの出力信号ＸＣＫを選択してクロック発生回路
１に供給し、“１”の場合はクロックＣＬＫを選択して
供給する。以下、図２に示すタイムチャートを参照し、
本実施例の動作を説明する。この消費電流抑制回路１０
０を搭載したＣＭＯＳＬＳＩの電源が投入され、電源端
子Ｖｄｄの電圧が立ち上がると、抵抗１２４を介して容
量１２５が充電される。そして、電源端子Ｖｄｄの電圧
の立ち上がりよりも遅れて抵抗１２４および容量１２５
の接続点の電圧Ｒｓｔが立ち上がり、２ビットカウンタ
１２１がパワーオンリセットされる。そして、２ビット
カウンタ１２１がリセットされたことにより、ＡＮＤゲ
ート１２２の出力信号Ｓｔｐが“０”となり、疑似クロ
ック発生回路１１０が発振し、疑似クロックＸＣＫが出
力される。この疑似クロックＸＣＫはカウンタ１２１に
よってカウントされる一方、Ｓｔｐ＝“０”であること
により、セレクタ１３０によって選択され、クロック発
生回路１に供給される。そして、クロック発生回路１に
より、疑似クロックＸＣＫに基づいて２相クロックが発
生され、ダイナミックシフトレジスタに供給される。こ
の結果、ダイナミックシフトレジスタにおける各アナロ
グスイッチのスイッチングが行われ、ダイナミックシフ
トレジスタ内部のＣＭＯＳインバータ（図３参照）の入
力信号レベルが接地レベルあるいは電源電圧レベルに落
着く。その後、２ビットカウンタ１２１のカウント値が
「３」になると、ＡＮＤゲート１２２の出力信号Ｓｔｐ
が“１”となり、２ビットカウンタ１２１のトグルイン
ヒビット端子Ｔｉに“０”が入力され、２ビットカウン
タ１２１によるカウント動作が停止する。また、Ｓｔｐ
＝“１”となることにより、疑似クロック発生回路１１
０は疑似クロックＸＣＫの発生を停止し、セレクタ１３
０は本来のクロックＣＬＫを供給される側の入力端を選
択する。そして、このＣＭＯＳＬＳＩに対するクロック
ＣＬＫの供給が開始されると、クロックＣＬＫがセレク
タ１３０を介してクロック発生回路１に供給され、ダイ
ナミックシフトレジスタへ２相クロックが供給される。
なお、上記実施例では、電源投入後、３個以上の疑似パ
ルスを発生する例を説明したが、発生するパルスの個数
は供給先たるダイナミック記憶回路の構成に合せて選択
すればよい。また、電源投入後の所定期間だけ疑似パル
スを発生するようにしてもよい。
【０００７】
【発明の効果】以上説明したように、この発明による消
費電流抑制回路は、少なくとも１個のＣＭＯＳゲートを
有し、クロックによって駆動され、記憶すべき信号に応
じた電圧をＣＭＯＳゲートの入力部の容量に保持する記
憶セルを含んだ半導体装置に搭載され、前記半導体装置
の電源投入後の所定期間、前記クロックに代る疑似的な
クロックを発生して前記記憶素子に供給するので、半導
体装置の消費電力を低く抑えることができるという効果
がある。
費電流抑制回路は、少なくとも１個のＣＭＯＳゲートを
有し、クロックによって駆動され、記憶すべき信号に応
じた電圧をＣＭＯＳゲートの入力部の容量に保持する記
憶セルを含んだ半導体装置に搭載され、前記半導体装置
の電源投入後の所定期間、前記クロックに代る疑似的な
クロックを発生して前記記憶素子に供給するので、半導
体装置の消費電力を低く抑えることができるという効果
がある。
【図１】 この発明の一実施例による消費電流抑制回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 同実施例の動作を示すタイムチャートであ
る。
る。
【図３】 ダイナミックシフトレジスタの構成例を示す
回路図である。
回路図である。
【図４】 同ダイナミックシフトレジスタの動作時の等
価回路を示す図である。
価回路を示す図である。
【図５】 電源投入時におけるダイナミックシフトレジ
スタ内のインバータの状態を説明する図である。
スタ内のインバータの状態を説明する図である。
１００……消費電流抑制回路、１１０……疑似クロック
発生回路、１２１……ダイナミックリセット付２ビット
カウンタ、１２２……ＡＮＤゲート、１２３……インバ
ータ、１２４……抵抗、１２５……容量、１３０……セ
レクタ。
発生回路、１２１……ダイナミックリセット付２ビット
カウンタ、１２２……ＡＮＤゲート、１２３……インバ
ータ、１２４……抵抗、１２５……容量、１３０……セ
レクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 1/06 Ｇ１１Ｃ 19/28 Ｚ 8724−5Ｌ Ｈ０１Ｌ 27/04 Ｆ 8427−4Ｍ 27/092 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ
Claims (1)
- 【請求項１】 少なくとも１個のＣＭＯＳゲートを有
し、クロックによって駆動され、記憶すべき信号に応じ
た電圧をＣＭＯＳゲートの入力部の容量に保持する記憶
セルを含んだ半導体装置に搭載され、 前記半導体装置の電源投入後、前記クロックに代る疑似
的なクロックを少なくとも１個発生して前記記憶セルに
供給することを特徴とする消費電流抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293433A JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293433A JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189989A true JPH05189989A (ja) | 1993-07-30 |
| JP3085758B2 JP3085758B2 (ja) | 2000-09-11 |
Family
ID=17794699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03293433A Expired - Fee Related JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085758B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267619A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
-
1991
- 1991-11-08 JP JP03293433A patent/JP3085758B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267619A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3085758B2 (ja) | 2000-09-11 |
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