JP3085758B2 - 消費電流抑制回路 - Google Patents
消費電流抑制回路Info
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Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳＬＳＩ等の消
費電力の低減に有効な消費電流抑制回路に関する。
費電力の低減に有効な消費電流抑制回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ（相補対称型金属酸化物半導体
構造）回路は、スイッチング期間、すなわち、出力電圧
が変化する期間以外は電流が流れず、しかも、スイッチ
ング期間が非常に短い。従って、ＣＭＯＳ回路によれ
ば、大規模でありながら低消費電力の集積回路を実現す
ることができる。また、ＣＭＯＳ回路は、入力インピー
ダンス、および遮断時におけるトランジスタの出力イン
ピーダンスが極めて高いため、記憶すべき信号に対応し
た電圧を回路内の寄生容量（ドレイン拡散容量、ゲート
容量等）に保持する、いわゆるダイナミック記憶回路を
容易に構成することができる。このダイナミック記憶回
路は、フィードバック回路を必要とするスタティック回
路に比較し、記憶セル当りの素子数が少なくて済むの
で、記憶セルの占有面積を小さくすることができる。従
って、ダイナミック記憶回路は、大容量の記憶回路によ
く用いられる。図３にこの種のダイナミック記憶回路に
属するダイナミックシフトレジスタの構成例を示す。同
図において、１はクロック発生回路であり、２個のＮＯ
Ｒゲート１ａおよび１ｂとインバータ１ｃとからなり、
外付けの水晶発振器等のクロック発生手段（図示略）か
ら供給されるクロックＣＬＫに基づき、互にπだけ位相
がずれた２相クロックφ1およびφ2を発生する。１０は
ダイナミックシフトレジスタであり、各々ＣＭＯＳによ
って構成されたインバータ１１、アナログスイッチ１
２、インバータ１３、アナログスイッチ１４、インバー
タ１５、…がカスケード接続されてなる。ここで、カス
ケード接続された１組のインバータおよびアナログスイ
ッチ、例えば、インバータ１１およびアナログスイッチ
１２、あるいはインバータ１３およびアナログスイッチ
１４により、１記憶ステージが構成されている。アナロ
グスイッチ１２および１４は、各々、１組のＮチャネル
ＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴによって構
成されている。そして、アナログスイッチ１２は、Ｎチ
ャネルＭＯＳＦＥＴのゲートにクロックφ1が与えら
れ、ＰチャネルＭＯＳＦＥＴのゲートにクロックφ1を
反転したクロックが与えられる。一方、アナログスイッ
チ１４は、ＮチャネルＭＯＳＦＥＴのゲートにクロック
φ2が与えられ、ＰチャネルＭＯＳＦＥＴのゲートにク
ロックφ2を反転したクロックが与えられる。このよう
に隣接した各記憶ステージのアナログスイッチは互いに
逆相関係にあるクロックによってオン／オフ制御が行わ
れるようになっている。このような構成において、クロ
ックＣＬＫが“０”になると、２相クロックφ1／φ2が
“１”／“０”となり、アナログスイッチ１２はオン状
態、アナログスイッチ１４はオフ状態となる。従って、
ダイナミックシフトレジスタ１０の等価回路は図４
（ａ）に示すものとなる。なお、同図および後述する図
４（ｂ）における各要素には、図３に示された対応する
各要素に付した符号と共通の符号が付してある。この状
態においては、入力信号がインバータ１１によって反転
され、該反転値に対応した電圧がインバータ１３の入力
端に印加される。また、アナログスイッチ１４がオフ状
態であるため、インバータ１５はその入力端に介在する
寄生容量に保持された電圧を反転し、図示を略した後続
記憶ステージのインバータに供給する。次にクロックＣ
ＬＫが“１”になると、２相クロックφ1／φ2が“０”
／“１”となり、アナログスイッチ１２はオフ状態、ア
ナログスイッチ１４はオン状態となる。従って、ダイナ
ミック記憶セル１０の等価回路は図４（ｂ）に示すもの
となる。この状態において、インバータ１３は、その入
力端に介在する寄生容量に保持された電圧を反転してイ
ンバータ１５の入力端に供給する。このように、ダイナ
ミックシフトレジスタに入力された信号は、順次反転を
繰り返しながら、後続の記憶ステージへとシフトされ
る。
構造）回路は、スイッチング期間、すなわち、出力電圧
が変化する期間以外は電流が流れず、しかも、スイッチ
ング期間が非常に短い。従って、ＣＭＯＳ回路によれ
ば、大規模でありながら低消費電力の集積回路を実現す
ることができる。また、ＣＭＯＳ回路は、入力インピー
ダンス、および遮断時におけるトランジスタの出力イン
ピーダンスが極めて高いため、記憶すべき信号に対応し
た電圧を回路内の寄生容量（ドレイン拡散容量、ゲート
容量等）に保持する、いわゆるダイナミック記憶回路を
容易に構成することができる。このダイナミック記憶回
路は、フィードバック回路を必要とするスタティック回
路に比較し、記憶セル当りの素子数が少なくて済むの
で、記憶セルの占有面積を小さくすることができる。従
って、ダイナミック記憶回路は、大容量の記憶回路によ
く用いられる。図３にこの種のダイナミック記憶回路に
属するダイナミックシフトレジスタの構成例を示す。同
図において、１はクロック発生回路であり、２個のＮＯ
Ｒゲート１ａおよび１ｂとインバータ１ｃとからなり、
外付けの水晶発振器等のクロック発生手段（図示略）か
ら供給されるクロックＣＬＫに基づき、互にπだけ位相
がずれた２相クロックφ1およびφ2を発生する。１０は
ダイナミックシフトレジスタであり、各々ＣＭＯＳによ
って構成されたインバータ１１、アナログスイッチ１
２、インバータ１３、アナログスイッチ１４、インバー
タ１５、…がカスケード接続されてなる。ここで、カス
ケード接続された１組のインバータおよびアナログスイ
ッチ、例えば、インバータ１１およびアナログスイッチ
１２、あるいはインバータ１３およびアナログスイッチ
１４により、１記憶ステージが構成されている。アナロ
グスイッチ１２および１４は、各々、１組のＮチャネル
ＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴによって構
成されている。そして、アナログスイッチ１２は、Ｎチ
ャネルＭＯＳＦＥＴのゲートにクロックφ1が与えら
れ、ＰチャネルＭＯＳＦＥＴのゲートにクロックφ1を
反転したクロックが与えられる。一方、アナログスイッ
チ１４は、ＮチャネルＭＯＳＦＥＴのゲートにクロック
φ2が与えられ、ＰチャネルＭＯＳＦＥＴのゲートにク
ロックφ2を反転したクロックが与えられる。このよう
に隣接した各記憶ステージのアナログスイッチは互いに
逆相関係にあるクロックによってオン／オフ制御が行わ
れるようになっている。このような構成において、クロ
ックＣＬＫが“０”になると、２相クロックφ1／φ2が
“１”／“０”となり、アナログスイッチ１２はオン状
態、アナログスイッチ１４はオフ状態となる。従って、
ダイナミックシフトレジスタ１０の等価回路は図４
（ａ）に示すものとなる。なお、同図および後述する図
４（ｂ）における各要素には、図３に示された対応する
各要素に付した符号と共通の符号が付してある。この状
態においては、入力信号がインバータ１１によって反転
され、該反転値に対応した電圧がインバータ１３の入力
端に印加される。また、アナログスイッチ１４がオフ状
態であるため、インバータ１５はその入力端に介在する
寄生容量に保持された電圧を反転し、図示を略した後続
記憶ステージのインバータに供給する。次にクロックＣ
ＬＫが“１”になると、２相クロックφ1／φ2が“０”
／“１”となり、アナログスイッチ１２はオフ状態、ア
ナログスイッチ１４はオン状態となる。従って、ダイナ
ミック記憶セル１０の等価回路は図４（ｂ）に示すもの
となる。この状態において、インバータ１３は、その入
力端に介在する寄生容量に保持された電圧を反転してイ
ンバータ１５の入力端に供給する。このように、ダイナ
ミックシフトレジスタに入力された信号は、順次反転を
繰り返しながら、後続の記憶ステージへとシフトされ
る。
【０００３】
【発明が解決しようとする課題】ところで、上述したダ
イナミックシフトレジスタのようなダイナミック記憶回
路を内蔵した半導体集積回路は、電源投入後、クロック
ＣＬＫの供給が開始されるまでの期間、記憶回路を構成
する各記憶セル（上記従来例における記憶ステージに相
当）に対して記憶すべき信号が与えられない。このた
め、電源投入時には、記憶セル内のＣＭＯＳゲート（図
３におけるインバータ１１，１３，１５等）の入力端の
寄生容量に、電源電圧値と接地レベルとの間の中間電位
が保持され易くなる。この場合、ＣＭＯＳゲートを構成
するＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦ
ＥＴが共にオン状態となり、図５に示すように、これら
のＭＯＳＦＥＴのオン抵抗を介し、電源端子から接地端
子に大きな電流が流れることとなる。このように、ダイ
ナミック記憶回路を使用した半導体集積回路は、電源投
入時に多大なる消費電流が流れるため、消費電力が大き
くなってしまうという問題があった。この発明は上述し
た事情に鑑みてなされたものであり、ダイナミック記憶
回路を搭載した半導体集積回路の電源投入時における消
費電流を抑制する消費電流抑制回路を提供することを目
的とする。
イナミックシフトレジスタのようなダイナミック記憶回
路を内蔵した半導体集積回路は、電源投入後、クロック
ＣＬＫの供給が開始されるまでの期間、記憶回路を構成
する各記憶セル（上記従来例における記憶ステージに相
当）に対して記憶すべき信号が与えられない。このた
め、電源投入時には、記憶セル内のＣＭＯＳゲート（図
３におけるインバータ１１，１３，１５等）の入力端の
寄生容量に、電源電圧値と接地レベルとの間の中間電位
が保持され易くなる。この場合、ＣＭＯＳゲートを構成
するＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦ
ＥＴが共にオン状態となり、図５に示すように、これら
のＭＯＳＦＥＴのオン抵抗を介し、電源端子から接地端
子に大きな電流が流れることとなる。このように、ダイ
ナミック記憶回路を使用した半導体集積回路は、電源投
入時に多大なる消費電流が流れるため、消費電力が大き
くなってしまうという問題があった。この発明は上述し
た事情に鑑みてなされたものであり、ダイナミック記憶
回路を搭載した半導体集積回路の電源投入時における消
費電流を抑制する消費電流抑制回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】この発明の請求項１に係
る消費電流回路は、少なくとも１個のＣＭＯＳゲートを
有し、クロックによって駆動され、記憶すべき信号に応
じた電圧をＣＭＯＳゲートの入力部の容量に保持する記
憶セルを含んだ半導体装置に搭載された消費電流抑制回
路において、前記半導体装置の電源が投入されたことを
検出する電源投入検出手段と、前記記憶セルを駆動させ
るための疑似的なクロックを発生する疑似クロック発生
手段と、前記クロックと前記疑似クロック発生手段から
の疑似クロックとを入力し、いずれか一方のクロックを
択一的に前記記憶セルに供給するセレクタと、前記電源
投入検出手段により前記半導体装置の電源の投入が検出
されたことに応じて前記セレクタから前記疑似クロック
を前記記憶セルに供給し、前記疑似クロックが所定クロ
ック数だけ前記記憶セルに供給された後、前記疑似クロ
ックに代えて前記クロックを前記セレクタから前記記憶
セルに供給するように、前記セレクタを制御するクロッ
ク選択制御手段とを備え、前記クロック選択制御手段が
前記記憶セルに前記疑似クロックに代えて前記クロック
を供給するように前記セレクタを制御した後、該クロッ
ク選択制御手段の動作を停止するようにしたことを特徴
とする。また、この発明の請求項２に係る消費電流回路
は、少なくとも１個のＣＭＯＳゲートを有し、クロック
によって駆動され、記憶すべき信号に応じた電圧をＣＭ
ＯＳゲートの入力部の容量に保持する記憶セルを含んだ
半導体装置に搭載された消費電流抑制回路において、前
記半導体装置の電源が投入されたことを検出するパワー
オンリセット回路と、前記パワーオンリセット回路から
の検出出力に応じて前記記憶セルを駆動させるための疑
似的なクロックを発生する疑似クロック発生回路と、前
記パワーオンリセット回路からの検出出力に応じてカウ
ント値をリセットした後、前記疑似クロックに基づいて
カウント動作し、所定カウント後、自己停止および疑似
クロック発生回路の動作停止を指示するカウンタと、前
記カウンタのカウント出力を入力し、該カウント出力が
所定値以内のときは前記疑似クロックを前記記憶セルに
供給し、前記カウント出力が所定値を超えたときは前記
クロックを前記記憶セルに供給するセレクタとを有した
ことを特徴とする。
る消費電流回路は、少なくとも１個のＣＭＯＳゲートを
有し、クロックによって駆動され、記憶すべき信号に応
じた電圧をＣＭＯＳゲートの入力部の容量に保持する記
憶セルを含んだ半導体装置に搭載された消費電流抑制回
路において、前記半導体装置の電源が投入されたことを
検出する電源投入検出手段と、前記記憶セルを駆動させ
るための疑似的なクロックを発生する疑似クロック発生
手段と、前記クロックと前記疑似クロック発生手段から
の疑似クロックとを入力し、いずれか一方のクロックを
択一的に前記記憶セルに供給するセレクタと、前記電源
投入検出手段により前記半導体装置の電源の投入が検出
されたことに応じて前記セレクタから前記疑似クロック
を前記記憶セルに供給し、前記疑似クロックが所定クロ
ック数だけ前記記憶セルに供給された後、前記疑似クロ
ックに代えて前記クロックを前記セレクタから前記記憶
セルに供給するように、前記セレクタを制御するクロッ
ク選択制御手段とを備え、前記クロック選択制御手段が
前記記憶セルに前記疑似クロックに代えて前記クロック
を供給するように前記セレクタを制御した後、該クロッ
ク選択制御手段の動作を停止するようにしたことを特徴
とする。また、この発明の請求項２に係る消費電流回路
は、少なくとも１個のＣＭＯＳゲートを有し、クロック
によって駆動され、記憶すべき信号に応じた電圧をＣＭ
ＯＳゲートの入力部の容量に保持する記憶セルを含んだ
半導体装置に搭載された消費電流抑制回路において、前
記半導体装置の電源が投入されたことを検出するパワー
オンリセット回路と、前記パワーオンリセット回路から
の検出出力に応じて前記記憶セルを駆動させるための疑
似的なクロックを発生する疑似クロック発生回路と、前
記パワーオンリセット回路からの検出出力に応じてカウ
ント値をリセットした後、前記疑似クロックに基づいて
カウント動作し、所定カウント後、自己停止および疑似
クロック発生回路の動作停止を指示するカウンタと、前
記カウンタのカウント出力を入力し、該カウント出力が
所定値以内のときは前記疑似クロックを前記記憶セルに
供給し、前記カウント出力が所定値を超えたときは前記
クロックを前記記憶セルに供給するセレクタとを有した
ことを特徴とする。
【０００５】
【作用】請求項１に記載の発明によれば、記憶セルを駆
動させるための疑似的なクロックを発生すると共に、半
導体装置の電源投入が検出されると、本来供給されるべ
きクロックの代わりに上記疑似クロックパルスが記憶セ
ルに所定クロック数供給された後、本来供給すべきクロ
ックが記憶セルに供給され続ける。これにより、前記半
導体装置の電源投入直後に、前記記憶セルにおけるＣＭ
ＯＳゲートの入力端の電位が確定し、電源投入時におけ
る消費電流が抑制される。また、請求項２に記載の発明
によれば、半導体装置の電源投入を検出すると、疑似ク
ロックを発生すると共に、この疑似クロックに基づくカ
ウントを行い、カウント値が所定値以内のときは前記疑
似クロックを記憶セルに供給し、カウント値が所定値を
超えたときに、前記半導体装置に本来供給すべきクロッ
クを記憶セルに供給すると共に、カウント動作および疑
似クロックの発生が停止する。これにより、前記記憶セ
ルにおけるＣＭＯＳゲートの入力端の電位が確定し、電
源投入時における消費電流が抑制されるばかりでなく、
クロック／疑似クロックの切り換え制御を確実に行うこ
とができる。
動させるための疑似的なクロックを発生すると共に、半
導体装置の電源投入が検出されると、本来供給されるべ
きクロックの代わりに上記疑似クロックパルスが記憶セ
ルに所定クロック数供給された後、本来供給すべきクロ
ックが記憶セルに供給され続ける。これにより、前記半
導体装置の電源投入直後に、前記記憶セルにおけるＣＭ
ＯＳゲートの入力端の電位が確定し、電源投入時におけ
る消費電流が抑制される。また、請求項２に記載の発明
によれば、半導体装置の電源投入を検出すると、疑似ク
ロックを発生すると共に、この疑似クロックに基づくカ
ウントを行い、カウント値が所定値以内のときは前記疑
似クロックを記憶セルに供給し、カウント値が所定値を
超えたときに、前記半導体装置に本来供給すべきクロッ
クを記憶セルに供給すると共に、カウント動作および疑
似クロックの発生が停止する。これにより、前記記憶セ
ルにおけるＣＭＯＳゲートの入力端の電位が確定し、電
源投入時における消費電流が抑制されるばかりでなく、
クロック／疑似クロックの切り換え制御を確実に行うこ
とができる。
【０００６】
【実施例】以下、図面を参照し、この発明の一実施例を
説明する。図１はこの発明の一実施例による消費電流抑
制回路１００の構成を示すブロック図である。この消費
電流抑制回路１００はダイナミックシフトレジスタを有
するＣＭＯＳＬＳＩに内蔵され、図１に示すように、ダ
イナミックシフトレジスタに供給する２相クロックを発
生するクロック発生回路１の入力側に介挿される。消費
電流抑制回路１００は、ＯＲゲート１１１とこのＯＲゲ
ート１１１の出力信号を遅延させ、反転させてＯＲゲー
ト１１１の一方の入力端に帰還させる２Ｎ−１段（Ｎは
整数）のインバータ１１２からなる疑似クロック発生回
路１１０を有する。この疑似クロック発生回路１１０は
ＯＲゲート１１１の他方の入力端に対する信号が“０”
である場合に発振し、２Ｎ−１段インバータ１１２の最
終段から疑似クロックＸＣＫを出力する。疑似クロック
ＸＣＫは２ビットカウンタ１２１のクロック端子に入力
される。この２ビットカウンタ１２１の出力端Ｑ0およ
びＱ1の各出力信号はＡＮＤゲート１２２に入力され、
このＡＮＤゲート１２２の出力信号Ｓｔｐをインバータ
１２３によって反転した信号が２ビットカウンタ１２１
のトグルインヒビット端子Ｔｉに入力されている。ま
た、ＡＮＤゲート１２２の出力信号ＳｔｐはＯＲゲート
１１１の他方の入力端に供給される。電源端子Ｖｄｄお
よび接地間には、抵抗１２４および容量１２５を直列接
続したパワーオンリセット回路が設けられており、抵抗
１２４および容量１２５の接続点の電圧Ｒｓｔが２ビッ
トカウンタ１２１のリセット端子（この端子は‘Ｒ’の
上部に‘−’を追加した符号により図示されている）に
供給される。セレクタ１３０はＡＮＤゲート１２２の出
力信号Ｓｔｐが“０”の場合に疑似クロック発生回路１
１０からの出力信号ＸＣＫを選択してクロック発生回路
１に供給し、“１”の場合はクロックＣＬＫを選択して
供給する。以下、図２に示すタイムチャートを参照し、
本実施例の動作を説明する。この消費電流抑制回路１０
０を搭載したＣＭＯＳＬＳＩの電源が投入され、電源端
子Ｖｄｄの電圧が立ち上がると、抵抗１２４を介して容
量１２５が充電される。そして、電源端子Ｖｄｄの電圧
の立ち上がりよりも遅れて抵抗１２４および容量１２５
の接続点の電圧Ｒｓｔが立ち上がり、２ビットカウンタ
１２１がパワーオンリセットされる。そして、２ビット
カウンタ１２１がリセットされたことにより、ＡＮＤゲ
ート１２２の出力信号Ｓｔｐが“０”となり、疑似クロ
ック発生回路１１０が発振し、疑似クロックＸＣＫが出
力される。この疑似クロックＸＣＫはカウンタ１２１に
よってカウントされる一方、Ｓｔｐ＝“０”であること
により、セレクタ１３０によって選択され、クロック発
生回路１に供給される。そして、クロック発生回路１に
より、疑似クロックＸＣＫに基づいて２相クロックが発
生され、ダイナミックシフトレジスタに供給される。こ
の結果、ダイナミックシフトレジスタ（図３参照）にお
ける各アナログスイッチ（図３の１２、１４参照）のス
イッチングが行われ、ＣＭＯＳゲート（図３の１１、１
３、１５参照）の入力端の寄生容量に保持されていた中
間電位は、各ＣＭＯＳインバータにおける増幅を受けつ
つ、次段へシフトする。これにより、ダイナミックシフ
トレジスタ内部のＣＭＯＳインバータの入力信号レベル
が接地レベルあるいは電源電圧レベルに落着く。その
後、２ビットカウンタ１２１のカウント値が「３」にな
ると、ＡＮＤゲート１２２の出力信号Ｓｔｐが“１”と
なり、２ビットカウンタ１２１のトグルインヒビット端
子Ｔｉに“０”が入力され、２ビットカウンタ１２１に
よるカウント動作が停止する。また、Ｓｔｐ＝“１”と
なることにより、疑似クロック発生回路１１０は疑似ク
ロックＸＣＫの発生を停止し、セレクタ１３０は本来の
クロックＣＬＫを供給される側の入力端を選択する。そ
して、このＣＭＯＳＬＳＩに対するクロックＣＬＫの供
給が開始されると、クロックＣＬＫがセレクタ１３０を
介してクロック発生回路１に供給され、ダイナミックシ
フトレジスタへ２相クロックが供給される。なお、上記
実施例では、電源投入後、３個以上の疑似パルスを発生
する例を説明したが、疑似パルスは、供給先たるダイナ
ミック記憶回路の構成に合わせて、そのダイナミック記
憶回路内におけるＣＭＯＳゲートの入力端の電位を確定
させるに足る数だけ発生させればよい。また、電源投入
後の所定時間だけ疑似パルスを発生するようにしてもよ
い。
説明する。図１はこの発明の一実施例による消費電流抑
制回路１００の構成を示すブロック図である。この消費
電流抑制回路１００はダイナミックシフトレジスタを有
するＣＭＯＳＬＳＩに内蔵され、図１に示すように、ダ
イナミックシフトレジスタに供給する２相クロックを発
生するクロック発生回路１の入力側に介挿される。消費
電流抑制回路１００は、ＯＲゲート１１１とこのＯＲゲ
ート１１１の出力信号を遅延させ、反転させてＯＲゲー
ト１１１の一方の入力端に帰還させる２Ｎ−１段（Ｎは
整数）のインバータ１１２からなる疑似クロック発生回
路１１０を有する。この疑似クロック発生回路１１０は
ＯＲゲート１１１の他方の入力端に対する信号が“０”
である場合に発振し、２Ｎ−１段インバータ１１２の最
終段から疑似クロックＸＣＫを出力する。疑似クロック
ＸＣＫは２ビットカウンタ１２１のクロック端子に入力
される。この２ビットカウンタ１２１の出力端Ｑ0およ
びＱ1の各出力信号はＡＮＤゲート１２２に入力され、
このＡＮＤゲート１２２の出力信号Ｓｔｐをインバータ
１２３によって反転した信号が２ビットカウンタ１２１
のトグルインヒビット端子Ｔｉに入力されている。ま
た、ＡＮＤゲート１２２の出力信号ＳｔｐはＯＲゲート
１１１の他方の入力端に供給される。電源端子Ｖｄｄお
よび接地間には、抵抗１２４および容量１２５を直列接
続したパワーオンリセット回路が設けられており、抵抗
１２４および容量１２５の接続点の電圧Ｒｓｔが２ビッ
トカウンタ１２１のリセット端子（この端子は‘Ｒ’の
上部に‘−’を追加した符号により図示されている）に
供給される。セレクタ１３０はＡＮＤゲート１２２の出
力信号Ｓｔｐが“０”の場合に疑似クロック発生回路１
１０からの出力信号ＸＣＫを選択してクロック発生回路
１に供給し、“１”の場合はクロックＣＬＫを選択して
供給する。以下、図２に示すタイムチャートを参照し、
本実施例の動作を説明する。この消費電流抑制回路１０
０を搭載したＣＭＯＳＬＳＩの電源が投入され、電源端
子Ｖｄｄの電圧が立ち上がると、抵抗１２４を介して容
量１２５が充電される。そして、電源端子Ｖｄｄの電圧
の立ち上がりよりも遅れて抵抗１２４および容量１２５
の接続点の電圧Ｒｓｔが立ち上がり、２ビットカウンタ
１２１がパワーオンリセットされる。そして、２ビット
カウンタ１２１がリセットされたことにより、ＡＮＤゲ
ート１２２の出力信号Ｓｔｐが“０”となり、疑似クロ
ック発生回路１１０が発振し、疑似クロックＸＣＫが出
力される。この疑似クロックＸＣＫはカウンタ１２１に
よってカウントされる一方、Ｓｔｐ＝“０”であること
により、セレクタ１３０によって選択され、クロック発
生回路１に供給される。そして、クロック発生回路１に
より、疑似クロックＸＣＫに基づいて２相クロックが発
生され、ダイナミックシフトレジスタに供給される。こ
の結果、ダイナミックシフトレジスタ（図３参照）にお
ける各アナログスイッチ（図３の１２、１４参照）のス
イッチングが行われ、ＣＭＯＳゲート（図３の１１、１
３、１５参照）の入力端の寄生容量に保持されていた中
間電位は、各ＣＭＯＳインバータにおける増幅を受けつ
つ、次段へシフトする。これにより、ダイナミックシフ
トレジスタ内部のＣＭＯＳインバータの入力信号レベル
が接地レベルあるいは電源電圧レベルに落着く。その
後、２ビットカウンタ１２１のカウント値が「３」にな
ると、ＡＮＤゲート１２２の出力信号Ｓｔｐが“１”と
なり、２ビットカウンタ１２１のトグルインヒビット端
子Ｔｉに“０”が入力され、２ビットカウンタ１２１に
よるカウント動作が停止する。また、Ｓｔｐ＝“１”と
なることにより、疑似クロック発生回路１１０は疑似ク
ロックＸＣＫの発生を停止し、セレクタ１３０は本来の
クロックＣＬＫを供給される側の入力端を選択する。そ
して、このＣＭＯＳＬＳＩに対するクロックＣＬＫの供
給が開始されると、クロックＣＬＫがセレクタ１３０を
介してクロック発生回路１に供給され、ダイナミックシ
フトレジスタへ２相クロックが供給される。なお、上記
実施例では、電源投入後、３個以上の疑似パルスを発生
する例を説明したが、疑似パルスは、供給先たるダイナ
ミック記憶回路の構成に合わせて、そのダイナミック記
憶回路内におけるＣＭＯＳゲートの入力端の電位を確定
させるに足る数だけ発生させればよい。また、電源投入
後の所定時間だけ疑似パルスを発生するようにしてもよ
い。
【０００７】
【発明の効果】以上説明したように、請求項１に記載の
発明による消費電流抑制回路は、少なくとも１個のＣＭ
ＯＳゲートを有し、クロックによって駆動され、記憶す
べき信号に応じた電圧をＣＭＯＳゲートの入力部の容量
に保持する記憶セルを含んだ半導体装置に搭載され、前
記半導体装置の電源投入後の所定期間、前記クロックに
代わる擬似的なクロックを発生して前記記憶セルを駆動
させ、その後は本来供給すべき前記クロックを記憶セル
に供給し続けるので、電源投入時における半導体装置の
消費電力を低く抑えることができるという効果がある。
また、請求項２に記載の発明による消費電流抑制回路
は、半導体装置の電源投入を検出すると、疑似クロック
を発生すると共に、この疑似クロックに基づくカウント
を行い、カウント値が所定値以内のときは前記疑似クロ
ックを記憶セルに供給し、カウント値が所定値を超えた
ときに、前記半導体装置に本来供給すべきクロックを記
憶セルに供給すると共に、カウント動作および疑似クロ
ックの発生が停止するので、電源投入時における半導体
装置の消費電力を低く抑えることができ、かつ、クロッ
ク／疑似クロックの切り換え制御を確実に行うことがで
きる。
発明による消費電流抑制回路は、少なくとも１個のＣＭ
ＯＳゲートを有し、クロックによって駆動され、記憶す
べき信号に応じた電圧をＣＭＯＳゲートの入力部の容量
に保持する記憶セルを含んだ半導体装置に搭載され、前
記半導体装置の電源投入後の所定期間、前記クロックに
代わる擬似的なクロックを発生して前記記憶セルを駆動
させ、その後は本来供給すべき前記クロックを記憶セル
に供給し続けるので、電源投入時における半導体装置の
消費電力を低く抑えることができるという効果がある。
また、請求項２に記載の発明による消費電流抑制回路
は、半導体装置の電源投入を検出すると、疑似クロック
を発生すると共に、この疑似クロックに基づくカウント
を行い、カウント値が所定値以内のときは前記疑似クロ
ックを記憶セルに供給し、カウント値が所定値を超えた
ときに、前記半導体装置に本来供給すべきクロックを記
憶セルに供給すると共に、カウント動作および疑似クロ
ックの発生が停止するので、電源投入時における半導体
装置の消費電力を低く抑えることができ、かつ、クロッ
ク／疑似クロックの切り換え制御を確実に行うことがで
きる。
【図１】 この発明の一実施例による消費電流抑制回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 同実施例の動作を示すタイムチャートであ
る。
る。
【図３】 ダイナミックシフトレジスタの構成例を示す
回路図である。
回路図である。
【図４】 同ダイナミックシフトレジスタの動作時の等
価回路を示す図である。
価回路を示す図である。
【図５】 電源投入時におけるダイナミックシフトレジ
スタ内のインバータの状態を説明する図である。
スタ内のインバータの状態を説明する図である。
１００……消費電流抑制回路、１１０……疑似クロック
発生回路、１２１……ダイナミックリセット付２ビット
カウンタ、１２２……ＡＮＤゲート、１２３……インバ
ータ、１２４……抵抗、１２５……容量、１３０……セ
レクタ。
発生回路、１２１……ダイナミックリセット付２ビット
カウンタ、１２２……ＡＮＤゲート、１２３……インバ
ータ、１２４……抵抗、１２５……容量、１３０……セ
レクタ。
フロントページの続き (56)参考文献 特開 平１−280820（ＪＰ，Ａ) 特開 昭62−67619（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 少なくとも１個のＣＭＯＳゲートを有
し、クロックによって駆動され、記憶すべき信号に応じ
た電圧をＣＭＯＳゲートの入力部の容量に保持する記憶
セルを含んだ半導体装置に搭載された消費電流抑制回路
において、 前記半導体装置の電源が投入されたことを検出する電源
投入検出手段と、 前記記憶セルを駆動させるための疑似的なクロックを発
生する疑似クロック発生手段と、前記クロックと前記疑似クロック発生手段からの疑似ク
ロックとを入力し、いずれか一方のクロックを択一的に
前記記憶セルに供給するセレクタと、 前記電源投入検出手段により前記半導体装置の電源の投
入が検出されたことに応じて前記セレクタから前記疑似
クロックを前記記憶セルに供給し、前記疑似クロックが
所定クロック数だけ前記記憶セルに供給された後、前記
疑似クロックに代えて前記クロックを前記セレクタから
前記記憶セルに供給するように、前記セレクタを制御す
るクロック選択制御手段とを備え、前記クロック選択制
御手段が前記記憶セルに前記疑似クロックに代えて前記
クロックを供給するように前記セレクタを制御した後、
該クロック選択制御手段の動作を停止するようにしたこ
とを特徴とする消費電流抑制回路。 - 【請求項２】 少なくとも１個のＣＭＯＳゲートを有
し、クロックによって駆動され、記憶すべき信号に応じ
た電圧をＣＭＯＳゲートの入力部の容量に保持する記憶
セルを含んだ半導体装置に搭載された消費電流抑制回路
において、 前記半導体装置の電源が投入されたことを検出するパワ
ーオンリセット回路と、 前記パワーオンリセット回路からの検出出力に応じて前
記記憶セルを駆動させるための疑似的なクロックを発生
する疑似クロック発生回路と、 前記パワーオンリセット回路からの検出出力に応じてカ
ウント値をリセットした後、前記疑似クロックに基づい
てカウント動作し、所定カウント後、自己停止および疑
似クロック発生回路の動作停止を指示するカウンタと、 前記カウンタのカウント出力を入力し、該カウント出力
が所定値以内のときは前記疑似クロックを前記記憶セル
に供給し、前記カウント出力が所定値を超えたときは前
記クロックを前記記憶セルに供給するセレクタとを有し
たことを特徴とする消費電流抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293433A JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293433A JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189989A JPH05189989A (ja) | 1993-07-30 |
| JP3085758B2 true JP3085758B2 (ja) | 2000-09-11 |
Family
ID=17794699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03293433A Expired - Fee Related JP3085758B2 (ja) | 1991-11-08 | 1991-11-08 | 消費電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085758B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267619A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH06101236B2 (ja) * | 1985-10-25 | 1994-12-12 | 株式会社マイコンシステム | シフトレジスタ |
-
1991
- 1991-11-08 JP JP03293433A patent/JP3085758B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189989A (ja) | 1993-07-30 |
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