JPS61296821A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61296821A JPS61296821A JP60137779A JP13777985A JPS61296821A JP S61296821 A JPS61296821 A JP S61296821A JP 60137779 A JP60137779 A JP 60137779A JP 13777985 A JP13777985 A JP 13777985A JP S61296821 A JPS61296821 A JP S61296821A
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- Japan
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- circuit
- signal
- clock signal
- phi
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、クロック駆動されるＣＭＯ３（相補型ＭＯ３）回路
を含む半導体集積回路装置に利用して有効な技術に関す
るものごある。
ば、クロック駆動されるＣＭＯ３（相補型ＭＯ３）回路
を含む半導体集積回路装置に利用して有効な技術に関す
るものごある。
ＣＭ ＯＳ回路として、クロック駆動される各種ダイナ
ミックゲート回路が公知である（例えば、１９７６年「
東芝レビュー１誌の第３１巻第１号頁６６〜頁６９参照
）。
ミックゲート回路が公知である（例えば、１９７６年「
東芝レビュー１誌の第３１巻第１号頁６６〜頁６９参照
）。
このようなダイナミックゲート回路を利用して、例えば
第３図に示すよ・）なシフトレジスタを構成することが
できる。すなわち、１ビツトの回路は、次の入力段回路
と出力段回路とにより構成される。
第３図に示すよ・）なシフトレジスタを構成することが
できる。すなわち、１ビツトの回路は、次の入力段回路
と出力段回路とにより構成される。
入力段回路は第１相目のクロック信号φ１．φ１により
動作させられるＭＯ３ＦＥＴＱＩ〜Ｑ４からなるクロッ
クドインバータ回路と、その出力信号Ｂを受けるＭＯＳ
ＦＥＴＱ５とＱ６からなるスタティック型のＣＭＯＳイ
ンバータ回路とにより構成される。出力段回路は入出力
段回路の出力信号Ｃを受は第２相目のクロック信号φ２
．φ２により動作させられるＭＯ３ＦＥＴＱ７〜ＱＩＯ
からなるクロックドインバータ回路と、その出力信号り
を受けるＭＯＳＦＥＴＱＩ １とＱｌ２からなるスタテ
ィック型のＣＭＯＳインバータ回路とにより構成される
。
動作させられるＭＯ３ＦＥＴＱＩ〜Ｑ４からなるクロッ
クドインバータ回路と、その出力信号Ｂを受けるＭＯＳ
ＦＥＴＱ５とＱ６からなるスタティック型のＣＭＯＳイ
ンバータ回路とにより構成される。出力段回路は入出力
段回路の出力信号Ｃを受は第２相目のクロック信号φ２
．φ２により動作させられるＭＯ３ＦＥＴＱ７〜ＱＩＯ
からなるクロックドインバータ回路と、その出力信号り
を受けるＭＯＳＦＥＴＱＩ １とＱｌ２からなるスタテ
ィック型のＣＭＯＳインバータ回路とにより構成される
。
このような構成の０Ｍ０３回路を含む半導体集積回路装
置において、非動作状態における消費電流を低減させる
ために、クロック信号を停止させると、上記初段回路又
は出力段回路におけるクロックドインバータ回路の出力
がハイインピーダンス（フローティング）状態となって
しまう。このようなハイインピーダンス状態が長く継続
すると、それに結合されるＭＯＳ Ｆ ＥＴのソース、
ドレインにおいて生じるリーク電流等によりレベルが不
安定になって、次段のインバータ回路のＰチャンネルＭ
Ｏ３ＦＥＴＱ５ （Ｑｌｌ）とＮチャンネルＭＯ３ＦＥ
ＴＱ６ （−Ｑｌ ２）とを通して大きな貫通電流を発
生させる。このような貫通電流の発生は、クロック信号
を停止させる目的である低消費電力化とは逆に消費電流
が増大するばかりでなく、過電流による寄生サイリスタ
素子によるラッチアップやアルミニニウム配線の断線を
引き起こす原因となる。
置において、非動作状態における消費電流を低減させる
ために、クロック信号を停止させると、上記初段回路又
は出力段回路におけるクロックドインバータ回路の出力
がハイインピーダンス（フローティング）状態となって
しまう。このようなハイインピーダンス状態が長く継続
すると、それに結合されるＭＯＳ Ｆ ＥＴのソース、
ドレインにおいて生じるリーク電流等によりレベルが不
安定になって、次段のインバータ回路のＰチャンネルＭ
Ｏ３ＦＥＴＱ５ （Ｑｌｌ）とＮチャンネルＭＯ３ＦＥ
ＴＱ６ （−Ｑｌ ２）とを通して大きな貫通電流を発
生させる。このような貫通電流の発生は、クロック信号
を停止させる目的である低消費電力化とは逆に消費電流
が増大するばかりでなく、過電流による寄生サイリスタ
素子によるラッチアップやアルミニニウム配線の断線を
引き起こす原因となる。
この発明の目的は、低消費電力化を図った半導体集積回
路袋Ｅ’を提供することにある。
路袋Ｅ’を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細誓の記述および添付図面から明らかになるであ
ろう。
この明細誓の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、０Ｍ０３回路に供給される多相のクロック信
号を形成するクロック発生回路として、基本クロック信
号の停止信号により上記多相クロック信号の全てをそれ
が供給されるスイッチＭＯ３ＦＥＴをオン状態に維持さ
せるレベルに切り換える出力機能を持たせるものである
。
号を形成するクロック発生回路として、基本クロック信
号の停止信号により上記多相クロック信号の全てをそれ
が供給されるスイッチＭＯ３ＦＥＴをオン状態に維持さ
せるレベルに切り換える出力機能を持たせるものである
。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の０ＭＯ８（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。
る。同図の各回路素子は、公知の０ＭＯ８（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。Ｐチ、ｔ−ンネルＭ ＯＳ 、Ｆ Ｅ
Ｔは、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。Ｐチ、ｔ−ンネルＭ ＯＳ 、Ｆ Ｅ
Ｔは、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ８ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ８ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ないしＱｌ２は、単位（
１ビット分）のシフトレジスフを構成する。その初段回
路は、入力信号Ａを受けるＰチャンネルＭＯ８１？ Ｅ
′１” Ｑ １とＮチャンネ）Ｌｔ Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ４と、上記ＭＯ５ＦＥＴＱ１とＱ４に直列
接続され、第１相目のクロック信号φ１．φ１を受ける
Ｐチャンネル型のスイッチＭＯ３ＦＥＴＱ２とＮチャン
ネル型のスイッチＭＯ３ＦＥＴＱ３からなるクロ′ ソ
クドインバータ回路と、このクロックドインバータ回路
の出力信号Ｂ−￥Ｅ：受けるＰチャンネル間Ｏ３Ｆ Ｅ
Ｔ Ｑ ５とＮチャンネルＭＯ３ＦＥＴＱ６とにより
構成されたスタティック型のＣＭＯＳインバータ回路と
により構成される。
１ビット分）のシフトレジスフを構成する。その初段回
路は、入力信号Ａを受けるＰチャンネルＭＯ８１？ Ｅ
′１” Ｑ １とＮチャンネ）Ｌｔ Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ４と、上記ＭＯ５ＦＥＴＱ１とＱ４に直列
接続され、第１相目のクロック信号φ１．φ１を受ける
Ｐチャンネル型のスイッチＭＯ３ＦＥＴＱ２とＮチャン
ネル型のスイッチＭＯ３ＦＥＴＱ３からなるクロ′ ソ
クドインバータ回路と、このクロックドインバータ回路
の出力信号Ｂ−￥Ｅ：受けるＰチャンネル間Ｏ３Ｆ Ｅ
Ｔ Ｑ ５とＮチャンネルＭＯ３ＦＥＴＱ６とにより
構成されたスタティック型のＣＭＯＳインバータ回路と
により構成される。
出力段回路は、上記初段回路の出力信号Ｃを受けるＰチ
ャンネルＭＯＳ Ｆ ＥＴＱ ７とＮチャンネルＭＯ３
ＦＥＴＱＩＯと、上記ＭＯＳＦＥＴＱ７とＱＩＯに直列
接続され、第２相目のクロック信号φ２．φ２を受ける
Ｐチャンネル型のスイッチＭＯ５ＦＥＴＱＢとＮチャン
ネル型のスイッチＭＯＳＦＥＴＱ９からなるクロックド
インバータ回路と、このクロックドインバータ回路の出
力信号りを受けるＰチャンネルＭＯＳＦＥＴＱＩ １と
ＮチャンネルＭＯＳＦＥＴＱＩ ２とにより構成された
スタティック型のＣＭＯＳインバータ回路とにより構成
される。
ャンネルＭＯＳ Ｆ ＥＴＱ ７とＮチャンネルＭＯ３
ＦＥＴＱＩＯと、上記ＭＯＳＦＥＴＱ７とＱＩＯに直列
接続され、第２相目のクロック信号φ２．φ２を受ける
Ｐチャンネル型のスイッチＭＯ５ＦＥＴＱＢとＮチャン
ネル型のスイッチＭＯＳＦＥＴＱ９からなるクロックド
インバータ回路と、このクロックドインバータ回路の出
力信号りを受けるＰチャンネルＭＯＳＦＥＴＱＩ １と
ＮチャンネルＭＯＳＦＥＴＱＩ ２とにより構成された
スタティック型のＣＭＯＳインバータ回路とにより構成
される。
上記クロック信号φ１．φ１及びφ２．φ２は、次のク
ロック発生回路により形成される。
ロック発生回路により形成される。
クロック発生回路は、基本タロツク信号ψを受けて、上
記２相のクロック信号ψ１．φ１及びφ２、φ２を出力
する機能と、上記クロック信号φの停止検出信号ＳＴＰ
により、上記２相のクロック信号φ１．φ１及びφ２．
φ２を共に、それが供給される上記各スイッチＭＯ３Ｆ
ＥＴをオン状態に維持させるレベルに切り換える出力機
能を持つようにされる。
記２相のクロック信号ψ１．φ１及びφ２、φ２を出力
する機能と、上記クロック信号φの停止検出信号ＳＴＰ
により、上記２相のクロック信号φ１．φ１及びφ２．
φ２を共に、それが供給される上記各スイッチＭＯ３Ｆ
ＥＴをオン状態に維持させるレベルに切り換える出力機
能を持つようにされる。
すなわち、基本クロック信号φは、−万においてノア（
ＮＯＲ）ゲート回路Ｇｌの一方の人力に供給される。上
記基本クロック信号φは、他方においてインバータ回路
Ｎ１を通して反転され、ノアゲート回路Ｇ２の一方の入
力に供給される。これらのノアゲート回路Ｇ１と０２の
出力信号は、それぞれ上記出力切り換えｉ能を実現する
ためのノアゲート回路Ｇ３と０４及びインバータ回路Ｎ
２とＮ３を通して互いに他方のノアゲート回路Ｇ２、Ｇ
１の他方の入力に帰還される。これにより、これらのノ
アゲート回路０１〜Ｇ４とインバータ回路Ｎ２．Ｎ３は
、上記ノアゲート回路Ｇ３及びＧ４に供給される停止信
号ＳＴＰがロウレベルのとき上記ノアゲート回路Ｇ３及
びＧ４が実質的にインバータ回路としての動作を行うの
でラッチ回路としての動作を行う。
ＮＯＲ）ゲート回路Ｇｌの一方の人力に供給される。上
記基本クロック信号φは、他方においてインバータ回路
Ｎ１を通して反転され、ノアゲート回路Ｇ２の一方の入
力に供給される。これらのノアゲート回路Ｇ１と０２の
出力信号は、それぞれ上記出力切り換えｉ能を実現する
ためのノアゲート回路Ｇ３と０４及びインバータ回路Ｎ
２とＮ３を通して互いに他方のノアゲート回路Ｇ２、Ｇ
１の他方の入力に帰還される。これにより、これらのノ
アゲート回路０１〜Ｇ４とインバータ回路Ｎ２．Ｎ３は
、上記ノアゲート回路Ｇ３及びＧ４に供給される停止信
号ＳＴＰがロウレベルのとき上記ノアゲート回路Ｇ３及
びＧ４が実質的にインバータ回路としての動作を行うの
でラッチ回路としての動作を行う。
上記インバータ回路Ｎ２の出力信号は、第１相目の非反
転クロック信号φ１とされ、インバータ回路Ｎ４により
第１相目の反転クロック信号φｌが形成される。また、
上記インバータ回路Ｎ３の出力信号は、第２相目の非反
転クロック信号φ２とされ、インバータ回路Ｎ５により
第２相目の反転クロ７り信号φ２が形成される。
転クロック信号φ１とされ、インバータ回路Ｎ４により
第１相目の反転クロック信号φｌが形成される。また、
上記インバータ回路Ｎ３の出力信号は、第２相目の非反
転クロック信号φ２とされ、インバータ回路Ｎ５により
第２相目の反転クロ７り信号φ２が形成される。
パルス検出回路ＰＤは、基本クロック信号φを受けて、
それが停止状態にされたとき、ハイレベル（論理“１”
）の停止信号ＳＴＰを形成する。
それが停止状態にされたとき、ハイレベル（論理“１”
）の停止信号ＳＴＰを形成する。
この実施例の動作を次に説明する。
基本クロック信号φが一定の周期でハイレベルとロウレ
ベルにされるクロック供給状態では、上記パルス検出回
路ＰＤにより形成される停止信号ＳＴＰは、ロウレベル
（論理“Ｏ”）にされる。
ベルにされるクロック供給状態では、上記パルス検出回
路ＰＤにより形成される停止信号ＳＴＰは、ロウレベル
（論理“Ｏ”）にされる。
これにより、ノアゲート回路０３及びＧ４は、実質的に
インバータ回路としての動作を行う、これにより、ラン
チ回路として動作を行うので、基本クロック信号φがハ
・イレベルのとき、これに同期してクロック信号φ２が
ハイレベルに、基本クロック信号φがロウレベルのとき
これに同期してクロック信号ψｌがハイレベルにされる
。上記基本クロック信号φがハイレベルからロウレベル
に切り換えられるとき、クロック信号φ２がロウレベル
にされた後、ノアゲート回路Ｇ１の出力がハイレベルに
されること、及び基本クロック信号がロウレベルからハ
イレベルに切り換えられるとき、クロック信号φ１がロ
ウレベルにされた後、ノアゲート回路Ｇ２の出力がハイ
レベルにされることによって、両クロック信号φ１とφ
２は、ノンオーバーラツプの２相りロック信号とされる
。
インバータ回路としての動作を行う、これにより、ラン
チ回路として動作を行うので、基本クロック信号φがハ
・イレベルのとき、これに同期してクロック信号φ２が
ハイレベルに、基本クロック信号φがロウレベルのとき
これに同期してクロック信号ψｌがハイレベルにされる
。上記基本クロック信号φがハイレベルからロウレベル
に切り換えられるとき、クロック信号φ２がロウレベル
にされた後、ノアゲート回路Ｇ１の出力がハイレベルに
されること、及び基本クロック信号がロウレベルからハ
イレベルに切り換えられるとき、クロック信号φ１がロ
ウレベルにされた後、ノアゲート回路Ｇ２の出力がハイ
レベルにされることによって、両クロック信号φ１とφ
２は、ノンオーバーラツプの２相りロック信号とされる
。
基本クロック信号φが停止されると、これを受けてパル
ス検出回路ＰＤは、上記停止信号ＳＴＰをハイレベルに
する。これにより、ノアゲート回路Ｇ３とＧ４の出力信
号は、基本クロック信号φの停止状態でのレベルに無関
係に、ロウレベルに固定される。これにより、上記非反
転の両クロック信号φ１とφ２は共にロウレベルに、反
転のクロック信号φ１とφ２は、共にハイレベルに維持
される。これに応じて、クロックドインバータ回路の各
スイッチＭＯＳＦＥＴはオン状態にされるため、これら
のクロックドインバータ回路は、実質的にスタティック
型インバータ回路としての動作を行う。これにより、ク
ロック信号を長時間にわたって停止させても、それぞれ
のダイナミックゲートは、その出力信号を入力信号に従
ったＣＭＯＳレベルを形成するため、前述のような貫通
電流が生じない。したがって、半導体集積回路装置が非
動作状態（チップ非選択状態）におかれるとき、そのク
ロック信号の停止により、シフトレジスタ等のダイナミ
ック回路がスタティック回路的に動作し続けることによ
り、その比較的大きな負荷容量を駆動するために、上記
負荷容量のチャージアップ電流やディスチャージ電流の
発生が防止できるため、低消費電力化を達成することが
できるものとなる。
ス検出回路ＰＤは、上記停止信号ＳＴＰをハイレベルに
する。これにより、ノアゲート回路Ｇ３とＧ４の出力信
号は、基本クロック信号φの停止状態でのレベルに無関
係に、ロウレベルに固定される。これにより、上記非反
転の両クロック信号φ１とφ２は共にロウレベルに、反
転のクロック信号φ１とφ２は、共にハイレベルに維持
される。これに応じて、クロックドインバータ回路の各
スイッチＭＯＳＦＥＴはオン状態にされるため、これら
のクロックドインバータ回路は、実質的にスタティック
型インバータ回路としての動作を行う。これにより、ク
ロック信号を長時間にわたって停止させても、それぞれ
のダイナミックゲートは、その出力信号を入力信号に従
ったＣＭＯＳレベルを形成するため、前述のような貫通
電流が生じない。したがって、半導体集積回路装置が非
動作状態（チップ非選択状態）におかれるとき、そのク
ロック信号の停止により、シフトレジスタ等のダイナミ
ック回路がスタティック回路的に動作し続けることによ
り、その比較的大きな負荷容量を駆動するために、上記
負荷容量のチャージアップ電流やディスチャージ電流の
発生が防止できるため、低消費電力化を達成することが
できるものとなる。
第２図には、上記パルス検出回路の一実施例の回路図が
示されている。
示されている。
基本クロック信号φは、特に制限されないが、パフファ
回路としてのインバータ回路Ｎ６を通して排他的論理和
回路（一致／不一致回路）ＥＸＩの一方の入力に供給さ
れる。上記基本クロック信号φは、上記同様にバッファ
回路としてのインバータ回路Ｎ７及び遅延回路としての
縦列形態にされたインバータ回路Ｎ８ないしＮｉｌを通
して上記排他的論理和回路ＥＸＩの他方の入力に供給さ
れる。この排他的論理和回路ＥＸＩは、その再入力信号
のレベルが不一致のとき、ロウレベルの出力信号を形成
する。この排他的論理和回路ＥＸＩの出力信号は、Ｐチ
ャンネル型のチャージアップＭＯＳＦ’ＥＴ’Ｑ１３の
ゲートに供給される。このＭＯ５ＦＥＴＱＩ ３は、そ
れがオン状態にされたときキャパシタＣヘチャージアン
プ電流を供給する。上記キャパシタＣは、特に制限され
ないが、ＭＯ３構造により構成される。上記キャパシタ
Ｃには、それを定常的にディスチャージさせる抵抗Ｒが
設けられる。この抵抗Ｒの抵抗値は、そのディスチャー
ジ動作によるレベルが上記基本クロック信号φの半周期
においてレベル判定用のインバータ回路Ｎ１２のロジン
クスレッショルド電圧より低（されることが熱いように
、比較的大き゛な抵抗値にされる。
回路としてのインバータ回路Ｎ６を通して排他的論理和
回路（一致／不一致回路）ＥＸＩの一方の入力に供給さ
れる。上記基本クロック信号φは、上記同様にバッファ
回路としてのインバータ回路Ｎ７及び遅延回路としての
縦列形態にされたインバータ回路Ｎ８ないしＮｉｌを通
して上記排他的論理和回路ＥＸＩの他方の入力に供給さ
れる。この排他的論理和回路ＥＸＩは、その再入力信号
のレベルが不一致のとき、ロウレベルの出力信号を形成
する。この排他的論理和回路ＥＸＩの出力信号は、Ｐチ
ャンネル型のチャージアップＭＯＳＦ’ＥＴ’Ｑ１３の
ゲートに供給される。このＭＯ５ＦＥＴＱＩ ３は、そ
れがオン状態にされたときキャパシタＣヘチャージアン
プ電流を供給する。上記キャパシタＣは、特に制限され
ないが、ＭＯ３構造により構成される。上記キャパシタ
Ｃには、それを定常的にディスチャージさせる抵抗Ｒが
設けられる。この抵抗Ｒの抵抗値は、そのディスチャー
ジ動作によるレベルが上記基本クロック信号φの半周期
においてレベル判定用のインバータ回路Ｎ１２のロジン
クスレッショルド電圧より低（されることが熱いように
、比較的大き゛な抵抗値にされる。
なお、上記インバータ回路Ｎ８〜Ｎｉｌからなる遅延時
間が、その素子のプロセスバラツキによって基本クロッ
ク信号ψの１周期と等しくされると、基本クロック信号
φが供給された状態にもかかわらず、排他的論理和回路
ＥＸＩは、常に一致出力を形成する虞れがある。そこで
、この実施例では、上記遅延回路を構成する縦列形態の
インバータ回路Ｎ８〜Ｎｉｌの中間点から得られる遅延
信号と、上記インバータ回路ＮＧを通した基本クニック
信号φとを上記同様な排他的論理和回路ＥＸ２に供給し
て、その不一致出力によりオン状態にされるチャージア
ップＭＯＳ Ｆ ＥＴＱ １４を追加するものである。
間が、その素子のプロセスバラツキによって基本クロッ
ク信号ψの１周期と等しくされると、基本クロック信号
φが供給された状態にもかかわらず、排他的論理和回路
ＥＸＩは、常に一致出力を形成する虞れがある。そこで
、この実施例では、上記遅延回路を構成する縦列形態の
インバータ回路Ｎ８〜Ｎｉｌの中間点から得られる遅延
信号と、上記インバータ回路ＮＧを通した基本クニック
信号φとを上記同様な排他的論理和回路ＥＸ２に供給し
て、その不一致出力によりオン状態にされるチャージア
ップＭＯＳ Ｆ ＥＴＱ １４を追加するものである。
この実施例では、基本クロック信号φが停止されると、
上記排他的論理和回路ＥＸＩ及びＥＸ２の再入力信号が
同じレベルにされる。これに応じて、それぞれの出力信
号がハイレベルにされるため、上記チャージアップＭＯ
３Ｆ’Ｅ’Ｉ’Ｑ１３及びＱ１４はオフ状態される。こ
の結果、キャパシタＣは、抵抗Ｒによって放電され、そ
のレベルがインバータｌｌ１ｌＮ １２のロジックスレ
ッショルド電圧以下に低下されると、その出力からハイ
レベルの停止信号Ｓ Ｔ Ｐが形成される。基本クロッ
ク信号φが供給された状態では、上記キャパシタＣの電
圧がインバータ回路Ｎ１２のロジックスレッショルド電
圧以下にされる前に、繰り返しチャージアップされるた
め、上記停止信号Ｓ Ｔ Ｐは、ロウレベルを維持する
ものとなる。
上記排他的論理和回路ＥＸＩ及びＥＸ２の再入力信号が
同じレベルにされる。これに応じて、それぞれの出力信
号がハイレベルにされるため、上記チャージアップＭＯ
３Ｆ’Ｅ’Ｉ’Ｑ１３及びＱ１４はオフ状態される。こ
の結果、キャパシタＣは、抵抗Ｒによって放電され、そ
のレベルがインバータｌｌ１ｌＮ １２のロジックスレ
ッショルド電圧以下に低下されると、その出力からハイ
レベルの停止信号Ｓ Ｔ Ｐが形成される。基本クロッ
ク信号φが供給された状態では、上記キャパシタＣの電
圧がインバータ回路Ｎ１２のロジックスレッショルド電
圧以下にされる前に、繰り返しチャージアップされるた
め、上記停止信号Ｓ Ｔ Ｐは、ロウレベルを維持する
ものとなる。
（１）クロック駆動されるＣＭＯＳ回路に供給される多
相クロック信号をそれが供給されるスイッチｒｖ１０Ｓ
ＦＥＴを全てオン状態にさせるレベルにしてクロック駆
動される０Ｍ０５回路を実質的にスタティックモードで
の動作状態にさせることができる。これにより、半導体
集積回路装置が非動作状態におかれるとき、クロック信
号を停止させても貫通電流の発生が防止できるとともに
、上記クロック信号の停止による低消費電力化を実現す
ることができるという効果が得られる。
相クロック信号をそれが供給されるスイッチｒｖ１０Ｓ
ＦＥＴを全てオン状態にさせるレベルにしてクロック駆
動される０Ｍ０５回路を実質的にスタティックモードで
の動作状態にさせることができる。これにより、半導体
集積回路装置が非動作状態におかれるとき、クロック信
号を停止させても貫通電流の発生が防止できるとともに
、上記クロック信号の停止による低消費電力化を実現す
ることができるという効果が得られる。
（２）上記（１）により、クロック信号の停止を任意に
行うことができるから、ユーザーにとって扱い易い半導
体集積回路装置を得ることができるという効果が得られ
る。
行うことができるから、ユーザーにとって扱い易い半導
体集積回路装置を得ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、クロック発生
回路の構成は、基本クロック信号を分周して多相のクロ
ック信号を得るもの等種々の実施形態を採ることができ
る。この場合、その出力部に停止信号によって制御され
る論理ゲート回路を設けることにより、全てのクロック
信号についてそのレベルを前記同様に同じくすることが
できる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、クロック発生
回路の構成は、基本クロック信号を分周して多相のクロ
ック信号を得るもの等種々の実施形態を採ることができ
る。この場合、その出力部に停止信号によって制御され
る論理ゲート回路を設けることにより、全てのクロック
信号についてそのレベルを前記同様に同じくすることが
できる。
また、クロック検出回路の具体的構成は、種々の実施形
態を採ることができる。このクロック検出回路に代え、
外部端子から停止信号を供給するものであってもよい。
態を採ることができる。このクロック検出回路に代え、
外部端子から停止信号を供給するものであってもよい。
また、第２図に示したクロック検出回路は、パルス信号
の有無を検出する回路として、例えばロジックテスター
等に広く応用できるものである。
の有無を検出する回路として、例えばロジックテスター
等に広く応用できるものである。
〔利用分野う
この発明は、クロック駆動される０Ｍ０３回路を含む各
種半導体集積回路装置に広く利用できる・ものである。
種半導体集積回路装置に広く利用できる・ものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのパルス検出回路の一実施例を示す回路図、 第３図は、シフトレジスタの一例を示す回路図である。
、そのパルス検出回路の一実施例を示す回路図、 第３図は、シフトレジスタの一例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １、多相のクロック駆動されるＣＭＯＳ回路と、基本ク
ロック信号を受けて、上記基本クロック信号の停止信号
により上記ＣＭＯＳ回路に供給される多相のクロック信
号の全てをそれが供給されるスイッチＭＯＳＦＥＴをオ
ン状態に維持させるレベルに切り換える出力回路を持つ
クロック発生回路とを具備することを特徴とする半導体
集積回路装置。 ２、上記基本クロック信号の停止信号は、基本クロック
信号を実質的に積分することにより形成されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、上記基本クロック信号を積分する回路は、上記基本
クロックとその遅延信号とを受ける一致／不一致回路と
、この一致／不一致回路の不一致出力信号によりチャー
ジアップが成されるキャパシタと、上記キャパシタを定
常的にディスチャージさせる抵抗手段とからなる時定数
回路と、上記キャパシタの保持電圧を受けて上記停止信
号を形成するインバータ回路とからなるものであること
を特徴とする特許請求の範囲第１又は第２項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137779A JPS61296821A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137779A JPS61296821A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296821A true JPS61296821A (ja) | 1986-12-27 |
Family
ID=15206640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137779A Pending JPS61296821A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707059A1 (ja) * | 1993-06-26 | 1994-12-30 | Itt Ind Gmbh Deutsche | |
| EP0824789B1 (de) * | 1995-05-11 | 2001-08-08 | Infineon Technologies AG | Vorrichtung zur takterzeugung für cmos-schaltungen mit dynamischen registern |
-
1985
- 1985-06-26 JP JP60137779A patent/JPS61296821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707059A1 (ja) * | 1993-06-26 | 1994-12-30 | Itt Ind Gmbh Deutsche | |
| NL9401042A (nl) * | 1993-06-26 | 1995-01-16 | Itt Ind Gmbh Deutsche | Klokgenererende schakeling voor klokgestuurde logische schakelingen. |
| EP0824789B1 (de) * | 1995-05-11 | 2001-08-08 | Infineon Technologies AG | Vorrichtung zur takterzeugung für cmos-schaltungen mit dynamischen registern |
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