JPH01166610A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フリップフロップ回路に関し、例えばＭＯ
ＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）によ
り構成され、リセット又はセット機能付のフリップフロ
ップ回路に利用して有効な技術に関するものである。

〔従来の技術〕

０ＭＯ３（相補型ＭＯ３）回路により構成されるフリッ
プフロップ回路として、第２図に示すような回路がある
。ＣＭＯＳフリップフロップ回路をスタンダードセルと
して用いるものとしては、例えば■日立製作所昭和６０
年３月発行「日立高速ＣＭＯＳロジック　ＨＤ７４ＨＣ
シリーズｊ頁５２がある。

〔発明が解決しようとする問題点〕

第２図のフリップフロップ回路では、帰還用インバータ
回路Ｎ４の駆動能力を小さく設定することにより、入力
用インバータ回路（Ｑｌ−Ｑ３）でインバータ回路Ｎ３
とＮ４からなるループ内の論理を反転するようにしてい
る。しかしながら、この場合には、論理の反転に際して
帰還用インバータ回路Ｎ４と入力用インバータ回路の出
力の競合により、レベル遷移速度が低下すること、両イ
ンバータ回路を貫通して直流電流が流れることにより消
費電力の増加すること、及びプロセス変動により入力用
インバータ回路の駆動能力が低下した場合入力信号の取
り込みが不能になるという問題を持つ。また、同図のよ
うにリセットＭＯＳＦＥＴＱ４を設けた場合、リセット
時にもＭＯＳＦＥＴＱ４とインバータ回路Ｎ４との間で
の競合によるレベル遷移速度の低下及び直流電流が流れ
るという問題が生じる。

この発明の目的は、高速化と低消費電力化を実現したフ
リップフロップ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、セット又はリセット信号がアクティブレベル
にされたとき実質的に非動作状態にされる入力用インバ
ータ回路の出力信号をクロックパルスによりインバータ
回路の入力に伝える第１のスイッチ回路を設け、このイ
ンバータ回路の出力信号を帰還用のインバータ回路の入
力に結合させ、上記クロックパルスにより第１のスイッ
チ回路と相補的にスイッチ制御され第２のスイッチ回路
を上記帰還用のインバータ回路の出力と上記インバータ
回路の入力との間に挿入し、上記インバータ回路の入力
と所定の電圧端子との間に上記セット又はリセット信号
によりスイッチ制御されるスイッチＭＯＳＦＥＴを設け
るとともに、上記第２のスイッチ回路と上記帰還用のイ
ンバータ回路の出力との間に上記セット又はリセット信
号により上記スイッチＭＯＳ　Ｆ　ＥＴと相補的にスイ
ッチ制御される第３のスイッチ回路を設ける。

〔作　用〕

上記した手段によれば、入力信号の取り込みのとき、及
びセット又はリセット時にインバータ回路と帰還用イン
バータ回路のループが遮断されるから、直流電流の発生
を防止できるとともにレベル遷移を高速に行うことがで
きる。

〔実施例〕

第１図には、この発明に係るフリップフロップ回路の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３集積回路の製造技術によって、１個の単
結晶シリコンのような半導体基板上において形成される
。以下の説明において、特に説明しない場合、ＭＯＳ　
Ｆ　ＥＴはＮチャンネルＭＯＳＦＥＴである。なお、同
図において、チャンネル（バックゲート）部に矢印が付
加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型あるいは
Ｎ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域あるいはＰ型ウェル領域内のソース領域
、ドレイン領域及びソース領域とドレイン領域との間の
半導体基板表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域あるいは半導体基
板表面に形成される。これによって、半導体基板は、そ
の上に形成された複数のＮチャンネルＭＯＳ　Ｆ　ＥＴ
の共通の基板ゲートを構成する。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は、
第１図の電源端子Ｖｃｃに結合される。ＮチャンネルＭ
ＯＳ　Ｆ　ＥＴの基板ゲートすなわちＰ型半導体基板に
は回路の接地電位が供給される。あるいはＰ型ウェル領
域は、その上に形成されたＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔの基数ゲートを構成する。ＮチャンネルＭＯＳＦＥＴ
の基板ゲートすなわちＰ型ウェル領域は、回路の接地電
位が供給される。ＰチャンネルＭＯＳＦＥＴの基板ゲー
トすなわちＮ型半導体基板には第１図の電源端子Ｖｃｃ
に結合される。

入力用インバータ回路は、ＰチャンネルＭＯＳＦＥＴＱ
１とＮチャンネルＭＯＳＦＥＴＱ２．Ｑ３が直列接続さ
れて構成される。上記ＭＯＳ　Ｆ　ＥＴＱｌとＱ２のゲ
ートには、入力信号りが供給され、ＭＯＳＦＥＴＱ３の
ゲートには、リセット信号Ｒが供給される。

上記入力用インバータ回路の出力信号は、Ｐチャンネル
ＭＯＳＦＥＴＱ５とＮチャンネルＭＯＳＦＥＴＱ６から
な、るＣＭＯＳスイッチ回路を介してインバータ回路Ｎ
３の゛入力に伝えられる。このＣＭＯＳスイッチ回路は
、クロックパルスＣＫが　　　−ハイレベルのアクティ
ブにされたときオン状態にされる。それ故、Ｎチャンネ
ルＭＯＳＦＥＴＱ６のゲートにはクロックパルスＣＫが
そのまま供給され、ＰチャンネルＭＯＳＦＥＴＱ５のゲ
ートには、クロックパルスＧＫがインバータ回路Ｎ１に
より反転されて供給される。このインバータ回路Ｎ３の
入力と電源電圧Ｖｃｃとの間には、リセット用のＰチャ
ンネルＭＯＳＦＥＴＱ４が設けられる。

このＭＯＳＦＥＴＱ４のゲートにはリセット信号Ｒが供
給される。上記インバータ回路Ｎ３の出力信号は、帰還
用インバータ回路Ｎ４の入力に伝えられる。

この実施例では、上記帰還用のインバータ回路Ｎ４の出
力信号は、２つのＣＭＯＳスイッチ回路を介して上記入
力インバータ回路Ｎ３の入力に伝えられる。すなわち、
ＰチャンネルＭＯＳ　Ｆ　ＥＴＱｌとＮチャンネルＭＯ
ＳＦＥＴＱ８からなる一方のＣＭＯＳスイッチ回路には
、クロックパルスＣＫが供給され、クロックパルスＣＫ
がハイレベルのアクティブにされたとき、上記ＭＯＳ　
Ｆ　ＥＴＱｌとＱ８はオフ状態にされる。このようなス
イッチ制御のため、ＰチャンネルＭＯＳＦＥＴＱ７のゲ
ートには、クロックパルスＣＫがそのまま供給され、Ｎ
チャンネルＭＯＳＦＥＴＱ８のゲートには、クロックパ
ルスＣＫがインバータ回路Ｎ１により反転されて供給さ
れる。このような一方のＣＭＯＳスイッチ回路は、イン
バータ回路Ｎ３の入力側に設けられる。

これに対して、ＰチャンネルＭＯＳＦＥＴＱ９とＮチャ
ンネルＭＯＳＦＥＴＱＩ　Ｏからなる他方のＣＭＯＳス
イッチ回路には、リセット信号Ｒが供給され、リセット
信号Ｒがロウレベルのアクティブにされたとき、上記Ｍ
ＯＳＦＥＴＱ９とＱ１０はオフ状態にされる。このよう
なスイッチ制御のため、ＮチャンネルＭＯＳＦＥＴＱＩ
　Ｏのゲートには、リセット信号Ｒがそのまま供給され
、ＰチャンネルＭＯＳＦＥＴＱ９のゲートには、リセッ
ト信号Ｒががインバータ回路Ｎ２により反転されて供給
される。このような他方のＣＭＯＳスイッチ回路は、帰
還用インバータ回路Ｎ４の出力側に設けられる。

上記インバータ回路Ｎ３の入力信号は、出力用インバー
タ回路Ｎ６を介して非反転出力信号Ｑとされる。また、
インバータ回路Ｎ３の出力信号は、出力用インバータ回
路Ｎ５を介して反転出方信号Ｑとされる。

クロックパルスＣＫがハイレベルにされる入力信号の取
り込み動作においては、ＣＭＯＳスイッチ回路（Ｑ５と
Ｑ６）がオン状態に、ＣＭＯＳスイッチ回路（Ｑ７とＱ
８）がオフ状態にされる。

それ故、入力信号りは入力用インバータ回路とＣＭＯＳ
スイッチ回路（Ｑ５．Ｑ６）を介してインバータ回路Ｎ
３の入力に伝えられる。このとき、クロックパルスＣＫ
のハイレベルに応じて上記ＣＭＯＳスイッチ回路（Ｑ７
．Ｑ８）がオフ状態になり、帰還ループが遮断されてい
るから、入力用インバータ回路の出力と帰還用インバー
タ回路Ｎ４の出力とが競合することなく、インバータ回
路Ｎ３の入力レベルは、高速に入力信号りに従ってレベ
ルに変化し、上記入力用インバータ回路のＰチャンネル
ＭＯ３ＦＦ、Ｔ（又はＰチャンネルＭＯＳＦＥＴ）と帰
還用インバータ回路Ｎ４のＮチャンネ／ｌｚＭＯＳＦＥ
Ｔ（又はＰチャンネル間Ｏ８ＦＥＴ）との間で貫通電流
が発生することがない。

クロックパルスＧＫがハイレベルからロウレベルに変化
すると、ＣＭＯＳスイッチ回路（Ｑ５とＱ６）がオフ状
態に、ＣＭＯＳスイッチ回路（Ｑ７とＱ８）がオン状態
になるため、上記帰還用インバータ回路Ｎ４の出力信号
がインバータ回路Ｎ３の入力に伝え°られるという正帰
還ループが形成されるので、上記取り込んだ入力信号り
を保持するものとなる。すなわち、クロック信号ＣＫの
立ち下がりエツジで入力信号の実質的な取り込みが行わ
れるものとなる。

ただし、上記の場合いずれもリセット信号Ｒはハイレベ
ルに維持されているものとする。

上記クロックパルスＣＫがハイレベルにされる入力信号
りの取り込み期間中、言い換えるならば、ＣＭＯＳスイ
ッチ回路（Ｑ５とＱ６）がオン状態のとき、リセット信
号Ｒをロウレベルにすると、入力用インバータ回路が実
質的に非動作状態になりリセット動作が優先的に行われ
る。すなわち、入力用インバータ回路は、リセット信号
Ｒがロウレベルのアクティブにされると、ＭＯＳＦＥＴ
Ｑ３がオフ状態にされるため、実質的に非動作状態にさ
れる。入力信号りがハイレベル（ＭＯＳＦＥＴＱＩがオ
フ状態で、ＭＯＳＦＥＴＱ２がオン状態）状態のとき、
リセット信号ＲがロウレベルにされるとＭＯＳＦＥＴＱ
３がオフ状態になり出力がハイインピーダンス状態にさ
れる。これにより、リセットＭＯＳＦＥＴＱ４のオン状
態により入力信号りには無関係にインバータ回路Ｎ３の
入力をハイレベルにすることができる。これにより、リ
セットＭＯＳＦＥＴＱ４と入力用インバータ回路のＭＯ
ＳＦＥＴＱ２との競合が回避され、そこには直流電流が
流れない。入力信号りがロウレベルなら、リセット信号
Ｒがロウレベルにされても入力用インバータ回路の出方
はハイレベルを維持する。しかしながら、このときには
リセット用ＭＯＳＦＥＴＱ４（Ｄオ’４；ｔｓによって
インバータ回路Ｎ３の入力信号をハイレベルにするもの
であるから、上記入力用インバータ回路の出力ハイレベ
ルが何等問題になることなく、却ってリセット動作を高
速にする。

また、クロックパルスＣＫがロウレベルにされる情報保
持状態において、言い換えるならば、ＣＭＯＳスイッチ
回路（Ｑ７とＱ８）がオン状態のとき、上記リセット信
号ｉをロウレベルにすると、ＣＭＯＳスイッチ回路（Ｑ
９とＱＩＯ）はオフ状態にされる。それ故、例えば帰還
用インバータ回路Ｎ４がロウレベルにされている場合で
も、上記リセット用ＭＯＳＦＥＴＱ４と帰還用インバー
タ回路Ｎ４のオン状態にされたＮチャンネルＭＯＳＦＥ
Ｔとの間での競合が回避され、上記のような高速リセッ
トと直流電流の発生を防止することができる。

上記実施例回路においては、クロックパルスＣＫがハイ
レベルのとき、又はリセット信号Ｒがロウレベルのとき
、情報保持動作を行うインバータ回路Ｎ３とＮ４の帰還
ループが遮断されるものであるため、入力用インバータ
回路と帰還用インバータ回路又はリセット用ＭＯＳＦＥ
Ｔと帰還用インバータ回路との間での競合が生じない、
このため、動作の確実性及び入力信号の取り込みゃリセ
ット動作の高速化が可能となる。また、上記の競合によ
る直流（貫通）電流の発生が防止できるから低消費電力
化が可能となる。

また、リセット用のＣＭＯＳスイッチ回路（Ｑ９、ＱＩ
Ｏ）を帰還用インバータｌｌ！？ＩａＮ４ノ出方側に配
置するものであるため、入力信号の取り込みを行うＣＭ
ＯＳスイッチ回路（Ｑ５．Ｑ６）側からみた負荷容！（
寄生容１りが、インバータ回路Ｎ５（７）入力容量、Ｍ
ＯＳＦＥＴＱ？、Ｑ８の一方のソース、ドレイン拡散容
量のみとなり、上記ＣＭＯＳスイッチ回路（Ｑ９．Ｑｌ
　０）（７）拡散容量が付加されないから、上記のよう
な機能を付加したにもかかわらず、入力信号の取り込み
の高速化を妨げない、また、出力信号Ｑ、　Ｑは、入力
側からみたインバータ回路の段数が最小にできるから高
速化が可能となる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）リセット信号がアクティブレベルにされたとき実
質的に非動作状態にされる入力用インバータ回路の出力
信号をクロックパルスによりインバータ回路の入力に伝
える第１のスイッチ回路を設け、このインバータ回路の
出力信号を帰還用のインバータ回路の入力に結合させ、
上記クロックパルスにより第１のスイッチ回路と相補的
にスイッチ制御され第２のスイッチ回路を上記帰還用の
インバータ回路の出力と上記インバータ回路の入力との
間に挿入し、上記インバータ回路の入力と所定の電圧端
子との間に上記セット又はリセット信号によりスイッチ
制御されるスイッチＭＯＳＦＥＴを設けるとともに、上
記第２のスイッチ回路と上記帰還用のインバータ回路の
出力との間に上記セット又はリセット信号により上記ス
イッチＭＯＳＦＥＴと相補的にスイッチ制御される第３
のスイッチ回路を設けてフリップフロンプ回路を構成す
る。

この構成においては、入力信号の取り込みのとき、及び
リセット時にインバータ回路と帰還用インバータ回路の
ループが遮断されるから、入力信号又はリセット信号と
保持信号との競合が回避されるから直流電流の発生を防
止できるとともにレベル遷移を高速に行うことができる
という効果が得られる。

（２）リセット用のＣＭＯＳスイッチ回路（Ｑ９．Ｑ１
０）を帰還用インバータ回路Ｎ４の出力側に配置するも
のであるため、入力信号の取り込みを行うＣＭＯＳスイ
ッチ回路（Ｑ５．Ｑ６）側からみた負荷容量（寄生容量
）が、インバータ回路Ｎ３の入力容量、ＭＯＳＦＥＴＱ
？、Ｑ８の一方のソース、ドレイン拡散容量のみとなり
、上記ＣＭＯＳスイッチ回路（Ｑ９．ＱＩＯ）の拡散容
量が付加されないから、上記のような機能を付加したに
もかかわらず動作の高速化が可能になるという効果が得
られる。

（３）出力信号Ｑ、　Ｑを上記インバータ回路Ｎ３の入
力と出力とを受けるインバータ回路を介して出力させる
ことにより、入力信号端子からみたインバータ回路の段
数が最小にできるから高速化を実現できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、リセット機能に代えてセットａ能を付加するもので
あってもよい。

この場合、上記リセット用ＭＯＳＦＥＴＱ４を削除し、
インバータ回路Ｎ３の人力と回路の接地電位点との間に
セット用のＭＯＳＦＥＴを設け、このＭＯＳＦＥＴのゲ
ートにセット信号を供給するものとしてもよい、この場
合、ＭＯＳＦＥＴＱ９とＱＩＯからなるＣＭＯＳスイッ
チ回路には、上記セット信号が供給される。ただし、セ
ット用のＭＯＳ　Ｆ　ＥＴは、ＮチャンネルＭＯＳＦＥ
Ｔにより構成されるから、セント信号は、ハイレベルが
アクティブレベルにされる。それ故、ＣＭＯＳスイッチ
回路を構成するＰチャンネルＭＯＳＦＥＴＱ９のゲート
にセット信号が供給され、ＮチャンネルＭＯＳＦＥＴＱ
ＩＯのゲートにインバータ回路Ｎ２により反転されたセ
ント信号が供給される。

これに応じて、入力用インバータ回路としては、Ｎチャ
ンネルＭＯＳＦＥＴＱ３が省略され、セット信号を受け
るＰチャンネルＭＯＳＦＥＴが付加される。また、セッ
ト及びリセットの両機能を付加するものであってもよい
。この場合、上記ＣＭＯＳスイッチ回路（Ｑ９とＱ１０
）は、セット信号とリセット信号の実質的な論理和信号
によりオフ状態にされる。例えばセットを優先させると
きには、リセット用ＭＯＳＦＥＴＱ４に直列にＰチャン
ネルＭＯＳ　Ｆ　ＥＴを設けて、そのＭＯＳＦＥＴをセ
ント信号によりオフ状態にさせればよい。

この発明は、０Ｍ０３回路により構成されるフリンプフ
ロップ回路として広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、リセット信号がアクティブレベルにされた
とき実質的に非動作状態にされる入力用インバータ回路
の出力信号をクロックパルスによりインバータ回路の入
力に伝える第１のスイッチ回路を設け、このインバータ
回路の出力信号を帰還用のインバータ回路の入力に結合
させ、上記クロックパルスにより第１のスイッチ回路と
相補的にスイッチ制御され第２のスイッチ回路を上記帰
還用のインパーク回路の出力と上記インバータ回路の入
力との間に挿入し、上記インバータ回路の入力と所定の
電圧端子との間に上記セット又はリセット信号によりス
イッチ制御されるスイッチＭＯＳ　Ｆ　ＥＴを設けると
ともに、上記第２のスイッチ回路と上記帰還用のインバ
ータ回路の出力との間に上記セット又はリセット信号に
より上記スイッチＭＯＳＦＥＴと相補的にスイッチ制御
される第３のスイッチ回路を設けてフリップフロップ回
路を構成する。この構成においては、入力信号の取り込
みのとき、及びリセット時にインバータ回路と帰還用イ
ンバータ回路のループが遮断されるから、入力信号又は
リセット信号と保持信号との競合が回避されるから直流
電流の発生を防止できるとともにレベル遷移を高速に行
うことができる。

【図面の簡単な説明】

第１図は、この発明に係るフリップフロップ回路の一実
施例を示す回路図、 第２図は、従来のＣＭＯＳフリップフロップ回路の一例
を示す回路図である。 Ｑ１〜ＱＩＯ・・ＭＯＳＦＥＴ、Ｎｌ〜Ｎ６・・インバ
ータ回路

Claims (1)

1. 【特許請求の範囲】 １、セット又はリセット信号がアクティブレベルにされ
   たとき実質的に非動作状態にされる入力用インバータ回
   路と、クロックパルスによりスイッチ制御され、上記入
   力用インバータ回路の出力信号を伝える第１のスイッチ
   回路と、上記第１のスイッチ回路を通した入力信号を受
   けるインバータ回路と、上記インバータ回路の出力信号
   を受ける帰還用のインバータ回路と、上記クロックパル
   スにより第１のスイッチ回路と相補的にスイッチ制御さ
   れ上記帰還用のインバータ回路の出力信号を上記インバ
   ータ回路の入力に伝える第２のスイッチ回路と、上記イ
   ンバータ回路の入力と所定の電圧端子との間に設けられ
   、上記セット又はリセット信号によりスイッチ制御され
   るスイッチＭＯＳＦＥＴと、上記第２のスイッチ回路と
   上記帰還用のインバータ回路の出力との間に設けられ、
   上記セット又はリセット信号により上記スイッチＭＯＳ
   ＦＥＴと相補的にスイッチ制御される第３のスイッチ回
   路とを含むことを特徴とするフリップフロップ回路。 ２、上記第１ないし第３のスイッチ回路は、並列形態に
   されたＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳ
   ＦＥＴとからなるＣＭＯＳスイッチ回路からなるもので
   あることを特徴とする特許請求の範囲第１項記載のフリ
   ップフロップ回路。