JPH08111637A - 容量負荷を駆動するｃｍｏｓドライバ回路 - Google Patents
容量負荷を駆動するｃｍｏｓドライバ回路Info
- Publication number
- JPH08111637A JPH08111637A JP7180017A JP18001795A JPH08111637A JP H08111637 A JPH08111637 A JP H08111637A JP 7180017 A JP7180017 A JP 7180017A JP 18001795 A JP18001795 A JP 18001795A JP H08111637 A JPH08111637 A JP H08111637A
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- output
- stage
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 高速低−高ＣＭＯＳドライバ回路を得ること
である。 【解決手段】 この回路はＣＭＯＳ出力段と、中間電圧
変換段と、入力段とを有する。入力段と中間電圧変換段
は、出力段のＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタを起動する、相互に排他的な制御信号を発生す
るために構成される。制御信号は、動作していないトラ
ンジスタをターン「オン」する前に、動作しているトラ
ンジスタをターン「オフ」する。独立制御信号が出力段
内の交差電流を大幅に減少し、または無くすことによっ
て、無駄な電力を減少する。
である。 【解決手段】 この回路はＣＭＯＳ出力段と、中間電圧
変換段と、入力段とを有する。入力段と中間電圧変換段
は、出力段のＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタを起動する、相互に排他的な制御信号を発生す
るために構成される。制御信号は、動作していないトラ
ンジスタをターン「オン」する前に、動作しているトラ
ンジスタをターン「オフ」する。独立制御信号が出力段
内の交差電流を大幅に減少し、または無くすことによっ
て、無駄な電力を減少する。
Description
【０００１】
【発明の属する技術分野】本発明は容量負荷を駆動する
ための高速、低−高電圧ＣＭＯＳドライバ回路に関す
る。
ための高速、低−高電圧ＣＭＯＳドライバ回路に関す
る。
【０００２】半導体集積回路は容量負荷を駆動するため
に出力ドライバ回路を使用する。出力ドライバ回路の用
途の１つの例は、半導体メモリ・アレイにおける行選択
線を駆動することである。
に出力ドライバ回路を使用する。出力ドライバ回路の用
途の１つの例は、半導体メモリ・アレイにおける行選択
線を駆動することである。
【０００３】
【従来の技術】従来の出力ドライバ回路は相補金属−半
導体（ＣＭＯＳ）技術を利用している。従来のＣＭＯＳ
出力回路は、電圧と出力ノードの間に結合されるｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタと、出力ノードと
アースの間に結合されるｎチャネルＭＯＳ（ＰＭＯＳ）
トランジスタとを含む。ＣＭＯＳ設計によって、単一の
入力信号に応答して、ＰＭＯＳトランジスタを「オン」
にし、その間ＮＭＯＳトランジスタを「オフ」にでき、
およびＰＭＯＳトランジスタを「オフ」にし、その間Ｎ
ＭＯＳトランジスタを「オン」にできる。ＰＭＯＳトラ
ンジスタが「オン」で、ＮＭＯＳトランジスタが「オ
フ」であると、ＣＭＯＳドライバ回路は電圧を出力す
る。これとは逆に、ＰＭＯＳトランジスタが「オフ」
で、ＮＭＯＳトランジスタが「オン」であると、ＣＭＯ
Ｓドライバ回路は接地される。
導体（ＣＭＯＳ）技術を利用している。従来のＣＭＯＳ
出力回路は、電圧と出力ノードの間に結合されるｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタと、出力ノードと
アースの間に結合されるｎチャネルＭＯＳ（ＰＭＯＳ）
トランジスタとを含む。ＣＭＯＳ設計によって、単一の
入力信号に応答して、ＰＭＯＳトランジスタを「オン」
にし、その間ＮＭＯＳトランジスタを「オフ」にでき、
およびＰＭＯＳトランジスタを「オフ」にし、その間Ｎ
ＭＯＳトランジスタを「オン」にできる。ＰＭＯＳトラ
ンジスタが「オン」で、ＮＭＯＳトランジスタが「オ
フ」であると、ＣＭＯＳドライバ回路は電圧を出力す
る。これとは逆に、ＰＭＯＳトランジスタが「オフ」
で、ＮＭＯＳトランジスタが「オン」であると、ＣＭＯ
Ｓドライバ回路は接地される。
【０００４】
【発明が解決しようとする課題】従来のＣＭＯＳ出力ド
ライバ回路の設計に固有の欠点は、レール間電圧(rail-
to-rail voltage)が入力端において振れている間に、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの両方が
「オン」である期間が存在することである。この二重起
動状態は「交差電流」として知られている現象を引き起
こす。この現象は電力を無駄にする。
ライバ回路の設計に固有の欠点は、レール間電圧(rail-
to-rail voltage)が入力端において振れている間に、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの両方が
「オン」である期間が存在することである。この二重起
動状態は「交差電流」として知られている現象を引き起
こす。この現象は電力を無駄にする。
【０００５】
【課題を解決するための手段】本発明は、電力を節約す
るための努力において、交差電流を無くし、または大幅
に減少する高速、低−高電圧ＣＭＯＳドライバ回路を提
供するものである。
るための努力において、交差電流を無くし、または大幅
に減少する高速、低−高電圧ＣＭＯＳドライバ回路を提
供するものである。
【０００６】
【発明の実施の形態】本発明のこの開示は、米国特許法
の制定目的である「科学および有用な技術の進歩を促進
する」（米国特許法第１条第８項）ことを増進するため
に提出されたものである。
の制定目的である「科学および有用な技術の進歩を促進
する」（米国特許法第１条第８項）ことを増進するため
に提出されたものである。
【０００７】本発明は容量負荷を駆動するための高速Ｃ
ＭＯＳ装置に関するものである。ＣＭＯＳ装置は、アー
スなどの第１の電圧レベルと、Ｖｃｃｐなどの第２の電
圧レベルの間に結合されるＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタを有するＣＭＯＳ出力段を含む。ＣＭ
ＯＳ出力段は、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタが「オン」であるか「オフ」であるかに応じて、
第１の電圧レベルと第２の電圧レベルの間で振れる出力
信号を供給する。
ＭＯＳ装置に関するものである。ＣＭＯＳ装置は、アー
スなどの第１の電圧レベルと、Ｖｃｃｐなどの第２の電
圧レベルの間に結合されるＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタを有するＣＭＯＳ出力段を含む。ＣＭ
ＯＳ出力段は、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタが「オン」であるか「オフ」であるかに応じて、
第１の電圧レベルと第２の電圧レベルの間で振れる出力
信号を供給する。
【０００８】ＣＭＯＳは、希望の出力信号を示す入力信
号を受けるための出力段制御手段を含む。出力段制御手
段は第１の独立制御信号と第２の独立制御信号を発生す
る。それらの信号を用いてＣＭＯＳ出力段中のトランジ
スタを選択的に起動する。すなわち、第１の独立制御信
号はＮＭＯＳトランジスタを「オン」および「オフ」に
するために結合され、第２の独立制御信号はＰＭＯＳト
ランジスタを「オン」および「オフ」にするために結合
される。出力段制御手段は、現在起動していないトラン
ジスタを「オン」にする前に、現在動作しているトラン
ジスタを「オフ」にする。このようにして、出力段制御
手段はＮＭＯＳトランジスタとＰＭＯＳトランジスタを
独立に起動して、ＣＭＯＳ出力段中の交差電流を最小に
する。ここで説明している実施の形態によって、他の場
合には交差電流のために失われる電力が節約される。
号を受けるための出力段制御手段を含む。出力段制御手
段は第１の独立制御信号と第２の独立制御信号を発生す
る。それらの信号を用いてＣＭＯＳ出力段中のトランジ
スタを選択的に起動する。すなわち、第１の独立制御信
号はＮＭＯＳトランジスタを「オン」および「オフ」に
するために結合され、第２の独立制御信号はＰＭＯＳト
ランジスタを「オン」および「オフ」にするために結合
される。出力段制御手段は、現在起動していないトラン
ジスタを「オン」にする前に、現在動作しているトラン
ジスタを「オフ」にする。このようにして、出力段制御
手段はＮＭＯＳトランジスタとＰＭＯＳトランジスタを
独立に起動して、ＣＭＯＳ出力段中の交差電流を最小に
する。ここで説明している実施の形態によって、他の場
合には交差電流のために失われる電力が節約される。
【０００９】図１は本発明の最も好適な実施の形態に従
う高速、低−高電圧ＣＭＯＳドライバ回路１０を示す。
ＣＭＯＳドライバ回路１０は容量負荷を駆動するために
構成されている。容量負荷の１つの例は半導体メモリア
レイにおける大域行選択線である。ＣＭＯＳドライバ回
路１０は、Ｖｃｃ（たとえば、２．５ボルト）とアース
の間で振れる低電圧入力信号ＲＳＥＬを、Ｖｃｃｐ（た
とえば、４．０ボルト）とアースの間で振れる高電圧出
力信号へ変換する。記号「ＲＳＥＬ」は「行選択」を示
すものであって、半導体記憶装置における大域行選択線
の駆動の例に調和している。記号「ＸＲＳＥＬ」はＲＳ
ＥＬ信号の電圧が変換されたものを示す。記号「Ｖｃｃ
ｐ」はＶｃｃより高い電圧すなわちＶｃｃより高いレベ
ルにポンプアップされることを示す。
う高速、低−高電圧ＣＭＯＳドライバ回路１０を示す。
ＣＭＯＳドライバ回路１０は容量負荷を駆動するために
構成されている。容量負荷の１つの例は半導体メモリア
レイにおける大域行選択線である。ＣＭＯＳドライバ回
路１０は、Ｖｃｃ（たとえば、２．５ボルト）とアース
の間で振れる低電圧入力信号ＲＳＥＬを、Ｖｃｃｐ（た
とえば、４．０ボルト）とアースの間で振れる高電圧出
力信号へ変換する。記号「ＲＳＥＬ」は「行選択」を示
すものであって、半導体記憶装置における大域行選択線
の駆動の例に調和している。記号「ＸＲＳＥＬ」はＲＳ
ＥＬ信号の電圧が変換されたものを示す。記号「Ｖｃｃ
ｐ」はＶｃｃより高い電圧すなわちＶｃｃより高いレベ
ルにポンプアップされることを示す。
【００１０】ＣＭＯＳドライバ回路１０はＣＭＯＳ出力
段１２と、ＣＭＯＳ入力段１４と、入力段と出力段の間
に結合される中間電圧変換段１６とを含む。ＣＭＯＳド
ライバ回路１０は、低電圧入力信号ＲＳＥＬを受けるド
ライバ入力端１８と、高電圧出力信号を出力するドライ
バ出力端２０も含む。
段１２と、ＣＭＯＳ入力段１４と、入力段と出力段の間
に結合される中間電圧変換段１６とを含む。ＣＭＯＳド
ライバ回路１０は、低電圧入力信号ＲＳＥＬを受けるド
ライバ入力端１８と、高電圧出力信号を出力するドライ
バ出力端２０も含む。
【００１１】ＣＭＯＳ出力段１２は第１のＮＭＯＳトラ
ンジスタＭ２を有する。このトランジスタは、ドライバ
出力端２０と第１の電圧レベルすなわちアースの間に結
合されるソース−ドレイン経路を有する。ＣＭＯＳ出力
段１２は第１のＰＭＯＳトランジスタＭ１も有する。こ
のトランジスタは、ドライバ出力端２０と第２の電圧レ
ベル、すなわちＶｃｃｐ、の間に結合されるソース−ド
レイン経路を有する。ＣＭＯＳ出力段１２の２つのトラ
ンジスタは２つの独立制御信号Ｇ１とＧ２によって制御
される。ＰＭＯＳトランジスタＭ１が「オン」であり、
ＮＭＯＳトランジスタＭ２が「オフ」であると、ドライ
バ出力端２０における出力信号はＶｃｃｐである。これ
とは逆に、ＰＭＯＳトランジスタＭ１が「オフ」であ
り、ＮＭＯＳトランジスタＭ２が「オン」であると、ド
ライバ出力端２０における出力信号はアースレベルであ
る。このようにして、出力信号ＸＲＳＥＬはＶｃｃｐと
アースの間で振れる。
ンジスタＭ２を有する。このトランジスタは、ドライバ
出力端２０と第１の電圧レベルすなわちアースの間に結
合されるソース−ドレイン経路を有する。ＣＭＯＳ出力
段１２は第１のＰＭＯＳトランジスタＭ１も有する。こ
のトランジスタは、ドライバ出力端２０と第２の電圧レ
ベル、すなわちＶｃｃｐ、の間に結合されるソース−ド
レイン経路を有する。ＣＭＯＳ出力段１２の２つのトラ
ンジスタは２つの独立制御信号Ｇ１とＧ２によって制御
される。ＰＭＯＳトランジスタＭ１が「オン」であり、
ＮＭＯＳトランジスタＭ２が「オフ」であると、ドライ
バ出力端２０における出力信号はＶｃｃｐである。これ
とは逆に、ＰＭＯＳトランジスタＭ１が「オフ」であ
り、ＮＭＯＳトランジスタＭ２が「オン」であると、ド
ライバ出力端２０における出力信号はアースレベルであ
る。このようにして、出力信号ＸＲＳＥＬはＶｃｃｐと
アースの間で振れる。
【００１２】入力段１４はドライバ入力端１８に結合さ
れ、アースと第３の電圧レベル、すなわち、Ｖｃｃの間
で振れる入力信号ＲＳＥＬを受ける。入力段１４は最低
２つの、および好ましくは３つの、独立制御信号を、入
力信号ＲＳＥＬを基にして発生する。図１の実施の形態
においては、入力段１４は第１の制御信号Ｇ１と、第２
の制御信号Ｈ１と、第３の制御信号Ｈ２とを発生する。
第１の制御信号Ｇ１は出力段１２に直接入力されてゲー
トを制御することによって、ＮＭＯＳトランジスタＭ２
を起動し、または動作を解除する。残りの２つの制御信
号Ｈ１とＨ２は、以下に詳しく説明するように、中間電
圧変換段１６に入力される。
れ、アースと第３の電圧レベル、すなわち、Ｖｃｃの間
で振れる入力信号ＲＳＥＬを受ける。入力段１４は最低
２つの、および好ましくは３つの、独立制御信号を、入
力信号ＲＳＥＬを基にして発生する。図１の実施の形態
においては、入力段１４は第１の制御信号Ｇ１と、第２
の制御信号Ｈ１と、第３の制御信号Ｈ２とを発生する。
第１の制御信号Ｇ１は出力段１２に直接入力されてゲー
トを制御することによって、ＮＭＯＳトランジスタＭ２
を起動し、または動作を解除する。残りの２つの制御信
号Ｈ１とＨ２は、以下に詳しく説明するように、中間電
圧変換段１６に入力される。
【００１３】入力段１４は制御信号Ｇ１とＨ１を発生す
るラッチ２２を含む。このラッチ２２は、ＮＯＲゲート
２４と２６を有する交差結合されたＮＯＲゲートとして
構成することが好ましい。入力段１４は、入力信号ＲＳ
ＥＬを最初に反転するためのインバータ２８と、この第
１のインバータとＮＯＲゲート２６の入力端との間に結
合された第２のインバータ３０も含む。
るラッチ２２を含む。このラッチ２２は、ＮＯＲゲート
２４と２６を有する交差結合されたＮＯＲゲートとして
構成することが好ましい。入力段１４は、入力信号ＲＳ
ＥＬを最初に反転するためのインバータ２８と、この第
１のインバータとＮＯＲゲート２６の入力端との間に結
合された第２のインバータ３０も含む。
【００１４】中間電圧変換段１６は入力段１４と出力段
１２の間に結合される。中間電圧変換段は２つの内部制
御信号Ｈ１とＨ２を入力段から受け、それらの制御信号
を用いて独立の、より高い電圧起動制御信号Ｇ２を発生
する。この制御信号Ｇ２を用いて出力段１２のＰＭＯＳ
トランスタＭ１を制御する。入力信号ＲＳＥＬが入力段
１４と中間電圧変換段１６を伝わるために要する固有の
遅延時間のために、制御信号Ｇ２は制御信号Ｇ１から時
間的にずらされる。その結果、制御信号Ｇ１とＧ２は出
力段１２のＣＭＯＳトランジスタを独立してターン「オ
ン」および「オフ」する。この独立制御はＣＭＯＳ出力
段における交差電流を最小にし、または解消する。
１２の間に結合される。中間電圧変換段は２つの内部制
御信号Ｈ１とＨ２を入力段から受け、それらの制御信号
を用いて独立の、より高い電圧起動制御信号Ｇ２を発生
する。この制御信号Ｇ２を用いて出力段１２のＰＭＯＳ
トランスタＭ１を制御する。入力信号ＲＳＥＬが入力段
１４と中間電圧変換段１６を伝わるために要する固有の
遅延時間のために、制御信号Ｇ２は制御信号Ｇ１から時
間的にずらされる。その結果、制御信号Ｇ１とＧ２は出
力段１２のＣＭＯＳトランジスタを独立してターン「オ
ン」および「オフ」する。この独立制御はＣＭＯＳ出力
段における交差電流を最小にし、または解消する。
【００１５】中間電圧変換段１６は交差結合された一対
のＰＭＯＳトランジスタＭ５とＭ６を含む。第１のＰＭ
ＯＳトランジスタＭ５はＶｃｃｐと第１のノードＨ３の
間に結合されるソース−ドレイン経路を有する。第２の
ＰＭＯＳトランジスタＭ６はＶｃｃｐと第１の出力ノー
ドＧ２の間に結合されるソース−ドレイン経路を有す
る。出力ノードＧ２は出力段１２のＰＭＯＳトランジス
タＭ１のゲートに結合される。第２のＰＭＯＳトランジ
スタＭ６のゲートはノードＨ３に結合され、第１のＰＭ
ＯＳトランジスタＭ５のゲートは出力ノードＧ２に結合
されて、交差結合されたＰＭＯＳトランジスタ構造を形
成する。
のＰＭＯＳトランジスタＭ５とＭ６を含む。第１のＰＭ
ＯＳトランジスタＭ５はＶｃｃｐと第１のノードＨ３の
間に結合されるソース−ドレイン経路を有する。第２の
ＰＭＯＳトランジスタＭ６はＶｃｃｐと第１の出力ノー
ドＧ２の間に結合されるソース−ドレイン経路を有す
る。出力ノードＧ２は出力段１２のＰＭＯＳトランジス
タＭ１のゲートに結合される。第２のＰＭＯＳトランジ
スタＭ６のゲートはノードＨ３に結合され、第１のＰＭ
ＯＳトランジスタＭ５のゲートは出力ノードＧ２に結合
されて、交差結合されたＰＭＯＳトランジスタ構造を形
成する。
【００１６】中間電圧変換段１６は第１のＮＭＯＳ制御
トランジスタＭ３も含む。このトランジスタはノードＨ
３とアースの間に結合されるソース−ドレイン経路を有
する。制御トランジスタＭ３のゲートは第３の内部制御
信号Ｈ２を入力段１４から受ける。第２の制御トランジ
スタＭ４はノードＧ２とアースの間に結合されるソース
−ドレイン経路を有する。制御トランジスタＭ４のゲー
トは第２の内部制御信号Ｈ１を入力段１４から受ける。
トランジスタＭ３も含む。このトランジスタはノードＨ
３とアースの間に結合されるソース−ドレイン経路を有
する。制御トランジスタＭ３のゲートは第３の内部制御
信号Ｈ２を入力段１４から受ける。第２の制御トランジ
スタＭ４はノードＧ２とアースの間に結合されるソース
−ドレイン経路を有する。制御トランジスタＭ４のゲー
トは第２の内部制御信号Ｈ１を入力段１４から受ける。
【００１７】制御トランジスタＭ３とＭ４は交差結合さ
れた一対のＰＭＯＳトランジスタＭ５とＭ６を制御し
て、Ｖｃｃｐとアース電位の間で振れる内部制御信号を
出力ノードＧ２に交互に出力する。内部制御信号Ｇ２と
Ｈ２は制御トランジスタＭ３とＭ４を交互に、異なる位
相で選択的にターン「オン」およびターン「オフ」す
る。制御トランジスタＭ３が「オン」で、制御トランジ
スタＭ４が「オフ」であると、第１のノードＨ３は接地
され、それによってＰＭＯＳトランジスタＭ６をターン
「オン」する。したがって、Ｖｃｃｐ電圧は出力ノード
Ｇ２に加わり、ＰＭＯＳトランジスタＭ５を「オフ」状
態に維持する。
れた一対のＰＭＯＳトランジスタＭ５とＭ６を制御し
て、Ｖｃｃｐとアース電位の間で振れる内部制御信号を
出力ノードＧ２に交互に出力する。内部制御信号Ｇ２と
Ｈ２は制御トランジスタＭ３とＭ４を交互に、異なる位
相で選択的にターン「オン」およびターン「オフ」す
る。制御トランジスタＭ３が「オン」で、制御トランジ
スタＭ４が「オフ」であると、第１のノードＨ３は接地
され、それによってＰＭＯＳトランジスタＭ６をターン
「オン」する。したがって、Ｖｃｃｐ電圧は出力ノード
Ｇ２に加わり、ＰＭＯＳトランジスタＭ５を「オフ」状
態に維持する。
【００１８】制御トランジスタＭ４が「オン」で、制御
トランジスタＭ３が「オフ」であると、出力ノードＧ２
は接地されて、第１のＰＭＯＳトランジスタＭ５をター
ン「オン」する。中間電圧変換段１６はアースレベル電
圧を出力ノードＧ２に出力する。
トランジスタＭ３が「オフ」であると、出力ノードＧ２
は接地されて、第１のＰＭＯＳトランジスタＭ５をター
ン「オン」する。中間電圧変換段１６はアースレベル電
圧を出力ノードＧ２に出力する。
【００１９】本発明の別の態様によれば、中間電圧変換
回路１６は予充電トランジスタＭ７とＭ８を含む。第１
の予充電トランジスタＭ７のゲートが第２のＮＭＯＳ制
御トランジスタＭ４のゲートと入力段１４に結合され
る。予充電トランジスタＭ７は第２の内部制御信号Ｈ１
によって選択的に起動される。予充電トランジスタＭ７
のソース−ドレイン経路がＶｃｃと第１のノードＨ３の
間に結合される。同様に、第２のＮＭＯＳ予充電トラン
ジスタＭ８のゲートが第１のＮＭＯＳ制御トランジスタ
Ｍ３のゲートと入力段１４に結合される。予充電トラン
ジスタＭ８は第３の内部制御信号Ｈ２によって選択的に
起動される。予充電トランジスタＭ８のソース−ドレイ
ン経路がＶｃｃと出力ノードＧ２の間に結合される。
回路１６は予充電トランジスタＭ７とＭ８を含む。第１
の予充電トランジスタＭ７のゲートが第２のＮＭＯＳ制
御トランジスタＭ４のゲートと入力段１４に結合され
る。予充電トランジスタＭ７は第２の内部制御信号Ｈ１
によって選択的に起動される。予充電トランジスタＭ７
のソース−ドレイン経路がＶｃｃと第１のノードＨ３の
間に結合される。同様に、第２のＮＭＯＳ予充電トラン
ジスタＭ８のゲートが第１のＮＭＯＳ制御トランジスタ
Ｍ３のゲートと入力段１４に結合される。予充電トラン
ジスタＭ８は第３の内部制御信号Ｈ２によって選択的に
起動される。予充電トランジスタＭ８のソース−ドレイ
ン経路がＶｃｃと出力ノードＧ２の間に結合される。
【００２０】交差結合されたＰＭＯＳトランジスタＭ５
とＭ６がターン「オン」する前に、予充電トランジスタ
Ｍ７とＭ８のそれぞれのノードＨ３とＧ２がＶｃｃへ向
かって上昇して、それらのノードにおける電圧レベルを
Ｖｃｃｐへ向かって更に上昇させる。たとえば、内部制
御信号Ｈ１が高くなって制御トランジスタＭ４をターン
「オン」すると、それは同時に予充電トランジスタＭ７
をターン「オン」する。その結果、第１のノードＨ３が
アースレベルからＶｃｃへ向かって上昇を開始する。短
い時間遅延以内で、ＰＭＯＳトランジスタＭ５はターン
「オン」されて、第１のノードＨ３における電圧レベル
をＶｃｃｐへ向かって一層上昇させる。予充電トランジ
スタＭ８は出力ノードＧ２に対してほぼ同じ機能を行
う。それらの予重電トランジスタは、遷移中に中間電圧
変換段１６を流れる交差電流を最小にすることを支援す
る。
とＭ６がターン「オン」する前に、予充電トランジスタ
Ｍ７とＭ８のそれぞれのノードＨ３とＧ２がＶｃｃへ向
かって上昇して、それらのノードにおける電圧レベルを
Ｖｃｃｐへ向かって更に上昇させる。たとえば、内部制
御信号Ｈ１が高くなって制御トランジスタＭ４をターン
「オン」すると、それは同時に予充電トランジスタＭ７
をターン「オン」する。その結果、第１のノードＨ３が
アースレベルからＶｃｃへ向かって上昇を開始する。短
い時間遅延以内で、ＰＭＯＳトランジスタＭ５はターン
「オン」されて、第１のノードＨ３における電圧レベル
をＶｃｃｐへ向かって一層上昇させる。予充電トランジ
スタＭ８は出力ノードＧ２に対してほぼ同じ機能を行
う。それらの予重電トランジスタは、遷移中に中間電圧
変換段１６を流れる交差電流を最小にすることを支援す
る。
【００２１】予充電トランジスタＭ７とＭ８は、交差結
合された一対のトランジスタＭ５とＭ６を予充電して、
２つの出力状態の間での切替(toggle)中に遷移を容易に
するための充電手段の１つの実施の形態を形成する。図
示の単一ＮＭＯＳトランジスタ以外の他のゲート装置も
用いてそれぞれのノードを予充電できる。代わりの例が
ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを有する通過回路を、または等価構造
を含むことができる。
合された一対のトランジスタＭ５とＭ６を予充電して、
２つの出力状態の間での切替(toggle)中に遷移を容易に
するための充電手段の１つの実施の形態を形成する。図
示の単一ＮＭＯＳトランジスタ以外の他のゲート装置も
用いてそれぞれのノードを予充電できる。代わりの例が
ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを有する通過回路を、または等価構造
を含むことができる。
【００２２】図２は、ＣＭＯＳ出力段１２中のそれぞれ
のトランジスタＭ２とＭ１を起動するために使用する独
立制御信号Ｇ１とＧ２のタイミング図を示す。このタイ
ミング図は、この実施の形態においては出力信号ＸＲＳ
ＥＬのアースからＶｃｃｐ（たとえば、４．０ボルト）
への第１の遷移と、Ｖｃｃｐからアースへの第２の遷移
を示す。第１の遷移中は、独立制御信号Ｇ１は低くなっ
てＮＭＯＳトランジスタＭ２をまずターン「オフ」す
る。それに続いて、第２の独立制御信号Ｇ２が低くなっ
てＰＭＯＳトランジスタＭ１をターン「オン」する。そ
れら２つの信号の時間的にずれる性質のために、出力段
１２は遷移中は交差電流がほとんど、または全く生じな
い。したがって、動作は交差電流を避けることによって
電力を節約する。
のトランジスタＭ２とＭ１を起動するために使用する独
立制御信号Ｇ１とＧ２のタイミング図を示す。このタイ
ミング図は、この実施の形態においては出力信号ＸＲＳ
ＥＬのアースからＶｃｃｐ（たとえば、４．０ボルト）
への第１の遷移と、Ｖｃｃｐからアースへの第２の遷移
を示す。第１の遷移中は、独立制御信号Ｇ１は低くなっ
てＮＭＯＳトランジスタＭ２をまずターン「オフ」す
る。それに続いて、第２の独立制御信号Ｇ２が低くなっ
てＰＭＯＳトランジスタＭ１をターン「オン」する。そ
れら２つの信号の時間的にずれる性質のために、出力段
１２は遷移中は交差電流がほとんど、または全く生じな
い。したがって、動作は交差電流を避けることによって
電力を節約する。
【００２３】第２の遷移中は、第２の独立制御信号Ｇ２
が高いレベルに戻って、ＰＭＯＳトランジスタＭ１をタ
ーン「オフ」する。続いて、第１の独立制御信号Ｇ１が
高いレベルに戻って、ＮＭＯＳトランジスタＭ２をター
ン「オン」する。また、それら２つの独立制御信号の時
間的にずれている性質のために、遷移中の動作電流は避
けられる。
が高いレベルに戻って、ＰＭＯＳトランジスタＭ１をタ
ーン「オフ」する。続いて、第１の独立制御信号Ｇ１が
高いレベルに戻って、ＮＭＯＳトランジスタＭ２をター
ン「オン」する。また、それら２つの独立制御信号の時
間的にずれている性質のために、遷移中の動作電流は避
けられる。
【００２４】図３は内部制御信号Ｇ１、Ｈ１、Ｈ２のタ
イミング図を示す。独立制御信号Ｇ１は、２つの半導体
ゲートを通るときの伝播遅延によって引き起こされる僅
かな遅れで、内部制御信号Ｈ２に追従することに注目さ
れたい。内部制御信号Ｈ１は独立制御信号Ｇ１およびＨ
２とは逆位相である。信号Ｈ１とＨ２は逆位相であるか
ら、制御トランジスタＭ３とＭ４は交互に「オン」およ
び「オフ」にされる。図３はアースからＶｃｃｐ（たと
えば、４．０ボルト）へ振れる、第１のノードＨ３にお
ける電圧も示す。
イミング図を示す。独立制御信号Ｇ１は、２つの半導体
ゲートを通るときの伝播遅延によって引き起こされる僅
かな遅れで、内部制御信号Ｈ２に追従することに注目さ
れたい。内部制御信号Ｈ１は独立制御信号Ｇ１およびＨ
２とは逆位相である。信号Ｈ１とＨ２は逆位相であるか
ら、制御トランジスタＭ３とＭ４は交互に「オン」およ
び「オフ」にされる。図３はアースからＶｃｃｐ（たと
えば、４．０ボルト）へ振れる、第１のノードＨ３にお
ける電圧も示す。
【００２５】図４は出力段１２において測定した負荷電
流スパイクを示す。その負荷電流スパイクは図２及び図
３に示す遷移中に生ずる。負荷電流スパイクはＰＭＯＳ
トランジスタＭ１またはＮＭＯＳトランジスタＭ２を通
って容量負荷に流れ込む電流を表す。交差電流が存在し
なければ、電流スパイク４１、４３は無くされる。第２
の電流スパイク４２の振幅は第１の電流スパイク４０の
振幅より僅かに大きくて、高から低への遷移中に出力段
がわずかに大きい交差電流が生ずることを示す。しか
し、本発明の回路設計がそのような条件を実効的に最小
にする。
流スパイクを示す。その負荷電流スパイクは図２及び図
３に示す遷移中に生ずる。負荷電流スパイクはＰＭＯＳ
トランジスタＭ１またはＮＭＯＳトランジスタＭ２を通
って容量負荷に流れ込む電流を表す。交差電流が存在し
なければ、電流スパイク４１、４３は無くされる。第２
の電流スパイク４２の振幅は第１の電流スパイク４０の
振幅より僅かに大きくて、高から低への遷移中に出力段
がわずかに大きい交差電流が生ずることを示す。しか
し、本発明の回路設計がそのような条件を実効的に最小
にする。
【００２６】ＣＭＯＳドライバ回路１０は中間電圧変換
段１６における交差電流を最小にすることにも注目され
たい。したがって、この回路は出力段１２と中間電圧変
換段１６の両方における交差電流を実効的に解消し、ま
たは十分に減少する。
段１６における交差電流を最小にすることにも注目され
たい。したがって、この回路は出力段１２と中間電圧変
換段１６の両方における交差電流を実効的に解消し、ま
たは十分に減少する。
【００２７】図５は、本発明の第２の実施の形態による
低−高電圧ＣＭＯＳドライバ回路５０を示す。ＣＭＯＳ
ドライバ回路５０は出力段１２と、中間電圧変換段１６
と、入力段５２とを示す。ＣＭＯＳドライバ回路５０
は、入力段５２が、第１のＮＡＮＤゲート５６と第２の
ＮＡＮＤゲート５８を有する交差結合されたＮＡＮＤゲ
ート・ラッチ５４を含んでいる点が、図１に示すＣＭＯ
Ｓドライバ回路１０とは異なる。入力段５２は、ＮＡＮ
Ｄゲート・ラッチ５４の前端部にインバータ６０、６２
を、およびＮＡＮＤゲート・ラッチの後端部にインバー
タ６４、６６を含む。この構造によれば、入力段５２は
３種類の制御信号Ａ、Ｂ、Ｃを出力する。
低−高電圧ＣＭＯＳドライバ回路５０を示す。ＣＭＯＳ
ドライバ回路５０は出力段１２と、中間電圧変換段１６
と、入力段５２とを示す。ＣＭＯＳドライバ回路５０
は、入力段５２が、第１のＮＡＮＤゲート５６と第２の
ＮＡＮＤゲート５８を有する交差結合されたＮＡＮＤゲ
ート・ラッチ５４を含んでいる点が、図１に示すＣＭＯ
Ｓドライバ回路１０とは異なる。入力段５２は、ＮＡＮ
Ｄゲート・ラッチ５４の前端部にインバータ６０、６２
を、およびＮＡＮＤゲート・ラッチの後端部にインバー
タ６４、６６を含む。この構造によれば、入力段５２は
３種類の制御信号Ａ、Ｂ、Ｃを出力する。
【００２８】図５のドライバ回路５２のＮＡＮＤゲート
・ラッチ５２は中間電圧変換段１６と出力段１２におけ
る交差電流を大幅に減少するが、図１のドライバ回路１
０におけるＮＯＲゲート・ラッチと同じほどは減少しな
い。したがって、図５の実施の形態は図１の実施の形態
よりは僅かに好ましくない。
・ラッチ５２は中間電圧変換段１６と出力段１２におけ
る交差電流を大幅に減少するが、図１のドライバ回路１
０におけるＮＯＲゲート・ラッチと同じほどは減少しな
い。したがって、図５の実施の形態は図１の実施の形態
よりは僅かに好ましくない。
【００２９】図６は本発明の第３の実施の形態による低
−高電圧ＣＭＯＳドライバ回路７０を示す。ＣＭＯＳド
ライバ回路７０は、中間電圧変換段と出力段が組合わさ
れている点が、図１および図５に示すドライバ回路と異
なる。すなわち、同じＰＭＯＳトランジスタＭ１が、出
力段における出力トランジスタおよび中間電圧変換段に
おける交差結合されたトランジスタの１つとして機能す
る。また、ＮＭＯＳトランジスタＭ２は、出力段中の出
力トランジスタ、および中間電圧変換段のための制御ト
ランジスタとしての二重の機能を有する。
−高電圧ＣＭＯＳドライバ回路７０を示す。ＣＭＯＳド
ライバ回路７０は、中間電圧変換段と出力段が組合わさ
れている点が、図１および図５に示すドライバ回路と異
なる。すなわち、同じＰＭＯＳトランジスタＭ１が、出
力段における出力トランジスタおよび中間電圧変換段に
おける交差結合されたトランジスタの１つとして機能す
る。また、ＮＭＯＳトランジスタＭ２は、出力段中の出
力トランジスタ、および中間電圧変換段のための制御ト
ランジスタとしての二重の機能を有する。
【００３０】更に詳しくいえば、ＣＭＯＳドライバ回路
７０はドライバ入力端７２と、ドライバ出力端７４と、
出力段７６と、入力段７８と、中間電圧変換段８０とを
含む。第１のＰＭＯＳトランジスタＭ１のソース−ドレ
イン経路がＶｃｃｐとドライバ出力端７４の間に結合さ
れる。ＰＭＯＳトランジスタＭ１のゲートは第１のノー
ド８２を構成する。第１のＮＭＯＳトランジスタＭ２の
ソース−ドレイン経路がドライバ出力端７４とアースの
間に結合される。ＮＭＯＳトランジスタＭ２のゲートが
入力段７８に結合される。第２のＰＭＯＳトランジスタ
Ｍ３のソース−ドレイン経路がＶｃｃｐと第１のノード
８２の間に結合される。第２のＮＭＯＳトランジスタＭ
４のソース−ドレイン経路が第１のノード８２とアース
の間に結合される。
７０はドライバ入力端７２と、ドライバ出力端７４と、
出力段７６と、入力段７８と、中間電圧変換段８０とを
含む。第１のＰＭＯＳトランジスタＭ１のソース−ドレ
イン経路がＶｃｃｐとドライバ出力端７４の間に結合さ
れる。ＰＭＯＳトランジスタＭ１のゲートは第１のノー
ド８２を構成する。第１のＮＭＯＳトランジスタＭ２の
ソース−ドレイン経路がドライバ出力端７４とアースの
間に結合される。ＮＭＯＳトランジスタＭ２のゲートが
入力段７８に結合される。第２のＰＭＯＳトランジスタ
Ｍ３のソース−ドレイン経路がＶｃｃｐと第１のノード
８２の間に結合される。第２のＮＭＯＳトランジスタＭ
４のソース−ドレイン経路が第１のノード８２とアース
の間に結合される。
【００３１】ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２は出力段７６を構成する。また、トランジ
スタＭ１〜Ｍ４は中間電圧変換段８０を構成する。した
がって、トランジスタＭ１とＭ２はこの回路において二
重の役割を演ずる。
ンジスタＭ２は出力段７６を構成する。また、トランジ
スタＭ１〜Ｍ４は中間電圧変換段８０を構成する。した
がって、トランジスタＭ１とＭ２はこの回路において二
重の役割を演ずる。
【００３２】入力段７８は相互に排他的な信号Ｄ、Ｅを
発生する。それらの信号はＮＭＯＳトランジスタＭ２と
Ｍ４にそれぞれ加えられてそれらのトランジスタを動作
させる。入力段７８は、ドライバ入力端７２と第２のノ
ード８６の間に結合されている第１のインバータ８４
と、第２のノード８６とＮＭＯＳトランジスタＭ２のゲ
ートの間に結合されされている第２のインバータ８８と
を有する。第２のノード８６はＮＭＯＳトランジスタＭ
４のゲートに結合される。
発生する。それらの信号はＮＭＯＳトランジスタＭ２と
Ｍ４にそれぞれ加えられてそれらのトランジスタを動作
させる。入力段７８は、ドライバ入力端７２と第２のノ
ード８６の間に結合されている第１のインバータ８４
と、第２のノード８６とＮＭＯＳトランジスタＭ２のゲ
ートの間に結合されされている第２のインバータ８８と
を有する。第２のノード８６はＮＭＯＳトランジスタＭ
４のゲートに結合される。
【００３３】図６に示す実施の形態においては、中間電
圧変換段８０は第３のＮＭＯＳトランジスタＭ５と第４
のＮＭＯＳトランジスタＭ６を有する。トランジスタＭ
５とＭ６のソース−ドレイン経路がＶｃｃと第１のノー
ド８２の間に直列接続される。第３のトランジスタＭ５
のゲートはドライバ入力端７２に結合され、第４のトラ
ンジスタＭ６のゲートがＶｃｃｐに結合される。トラン
ジスタＭ５、Ｍ６は、交差結合されたＰＭＯＳトランジ
スタＭ１とＭ３との切替を容易にするために、図１を参
照して先に説明したのに類似するやり方で、ノード８２
を予充電するように動作する。
圧変換段８０は第３のＮＭＯＳトランジスタＭ５と第４
のＮＭＯＳトランジスタＭ６を有する。トランジスタＭ
５とＭ６のソース−ドレイン経路がＶｃｃと第１のノー
ド８２の間に直列接続される。第３のトランジスタＭ５
のゲートはドライバ入力端７２に結合され、第４のトラ
ンジスタＭ６のゲートがＶｃｃｐに結合される。トラン
ジスタＭ５、Ｍ６は、交差結合されたＰＭＯＳトランジ
スタＭ１とＭ３との切替を容易にするために、図１を参
照して先に説明したのに類似するやり方で、ノード８２
を予充電するように動作する。
【００３４】図７は本発明の第４の実施の形態による低
−高電圧ＣＭＯＳドライバ回路９０を示す。ＣＭＯＳド
ライバ回路９０は図６のドライバ回路７０に類似する
が、中間電圧変換段９２と入力段の構造が僅かに異な
る。この回路と図６に示す回路の異なる点についてのみ
以下に詳しく説明する。
−高電圧ＣＭＯＳドライバ回路９０を示す。ＣＭＯＳド
ライバ回路９０は図６のドライバ回路７０に類似する
が、中間電圧変換段９２と入力段の構造が僅かに異な
る。この回路と図６に示す回路の異なる点についてのみ
以下に詳しく説明する。
【００３５】中間電圧変換段９２は第５のＮＭＯＳトラ
ンジスタＭ７と、第６のＮＭＯＳトランジスタＭ８を含
む。トランジスタＭ７とＭ８のソース−ドレイン経路が
Ｖｃｃとドライバ出力端７４の間に直列接続される。第
５のトランジスタＭ７のゲートはトランジスタＭ４のゲ
ートとノード８６に結合される。第６のトランジスタＭ
８のゲートはＶｃｃｐに結合される。トランジスタＭ７
とＭ８は、ドライバ出力ノード７４の電圧を予めＶｃｃ
にしておくことによって、中間電圧変換段９２の交差結
合されたＰＭＯＳトランジスタを予充電するように機能
する。
ンジスタＭ７と、第６のＮＭＯＳトランジスタＭ８を含
む。トランジスタＭ７とＭ８のソース−ドレイン経路が
Ｖｃｃとドライバ出力端７４の間に直列接続される。第
５のトランジスタＭ７のゲートはトランジスタＭ４のゲ
ートとノード８６に結合される。第６のトランジスタＭ
８のゲートはＶｃｃｐに結合される。トランジスタＭ７
とＭ８は、ドライバ出力ノード７４の電圧を予めＶｃｃ
にしておくことによって、中間電圧変換段９２の交差結
合されたＰＭＯＳトランジスタを予充電するように機能
する。
【００３６】入力段９４はＮＯＲゲート９６とインバー
タ８８を有する。ＮＯＲゲートはドライバ入力端７２と
第２のノードＮＯＲインダクタンスに結合される。ＮＯ
Ｒゲート９６の第２の入力端が第２の制御信号ＣＳＧを
受けるために結合される。
タ８８を有する。ＮＯＲゲートはドライバ入力端７２と
第２のノードＮＯＲインダクタンスに結合される。ＮＯ
Ｒゲート９６の第２の入力端が第２の制御信号ＣＳＧを
受けるために結合される。
【００３７】本発明の高速低−高電圧ＣＭＯＳドライバ
回路は、出力段が独立制御信号によって駆動され、それ
らの制御信号が、動作していないトランジスタをターン
「オン」する前に、動作しているトランジスタをターン
「オフ」する点で、従来の出力ドライバ回路より優れて
いる。このようにして、出力段内の交差電流が最小にさ
れ、または無くされる。したがって、この回路は信号の
振幅が振れている間に、交差電流を避けることによって
電力を節約する。
回路は、出力段が独立制御信号によって駆動され、それ
らの制御信号が、動作していないトランジスタをターン
「オン」する前に、動作しているトランジスタをターン
「オフ」する点で、従来の出力ドライバ回路より優れて
いる。このようにして、出力段内の交差電流が最小にさ
れ、または無くされる。したがって、この回路は信号の
振幅が振れている間に、交差電流を避けることによって
電力を節約する。
【図１】ＣＭＯＳ出力段と、入力段と、中間電圧変換段
とを有する、本発明の第１の好適な実施の形態の低−高
ＣＭＯＳドライバ回路の回路図である。
とを有する、本発明の第１の好適な実施の形態の低−高
ＣＭＯＳドライバ回路の回路図である。
【図２】図１のＣＭＯＳドライバ回路のＣＭＯＳ出力段
への信号入力、またはそれからの信号出力を示すタイミ
ング図である。
への信号入力、またはそれからの信号出力を示すタイミ
ング図である。
【図３】入力段によって発生され、図１のＣＭＯＳドラ
イバ回路の中間電圧変換段を制御するために使用される
信号のタイミング図である。
イバ回路の中間電圧変換段を制御するために使用される
信号のタイミング図である。
【図４】図１のＣＭＯＳドライバ回路の低電圧出力と高
電圧出力との間の遷移中に発生された電流スパイクを示
す。
電圧出力との間の遷移中に発生された電流スパイクを示
す。
【図５】本発明の第２の好適な実施の形態の低−高ＣＭ
ＯＳドライバ回路の回路図である。
ＯＳドライバ回路の回路図である。
【図６】本発明の第３の好適な実施の形態の低−高ＣＭ
ＯＳドライバ回路の回路図である。
ＯＳドライバ回路の回路図である。
【図７】本発明の第４の好適な実施の形態の低−高ＣＭ
ＯＳドライバ回路の回路図である。
ＯＳドライバ回路の回路図である。
１０，５０，７０，９０ 低−高ＣＭＯＳドライバ回路 １２，７６ ＣＭＯＳ出力段 １４，５２，７８，９４ 入力段 １６，８０，９２ 中間電圧変換段 ２２，５４ ラッチ ６０，６４，６６，８４，８８ インバータ
フロントページの続き (72)発明者 ウイリアム、ケイ．ウォラー アメリカ合衆国アイダホ州、ボイーズ、マ ウンテン、ビュー、ドライブ、3736
Claims (17)
- 【請求項１】第１の電圧レベルと第２の電圧レベルの間
に結合されるＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタを有し、第１の電圧レベルと第２の電圧レベル
の間で振れる出力信号を提供するＣＭＯＳ出力段と、 第１の電圧レベルと、第２の電圧レベルより低い第３の
電圧レベルとの間で振れる入力信号を受けるために結合
され、入力信号を基にして少なくとも第１の独立制御信
号と第２の独立制御信号を発生する入力段と、 入力段と出力段の間に結合され、入力段から第２の制御
信号を受け、第２の制御信号を用いて第２の電圧レベル
の起動信号を発生する中間電圧変換段と、を備え、第１
の制御信号はＣＭＯＳ出力段の１つのトランジスタを起
動し、 起動信号は、入力段がＣＭＯＳ出力段の１つのトランジ
スタを起動する時刻とは異なる時刻にＣＭＯＳ出力段の
他のトランジスタを起動することによって、ＣＭＯＳ出
力段における交差電流を最小にする容量負荷を駆動する
ＣＭＯＳドライバ回路。 - 【請求項２】入力段はＣＭＯＳ出力段中のＮＭＯＳトラ
ンジスタを起動するために結合され、 中間電圧変換段はＣＭＯＳ出力段中のＰＭＯＳトランジ
スタを起動するために結合される請求項１記載のＣＭＯ
Ｓドライバ回路。 - 【請求項３】入力段は第１の制御信号と第２の制御信号
を発生するラッチを含む請求項１記載のＣＭＯＳドライ
バ回路。 - 【請求項４】入力段は第１の制御信号と第２の制御信号
を発生する交差結合されるＮＯＲゲート・ラッチを含む
請求項１記載のＣＭＯＳドライバ回路。 - 【請求項５】入力段は第１の制御信号と第２の制御信号
を発生する交差結合されるＮＡＮＤゲート・ラッチを含
む請求項１記載のＣＭＯＳドライバ回路。 - 【請求項６】入力段は、第１の制御信号と第２の制御信
号を発生する直列接続されたインバータを含む請求項１
記載のＣＭＯＳドライバ回路。 - 【請求項７】入力段は第３の制御信号を発生し、 中間電圧変換段は、入力段からの第２の制御信号および
第３の制御信号によって制御されて動作できる交差結合
される一対のトランジスタを含む請求項１記載のＣＭＯ
Ｓドライバ回路。 - 【請求項８】中間電圧変換段は、 逆に関連させられた出力状態を有する交差結合される一
対のトランジスタと、 交差結合される一対のトランジスタに結合されて出力状
態を切替える第１の制御トランジスタおよび第２の制御
トランジスタと、 交差結合される一対のトランジスタを予充電して、出力
状態の間の切替中の遷移を容易にするための予充電手段
と、を備える請求項１記載のＣＭＯＳドライバ回路。 - 【請求項９】中間電圧変換段は交差結合される一対のト
ランジスタを含み、中間電圧変換段はＣＭＯＳ出力段内
のＰＭＯＳトランジスタを起動するために結合される請
求項１記載のＣＭＯＳドライバ回路。 - 【請求項１０】ＣＭＯＳ出力段内のＰＭＯＳトランジス
タは交差結合される一対のトランジスタ中のトランジス
タの１つである請求項９記載のＣＭＯＳドライバ回路。 - 【請求項１１】容量負荷を駆動するための低−高電圧Ｃ
ＭＯＳドライバ回路であって、このＣＭＯＳドライバ回
路は、Ｖｃｃとアースとの間で振れる低電圧入力信号
を、Ｖｃｃより高いＶｃｃｐとアースとの間で振れる高
電出力信号へ変換するものである、容量負荷を駆動する
ための低−高電圧ＣＭＯＳドライバ回路において、 低電圧入力信号を受けるドライバ入力端と、 高電圧出力信号を出力するドライバ出力端と、 ゲートおよびＶｃｃｐとドライバ出力端との間に結合さ
れるソース−ドレイン経路を有するＰＭＯＳトランジス
タと、ゲートおよびドライバ出力端とアースとの間に結
合されるソース−ドレイン経路を有するＮＭＯＳトラン
ジスタとを有するＣＭＯＳ出力段と、 ドライバ入力端に結合され、出力段中のＮＭＯＳトラン
ジスタのゲートに接続されている第１の出力端と、第２
の出力端と、第３の出力端とを有し、３種類の出力を発
生し、それらの出力を３つの出力端を介して出力する入
力段と、 入力段と出力段の間に結合される中間電圧変換段と、 入力段の第３の出力端に結合されるゲートと、第１のノ
ードとアースの間に結合されるソース−ドレイン経路と
を有する第１のＮＭＯＳ制御トランジスタと、 入力段の第２の出力端に結合されるゲートと、出力ノー
ドとアースの間に結合されるソース−ドレイン経路とを
有する第２のＮＭＯＳ制御トランジスタと、を備え、中
間電圧変換段は、 交差結合される第１および第２の一対のＰＭＯＳトラン
ジスタを備え、第１のＰＭＯＳトランジスタはゲート
と、Ｖｃｃｐと第１のノードの間に結合されるソース−
ドレインとを有し、第２のＰＭＯＳトランジスタはゲー
トと、Ｖｃｃｐと出力ノードの間に結合されるソース−
ドレインとを有し、第２のＰＭＯＳトランジスタのゲー
トは第１のノードに結合され、第１のＰＭＯＳトランジ
スタのゲートは出力ノードに結合されて、交差結合され
るＰＭＯＳトランジスタ構造を形成し、出力ノードは出
力段中のＰＭＯＳトランジスタのゲートに結合される、
容量負荷を駆動するための低−高電圧ＣＭＯＳドライバ
回路。 - 【請求項１２】第２のＮＭＯＳ制御トランジスタに結合
されるゲートおよびＶｃｃと第１のノードの間に結合さ
れるソース−ドレイン経路を有する第１のＮＭＯＳトラ
ンジスタと、 第１のＮＭＯＳ制御トランジスタに結合されるゲートお
よびＶｃｃと出力ノードの間に結合されるソース−ドレ
イン経路を有する第２のＮＭＯＳトランジスタと、を更
に備える請求項１１記載の低−高電圧ＣＭＯＳドライバ
回路。 - 【請求項１３】容量負荷を駆動するための低−高電圧Ｃ
ＭＯＳドライバ回路であって、このＣＭＯＳドライバ回
路は、Ｖｃｃとアースとの間で振れる低電圧入力信号
を、Ｖｃｃより高いＶｃｃｐとアースとの間で振れる高
電出力信号へ変換するものである、容量負荷を駆動する
ための低−高電圧ＣＭＯＳドライバ回路において、 低電圧入力信号を受けるドライバ入力端と、 高電圧出力信号を出力するドライバ出力端と、 第１のノードを構成するゲートと、Ｖｃｃｐとドライバ
出力端の間に結合されるソース−ドレイン経路とを有す
る第１のＰＭＯＳトランジスタと、 ゲートと、ドライバ出力端とアースの間に結合されるソ
ース−ドレイン経路とを有する第１のＮＭＯＳトランジ
スタと、 ドライバ出力端に結合されるゲートと、Ｖｃｃｐと第１
のノードの間に結合されるソース−ドレイン経路とを有
する第２のＰＭＯＳトランジスタと、 ゲートと、第１のノードとアースの間に結合されるソー
ス−ドレイン経路とを有する第２のＮＭＯＳトランジス
タと、 ドライバの入力端に結合され、相互に排他的な２つの信
号を発生し、それらの信号を第１の出力端および第２の
出力端に出力する入力段と、を備え、入力段の第１の出
力端と第２の出力端が第１のＮＭＯＳトランジスタのゲ
ートおよび第２のＮＭＯＳのゲートにそれぞれ結合され
る、容量負荷を駆動するための低−高電圧ＣＭＯＳドラ
イバ回路。 - 【請求項１４】入力段は、 ドライバ入力端と、第２のＮＭＯＳトランジスタのゲー
トに結合されている第２のノードの間に結合される第１
のインバータと、 第２のノードと第１のＮＭＯＳトランジスタのゲートの
間に結合される第２のインバータと、を含む請求項１３
記載の低−高電圧ＣＭＯＳドライバ回路。 - 【請求項１５】入力段は、 ドライバ入力端と、第２のＮＭＯＳトランジスタのゲー
トに結合されている第２のノードの間のＮＯＲゲート
と、 第２のノードと第１のＮＭＯＳトランジスタのゲートの
間に結合されるインバータと、を含む請求項１３記載の
低−高電圧ＣＭＯＳドライバ回路。 - 【請求項１６】それぞれのゲートと、Ｖｃｃと第１のノ
ードの間に直列結合されるソース−ドレイン経路とを有
する第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳ
トランジスタ、を更に備え、第３のＮＭＯＳトランジス
タのゲートはドライバ入力端に結合され、第４のＮＭＯ
ＳトランジスタのゲートはＶｃｃに結合される請求項１
３記載の低−高電圧ＣＭＯＳドライバ回路。 - 【請求項１７】それぞれのゲートと、Ｖｃｃと第１のノ
ードの間に直列結合されるソース−ドレイン経路とを有
する第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳ
トランジスタと、 それぞれのゲートと、Ｖｃｃとドライバ出力端の間に直
列結合されるソース−ドレイン経路とを有する第５のＮ
ＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタ
と、を更に備え、第３のＮＭＯＳトランジスタのゲート
はドライバ入力端に結合され、第４のＮＭＯＳトランジ
スタのゲートはＶｃｃｐに結合され、 第５のＮＭＯＳトランジスタのゲートは入力段の第１の
出力端に結合され、第６のＮＭＯＳトランジスタのゲー
トはＶｃｃｐに結合される請求項１３記載の低−高電圧
ＣＭＯＳドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27791794A | 1994-07-20 | 1994-07-20 | |
| US277917 | 1994-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111637A true JPH08111637A (ja) | 1996-04-30 |
Family
ID=23062933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180017A Pending JPH08111637A (ja) | 1994-07-20 | 1995-07-17 | 容量負荷を駆動するｃｍｏｓドライバ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5670905A (ja) |
| JP (1) | JPH08111637A (ja) |
| KR (1) | KR100226177B1 (ja) |
| DE (1) | DE19526564C2 (ja) |
| GB (1) | GB2291549B (ja) |
| TW (1) | TW265489B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0862127B1 (en) | 1994-01-19 | 2002-09-04 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit |
| US6147511A (en) * | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| US5952847A (en) * | 1996-06-25 | 1999-09-14 | Actel Corporation | Multiple logic family compatible output driver |
| JP3705880B2 (ja) * | 1996-11-28 | 2005-10-12 | 富士通株式会社 | レベルコンバータ及び半導体装置 |
| FR2763735B1 (fr) * | 1997-05-22 | 1999-08-13 | Sgs Thomson Microelectronics | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
| US6072342A (en) * | 1997-08-11 | 2000-06-06 | Intel Corporation | Timed one-shot active termination device |
| KR100266633B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 레벨 쉬프터 회로 |
| JP3037236B2 (ja) * | 1997-11-13 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | レベルシフタ回路 |
| JP4337995B2 (ja) * | 1999-03-08 | 2009-09-30 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路およびそれを用いたチャージポンプ昇圧回路 |
| US6731151B1 (en) * | 1999-09-30 | 2004-05-04 | Interuniversitar Micro-Elektronica Centrum (Imec Vzw) | Method and apparatus for level shifting |
| US6388499B1 (en) | 2001-01-19 | 2002-05-14 | Integrated Device Technology, Inc. | Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology |
| US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
| JP3928938B2 (ja) * | 2002-05-28 | 2007-06-13 | シャープ株式会社 | 電圧変換回路および半導体装置 |
| US7378867B1 (en) * | 2002-06-04 | 2008-05-27 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
| US6891394B1 (en) * | 2002-06-04 | 2005-05-10 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
| KR100449950B1 (ko) * | 2002-07-19 | 2004-09-30 | 주식회사 하이닉스반도체 | 부하구동력 가변형 증폭회로 |
| US6765427B1 (en) | 2002-08-08 | 2004-07-20 | Actel Corporation | Method and apparatus for bootstrapping a programmable antifuse circuit |
| US6809960B2 (en) * | 2002-08-26 | 2004-10-26 | Micron Technology, Inc. | High speed low voltage driver |
| US6650156B1 (en) | 2002-08-29 | 2003-11-18 | Integrated Device Technology, Inc. | Integrated circuit charge pumps having control circuits therein that inhibit parasitic charge injection from control signals |
| US7434080B1 (en) * | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
| US6750674B1 (en) | 2002-10-02 | 2004-06-15 | Actel Corporation | Carry chain for use between logic modules in a field programmable gate array |
| US7269814B1 (en) | 2002-10-08 | 2007-09-11 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
| US6885218B1 (en) | 2002-10-08 | 2005-04-26 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
| DE10249016B4 (de) * | 2002-10-21 | 2006-10-19 | Infineon Technologies Ag | Mehrpegeltreiberstufe |
| US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
| US6946871B1 (en) * | 2002-12-18 | 2005-09-20 | Actel Corporation | Multi-level routing architecture in a field programmable gate array having transmitters and receivers |
| US6891396B1 (en) | 2002-12-27 | 2005-05-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
| US7385420B1 (en) | 2002-12-27 | 2008-06-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
| US6838902B1 (en) | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
| US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
| US7375553B1 (en) | 2003-05-28 | 2008-05-20 | Actel Corporation | Clock tree network in a field programmable gate array |
| US6867615B1 (en) | 2003-05-30 | 2005-03-15 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
| US7385419B1 (en) | 2003-05-30 | 2008-06-10 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
| US20100156498A1 (en) * | 2008-12-18 | 2010-06-24 | Texas Instruments Incorporated | Level shifter |
| US7759977B1 (en) * | 2009-06-08 | 2010-07-20 | Mediatek Inc. | Buffering circuit |
| US20100321083A1 (en) * | 2009-06-22 | 2010-12-23 | International Business Machines Corporation | Voltage Level Translating Circuit |
| JP2013021498A (ja) * | 2011-07-11 | 2013-01-31 | Toshiba Corp | Ｃｍｏｓ論理集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202917A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electric Ind Co Ltd | スイッチング制御装置 |
| JP4091427B2 (ja) * | 2000-11-24 | 2008-05-28 | ソフラディム・プロダクション | プロテーゼを固定するための固定器ならびにこの固定器を送出するためのデバイス |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
| JPS6269719A (ja) * | 1985-09-24 | 1987-03-31 | Toshiba Corp | レベル変換論理回路 |
| US4695744A (en) * | 1985-12-16 | 1987-09-22 | Rca Corporation | Level shift circuit including source follower output |
| DE3708499A1 (de) * | 1987-03-16 | 1988-10-20 | Sgs Halbleiterbauelemente Gmbh | Digitale gegentakt-treiberschaltung |
| JPS6485416A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Level shift circuit |
| JPH01152817A (ja) * | 1987-12-09 | 1989-06-15 | Mitsubishi Electric Corp | レベルシフト回路 |
| JPH01273417A (ja) * | 1988-04-26 | 1989-11-01 | Citizen Watch Co Ltd | レベルシフト装置 |
| US4868415A (en) * | 1988-05-16 | 1989-09-19 | Motorola, Inc. | Voltage level conversion circuit |
| US5198747A (en) * | 1990-05-02 | 1993-03-30 | Texas Instruments Incorporated | Liquid crystal display driver and driver method |
| US5144162A (en) * | 1990-07-13 | 1992-09-01 | Texas Instruments Incorporated | High speed signal driving scheme |
| JPH0481120A (ja) * | 1990-07-23 | 1992-03-13 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓレベルシフト回路 |
| JPH04144420A (ja) * | 1990-10-05 | 1992-05-18 | Nec Eng Ltd | Ｃｍｏｓ／ｔｔｌ変換回路 |
| JPH04277920A (ja) * | 1991-03-06 | 1992-10-02 | Nec Corp | レベルシフト回路 |
| JPH04343520A (ja) * | 1991-05-21 | 1992-11-30 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2915625B2 (ja) * | 1991-06-26 | 1999-07-05 | 株式会社沖マイクロデザイン宮崎 | データ出力回路 |
| JP3055230B2 (ja) * | 1991-06-29 | 2000-06-26 | 日本電気株式会社 | レベルシフタ回路 |
| US5136190A (en) * | 1991-08-07 | 1992-08-04 | Micron Technology, Inc. | CMOS voltage level translator circuit |
| US5153451A (en) * | 1991-08-19 | 1992-10-06 | Motorola, Inc. | Fail safe level shifter |
| US5204562A (en) * | 1991-11-29 | 1993-04-20 | Motorola, Inc. | Turn off delay reduction circuit and method |
| JP3087413B2 (ja) * | 1992-02-03 | 2000-09-11 | 日本電気株式会社 | アナログ・ディジタル混在マスタ |
| US5345121A (en) * | 1992-02-27 | 1994-09-06 | Fujitsu Limited | Differential amplification circuit |
| US5399915A (en) * | 1992-03-23 | 1995-03-21 | Nec Corporation | Drive circuit including two level-shift circuits |
| US5214317A (en) * | 1992-05-04 | 1993-05-25 | National Semiconductor Corporation | CMOS to ECL translator with incorporated latch |
| FR2691307A1 (fr) * | 1992-05-18 | 1993-11-19 | Lausanne Ecole Polytechnique F | Circuit intermédiaire entre un circuit logique à basse tension et un étage de sortie à haute tension réalisés dans une technologie CMOS standard. |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| US5321324A (en) * | 1993-01-28 | 1994-06-14 | United Memories, Inc. | Low-to-high voltage translator with latch-up immunity |
| US5355032A (en) * | 1993-03-24 | 1994-10-11 | Sun Microsystems, Inc. | TTL to CMOS translator circuit and method |
| DE69406857T2 (de) * | 1993-06-30 | 1998-05-20 | Philips Electronics Nv | Schnittstellenschaltung und diese Schaltung enthaltende Spannungserhöhungsschaltung |
| US5408147A (en) * | 1993-09-07 | 1995-04-18 | National Semiconductor Corporation | VCC translator circuit |
| US5455528A (en) * | 1993-11-15 | 1995-10-03 | Intergraph Corporation | CMOS circuit for implementing Boolean functions |
-
1995
- 1995-06-05 TW TW084105617A patent/TW265489B/zh not_active IP Right Cessation
- 1995-06-22 GB GB9512779A patent/GB2291549B/en not_active Expired - Fee Related
- 1995-06-30 KR KR1019950018427A patent/KR100226177B1/ko active IP Right Grant
- 1995-07-17 JP JP7180017A patent/JPH08111637A/ja active Pending
- 1995-07-20 DE DE19526564A patent/DE19526564C2/de not_active Expired - Fee Related
-
1996
- 1996-11-13 US US08/749,899 patent/US5670905A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202917A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electric Ind Co Ltd | スイッチング制御装置 |
| JP4091427B2 (ja) * | 2000-11-24 | 2008-05-28 | ソフラディム・プロダクション | プロテーゼを固定するための固定器ならびにこの固定器を送出するためのデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19526564C2 (de) | 2001-06-28 |
| KR100226177B1 (ko) | 1999-10-15 |
| GB9512779D0 (en) | 1995-08-23 |
| TW265489B (en) | 1995-12-11 |
| KR960006285A (ko) | 1996-02-23 |
| US5670905A (en) | 1997-09-23 |
| GB2291549A (en) | 1996-01-24 |
| GB2291549B (en) | 1999-03-10 |
| DE19526564A1 (de) | 1996-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08111637A (ja) | 容量負荷を駆動するｃｍｏｓドライバ回路 | |
| US5883538A (en) | Low-to-high voltage CMOS driver circuit for driving capacitive loads | |
| US7564263B2 (en) | High-speed logic signal level shifter | |
| JP5106186B2 (ja) | ドライバ回路 | |
| US8085067B1 (en) | Differential-to-single ended signal converter circuit and method | |
| JPH07202650A (ja) | レベルシフタ回路 | |
| JPH09223956A (ja) | 低電力高速レベル・シフタ | |
| US7646233B2 (en) | Level shifting circuit having junction field effect transistors | |
| JP2001292563A5 (ja) | ||
| JPH11512572A (ja) | 共有された中間ノードを組込む出力バッファ | |
| JPH10163826A (ja) | Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路 | |
| US6462582B1 (en) | Clocked pass transistor and complementary pass transistor logic circuits | |
| JPH06204850A (ja) | レベルシフタ回路 | |
| JP2003017996A (ja) | レベルシフト回路 | |
| US6437604B1 (en) | Clocked differential cascode voltage switch with pass gate logic | |
| US8860461B2 (en) | Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method | |
| JPH0690163A (ja) | Ｃｍｏｓオフチップ・ドライバ回路 | |
| JP3600371B2 (ja) | ラッチ集積回路 | |
| JP3396448B2 (ja) | ドライバ回路 | |
| JPH07134896A (ja) | 半導体メモリ装置のバッファ回路 | |
| JPH08339690A (ja) | 半導体メモリ装置のレベルコンバータ | |
| US6476659B1 (en) | Voltage level shifter and phase splitter | |
| JP2672023B2 (ja) | 基板電圧発生回路 | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JP3098832B2 (ja) | 同期型ｅｃｌ−ｃｍｏｓ変換器 |