JP3600371B2

JP3600371B2 - ラッチ集積回路

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Publication number: JP3600371B2
Application number: JP13627396A
Authority: JP
Inventors: クリストファー・ピー・ミラー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-07
Filing date: 1996-05-30
Publication date: 2004-12-15
Anticipated expiration: 2016-05-30
Also published as: US5541881A; US5644536A; JPH098615A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般には、論理回路および集積回路（ＩＣ）に用いられるＲ−Ｓ（リセット，セット）ラッチ回路、特に、高容量性負荷を高速かつ効率的にラッチするデバイスに関する。
【０００２】
【従来の技術】
Ｒ−Ｓラッチ回路の動作は、技術上周知であり、“ＩｎｔｒｏｄｕｃｔｉｏｎｔｏＳｗｉｔｃｈｉｎｇＴｈｅｏｒｙａｎｄＬｏｇｉｃａｌＤｅｓｉｇｎ”，ＦｒｅｄｅｒｉｃｋＪ．ＨｉｌｌａｎｄＧｅｒａｌｄＲ．Ｐｅｔｅｒｓｏｎ，（２ｎｄＥｄ．，ＪｏｈｎＷｉｌｌｙ＆Ｓｏｎｓ，１９７４）に記載されている。一般に、ラッチ回路は、信号または信号の変化を検出し、信号が終了した後に出力を発生し続ける。出力は、異なる信号（例えば、変化信号）、または異なる信号の変化が回路によって検出されるまで、発生し続ける。ラッチ回路は、出力を記憶し、または出力を遅延させて、集積回路内の機能およびタイミングを制御する。
【０００３】
あるラッチ回路は、信号が比較的高いレベルから比較的低いレベルへ移るときのような、信号の変化を検出し、他のラッチ回路は、信号レベルを検出し、信号が所定の（例えば、特定の）レベルに達するときのみ動作する。一般に、信号の遷移を検出するラッチ回路（例えば、遷移信号検出ラッチ回路）は、信号レベルラッチ回路よりも複雑であるので、大形で低速である。しかし、遷移信号検出ラッチ回路は、異なる信号の変化を判別する能力の故に、信号レベルラッチ回路よりも、一般的には望ましい。
【０００４】
例えば、米国特許第４，８０６，７８６号明細書に示される従来のラッチ回路は、信号の遷移を検出し、２つの入力、すなわちセット信号とリセット信号を受信する。セット信号が遷移する（例えば、比較的低いレベルの信号から比較的高いレベルの信号へ変化する）と、特定の回路パスがイネーブルされ、ラッチ回路が高レベル信号を出力するようにする。ラッチ回路は、セット信号が低レベルに遷移して戻っても、高レベル信号を発生し続ける。ラッチ回路が、高レベルの出力信号を一旦発生すると、ラッチ回路はセット信号の働きを無視して、リセット信号のみを監視する。
【０００５】
リセット信号が遷移する（例えば高レベルから低レベルへ変化する）と、異なる回路パスがイネーブルされて、ラッチ回路に低レベルを出力させる。セット信号に従って、ラッチ回路は、リセット信号の働きとは無関係に、低レベル信号を出力し続ける。ラッチ回路が低レベル信号を出力しているとき、ラッチ回路は、セット信号のみを見て、リセット信号を無視する。上述したように、セット信号が遷移すると、ラッチ回路はその出力を変化させる。
【０００６】
他の従来のラッチ回路が、米国特許第４，８２５，１００号明細書に示されており、入力段と，ダブルゲート・ラッチ段と，出力段とを有するＲ−Ｓラッチ回路を開示している。入力段は、１対のソース結合トランジスタと，１対のアクティブ負荷と，バイアス電流源とを有している。入力段の出力は、ラッチ段および出力段に接続されている。ラッチ段は、１対のソース結合ダブルゲート・トランジスタを有し、適切なセットまたはリセット・パルスを受信するまで、出力が変化するのを防止するラッチ機構を与える。
【０００７】
前記米国特許第４，８２５，１００号では、ラッチ段の１対のゲートが、反転セット・リセット入力に接続されている。この追加のゲート対は、ＱおよびＱ出力が対称的に切換わるのを可能にし、したがって、ＱおよびＱ出力間の遅延を防止する。
【０００８】
従来の相補形金属酸化物半導体（ＣＭＯＳ）スタティック・ラッチ回路は、交差結合ゲートまたは交差結合インバータを備えている。このような回路は、非対称的な遅延および／または遷移時間を有している。このような回路が用いられて、大きな負荷（例えば、１０〜１００個あるいはそれ以上のゲートのような）を駆動するとき、これらの固有の問題が、特に高性能／最小遅延が重要なところでは、悪化する。バッファリングの追加の状態は、非対称についての問題を軽減するが、回路遅延を増大させるという犠牲を払っている。
【０００９】
本発明の主な目的は、大きな容量性負荷に対して高性能を与えることにある。逆に、前記米国特許第４，８０６，７８６号における主な目的は、サイズが小さく、デバイスの総数の小さいラッチ回路を提供することにある。また、米国特許第４，８２５，１００号のラッチ回路の目的は、対称的な出力トランジスタにある。大きな負荷を駆動する従来のラッチ回路については、これらラッチ回路は追加段を頼っているので、回路は多くのデバイスを有し、このことが回路を低速にしている。
【００１０】
【発明が解決しようとする課題】
従来のシステムの前述した問題を鑑み、本発明の目的は、高性能動作を可能にし、対称的な切換え／遅延特性を与え、および大きな負荷を駆動するのに適した遷移タイプのラッチ回路の構造を提供することにある。
【００１１】
本発明の他の目的は、従来のラッチ回路に比べて、入力に対して短い時間で応答する遷移タイプのラッチ回路の構造を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の目的を達成するために、ラッチ回路を備える本発明による構造が提供される。ラッチ回路は、第１ないし第８の複数のＦＥＴトランジスタ（３）−（１０）と、該第１のＰ型トランジスタ（５）のゲートに接続され、セット信号を受信するセット入力（１２）と、前記第２のＮ型トランジスタ（８）のゲートに接続され、リセット信号を受信するリセット入力（１３）と、前記セット入力）に接続された前記第３のＮ型トランジスタ（４）と、前記第１のトランジスタ（５）に直列接続された前記第４のＰ型トランジスタ（６）と、前記リセット入力（１３）に接続された前記第５のＮ型トランジスタ（３）と、前記第２のトランジスタ（８）に直列接続された前記第６のＮ型トランジスタ（７）と、前記セット入力（１２）及び前記リセット信号にそれぞれに応答して、ラッチ出力状態を一方から他方へ及び他方から一方へそれぞれ高速に切り換えるためのそれぞれインバータ及びＰ型ＦＥＴの組及びインバータ及びＮ型ＦＥＴから成る第１及び第２高速駆動パスと、出力手段（１１）と前記第４のＰ型トランジスタ（６）と前記第６のＮ型トランジスタ（７）に接続されたノード（１）と、駆動能力の小さいインバータ（１５）と前記出力手段（１１）と前記ノード（１）と前記第４のトランジスタ（６）よりなる第１のフィードバック・ループと、前記インバータ（１５）と前記出力手段と前記ノード（１）と前記第６のトランジスタ（７）とよりなる第２のフィードバック・ループとを有している。第１のフィードバック・ループは、第１の信号を連続して出力し、第２のフィードバック・ループは、第２の信号を連続して出力する。第１のトランジスタは、第２のフィードバック・ループが第２の信号を出力し、セット信号が第１の状態から第２の状態に変わるときに、第１のフィードバック・ループをイネーブルし、第２のフィードバック・ループをディスエーブルする。第２のトランジスタは、第１のフィードバック・ループが第１の信号を出力し、リセット信号が第２の状態から第１の状態に変わるときに、第２のフィードバック・ループをイネーブルし、第１のフィードバック・ループをディスエーブルする。
【００１３】
本発明のこの構造により、高性能動作を可能にし、対称的な切換え／遅延特性と、大負荷を駆動する適応性とを与える、遷移タイプのラッチ回路が提供される。さらに、本発明による遷移タイプのラッチ回路は、従来のラッチ回路に比べて、かなり短い時間で応答する。したがって、本発明は、高速、高容量性負荷、小レイアウト領域のラッチ回路を提供する。
【００１４】
本発明の他の利点は、出力状態を切換えるためのデバイスが、出力状態を保持するのに用いられるデバイスから分離されることである。これらデバイスの分離は、一時的にのみターンオンする大形デバイスの使用により、出力を特定の状態に切換えることを可能にする。大形デバイスは切り離され（ｓｈｕｔｏｆｆ）、逆状態への出力の切換を、阻止しない。出力状態を保持するために用いられるデバイスは、駆動能力について寸法設定されず、したがって出力の切換えを阻止しない。これは、１００個以上のゲートを有する大きな容量性負荷を切換えるとき、特に事実となりうる。
【００１５】
本発明の他の利点は、セット／リセット・ラッチ論理を有する入力組合せ論理の組合せである。
【００１６】
【発明の実施の形態】
図面、特に図１には、本発明の好適な実施例を示している。この実施例では、駆動トランジスタとスイッチ・フィードバックのダイナミックな切換えが実行され、対称的な切換／遅延特性および高速動作を与える。
【００１７】
本発明のラッチ回路２０は、セット信号Ｓを受信するセット入力１２と、リセット信号Ｒを受信するリセット入力１３とを有している。
【００１８】
セット入力１２は、ノード１４を経て、トランジスタ４のゲートと、トランジスタ５のゲートとに接続されている。リセット入力１３は、ノード１６を経て、トランジスタ８のゲートと、トランジスタ３のゲートとに接続されている。
【００１９】
トランジスタ３のソースは、電圧源に接続され、ゲートはノード１６を経てリセット入力１３に接続され、ドレインはノード１９および１を経てインバータ１５に接続されている。ノード１とノード１９は、同じであり、したがって以降、ノード１と言うものとする。
【００２０】
トランジスタ４のソースは接地され、ゲートはノード１４を経てセット入力１２に接続され、ドレインはノード１を経てインバータ１５に接続されている。
【００２１】
トランジスタ５のソースは、電圧源に接続され、ゲートはセット入力１２に接続され、ドレインはトランジスタ６のソースに接続されている。トランジスタ８のソースは接地され、ゲートはリセット入力１３に接続され、ドレインはトランジスタ７のソースに接続されている。
【００２２】
インバータ１５は、ノイズ・マージンのために出力信号Ｑを保持することができ、他方、インバータ１７およびインバータ１８は、切換え電力を与える。さらに、駆動パスは、高性能および対称的応答について、容易にスケールされ、最適化される。
【００２３】
インバータ１８（好ましくは比率型インバータ−ｒａｔｉｏｅｄｉｎｖｅｒｔｅｒ）の入力は、ノード１４に接続され、インバータ１８の出力は、トランジスタ１０のゲートに接続されている。インバータ１７（好ましくは逆比率型インバータ）の入力は、ノード１６に接続され、インバータ１７の出力は、トランジスタ９のゲートに接続されている。これらのパスは、フィードバックのない比率型論理を有しており、したがって高速パスである。
【００２４】
トランジスタ６のソースは、トランジスタ５のドレインに接続されており、ゲートは、ノード２を経て出力１１に接続されており、ドレインは、ノード１を経てインバータ１５の入力に接続されている。
【００２５】
トランジスタ７のソースは、トランジスタ８のドレインに接続され、ゲートは、ノード２を経て出力１１に接続され、ドレインは、ノード１を経てインバータ１５の入力に接続されている。
【００２６】
トランジスタ３，５，６，１０は、好ましくはｐ形トランジスタであり、トランジスタ４，７，８，９は、好ましくはｎ形トランジスタである。ｐ形およびｎ形のトランジスタを用いることの利点は、それらが相補であることである。したがって、ｎ形トランジスタのゲートに供給されたハイレベルは、ｎ形トランジスタをターンオンし、他方、ｐ形トランジスタのゲートに供給されたハイレベルは、ｐ形トランジスタをターンオフする。
【００２７】
動作中、高レベル信号状態と低レベル信号状態との間で変化するセット信号Ｓは、セット入力１２に入力される。セット信号Ｓがアクティブならば、低信号レベルから高信号レベルに遷移し、ノード１４は、高レベルにされる。ノード１４の高レベル信号は、インバータ１８に供給され、インバータ１８に低レベル信号を出力させる。この低レベル信号は、トランジスタ１０のゲートに供給され、トランジスタ１０をターンオンさせる。トランジスタ１０のドレインは、高レベル信号を発生し、したがって出力１１は高レベル信号を発生する。この駆動パスは、比率型論理を有し、フィードバックを有さないので、高速パスである。
【００２８】
“セット”されるラッチ回路に対して、従来技術の項で説明したように、リセット信号Ｒは高レベル状態にあり、セット信号Ｓは、低レベル信号から高レベル信号に変換する。セット信号Ｓがアクティブであると、ノード１４には高レベル信号が存在し、トランジスタ５をターンオフする。したがって、トランジスタ５は、そのドレインによってトランジスタ６のソースになんらの信号も発生せず、トランジスタ６をディスエーブルする。同様に、リセット信号Ｒが高レベル状態であると、ノード１６も高レベル状態にある。トランジスタ８のゲートは、ノード１６に接続されており、高レベル信号はトランジスタ８をターンオンし、トランジスタ７をイネーブルする。
【００２９】
セット・フィードバック・ループは、トランジスタ７，トランジスタ８，ノード１，ノード２，インバータ１５を有している。トランジスタ１０によってノード２に、高レベル信号が一旦形成されると、前述したように、その高レベル信号は、セット・フィードバック・ループにより保持される。リセット信号Ｒは高レベル状態にあるので、トランジスタ８はオンし、トランジスタ７がイネーブルされる。トランジスタ７のゲートは、ノード２に接続されており、高レベル信号がトランジスタ７をターンオンし、したがって、トランジスタ７はドレイン入力レベル信号を発生する。トランジスタ８のこの低レベル信号は、ノード１およびイネーブル１５の入力にも存在する。前述したように、インバータ１５は信号をノード２での高レベル信号に変換し、したがって出力は高レベル出力に保持される。ノード２の高レベル信号は、トランジスタ７をターンオンし、“ループ”が継続して、高レベル信号が出力１１に保持される。
【００３０】
従来技術で説明したように、ラッチ回路の利点は、セット信号が終わっても、“セット”状態を保持することである。前述したセット・フィードバック・ループは、セット信号Ｓが高レベルに保持されなくとも、動作し続ける。セット信号Ｓが高レベルから低レベルに変化し、リセット信号Ｒが高レベルに保持されると、ラッチ回路は、依然としてセット状態にあり、出力１１に高レベル信号を発生し続ける。
【００３１】
セット状態のラッチ回路は、高レベル信号を発生し続ける。というのは、セット・ループが一旦アクティベートされると、セット・ループはセット信号Ｓの変化とは隔離されるからである。セット信号Ｓの立下りは、ノード１４に低レベル信号を発生する。低レベル信号は、トランジスタ５のゲートに入力され、トランジスタ５もターンオンし、トランジスタ６をイネーブルする。しかしながら、トランジスタ６はセット・ループとは干渉せず、ノード１は低レベル信号を保持する。というのは、トランジスタ６は、ノード２に接続されたゲートに、高レベル信号を受信し続けるからである。トランジスタ６のゲートでの高レベル信号は、前述したように、トランジスタ６がｐ形トランジスタであるので、トランジスタ６をオフしたままである。
【００３２】
また、ノード１４での低レベル信号は、インバータ１８から高レベル信号を発生し、トランジスタ１０をターンオフする。したがって、セット信号“Ｓ”の立下りは、トランジスタ１０がセット・フィードバック・ループに影響するのを許さない。
【００３３】
リセット信号Ｒの遷移（高レベル信号から低レベル信号への）は、セット・フィードバック・ループをディスエーブルし、出力１１の信号を、高レベル状態から低レベル状態に変化させる。リセット信号Ｒがアクティブのとき、高レベル信号から低レベル信号に遷移し、ノード１６は同じ低レベルとなる。インバータ１７に接続されたノード１６の低レベル信号は、インバータ１７に高レベル信号を出力させる。高レベル信号は、トランジスタ９のゲートに供給されて、トランジスタ９をターンオンする。トランジスタ９のドレインは、低レベル信号を発生し、したがって出力１１は低レベル信号を発生する。この駆動パスは、比率型論理を有し、フィードバックを含まないので、高速である。
【００３４】
“リセット”されるラッチ回路に対しては、セット信号Ｓは低レベル状態となり、従来技術の項で説明したように、リセット信号Ｒは、高レベル信号から低レベル信号へと変化する。リセット信号Ｒがアクティブならば、低レベル信号がノード１６に存在して、トランジスタ８をターンオフする。したがって、トランジスタ８は、そのドレイン、したがってトランジスタ７のソースになんらの信号も発生せず、トランジスタ７をディスエーブルする。同様に、セット信号信号Ｓが低レベル状態にあれば、ノード１４も低レベル状態にある。トランジスタ５のゲートは、ノード１４に接続されており、低レベル信号は、トランジスタ５をターンオンし、トランジスタ６をイネーブルする。
【００３５】
リセット・フィードバック・ループは、トランジスタ６，トランジスタ５，ノード１，ノード２，インバータ１５を有している。トランジスタ９によってノード２に低レベル信号が一旦形成されると、その低レベル信号は、リセット・フィードバック・ループによって保持される。セット信号Ｓは、低レベル状態であるので、トランジスタ５がオンされて、トランジスタ６がイネーブルされる。トランジスタ６のゲートは、ノード２に接続されており、低レベル信号はトランジスタ６をターンオンし、その結果トランジスタ６は、そのドレインに高レベル信号を発生する。トランジスタ６のドレインでのこの高レベル信号は、ノード１とインバータ１５の入力とに存在する。前述したように、インバータ１５は信号をノード２での低レベル信号に変換し、したがって出力１１は低レベル出力に保持される。再び、ノード２の低レベル信号は、トランジスタ６をターンオンし、“ループ”が継続し、低レベル信号が出力１１に保持される。
【００３６】
従来技術の項で説明したように、ラッチ回路の利点の１つは、リセット信号が終わっても、“リセット”状態を保持することである。前述したリセット・フィードバック・ループは、リセット信号Ｒが低レベルに保持されなくとも、動作し続ける。リセット信号Ｒが低レベルから高レベルに変化し、セット信号Ｓが低レベルに保持されるならば、ラッチ回路は、依然としてリセット状態にあり、出力１１に低レベル信号を発生し続ける。
【００３７】
リセット状態にあるラッチ回路は、低レベル信号を発生し続ける。というのは、リセットループは、セット・ループが一旦アクティベートされると、リセット信号Ｒの変化から隔離される。リセット信号Ｒの立上りは、ノード１６に高レベル信号を発生する。高レベル信号は、トランジスタ８のゲートに入力され、トランジスタ８をターンオンし、トランジスタ７をイネーブルする。しかし、トランジスタ７は、セット・ループとは干渉せず、ノード１は高レベル信号に保持される。というのは、トランジスタ７が、ノード２に接続されたゲートに低レベル信号を受信し続けるからである。トランジスタ７のゲートでの低レベル信号は、トランジスタ７をオフに保持する。前述したように、トランジスタ７は、ｎ形トランジスタだからである。
【００３８】
また、ノード１６での高レベル信号は、インバータ１７から低レベル信号を発生し、トランジスタ９をターンオフする。したがって、リセット信号Ｒの増大は、トランジスタ９がセット・フィードバック・ループに影響を与えることを許さない。
【００３９】
さらに、トランジスタ３およびトランジスタ４は、セットからリセットへ、あるいはリセットからセットへの遷移が行われるときに、ノード１の信号状態の高速な切換えを与える。特に、ラッチ回路がセットからリセットへ遷移するとき、セット信号Ｓは低レベルであり、リセット信号Ｒは、高レベルから低レベルへ遷移する。リセット信号Ｒが遷移すると、ノード１６は低レベルを有する。ノード１６は、低レベル信号をトランジスタ３のゲートに送り、トランジスタ３をターンオンする。トランジスタ３は、高レベルをノード１に出力する。これは、インバータ１５により反転されて、出力１１によって低レベル信号として出力される。トランジスタ４は、このプロセスとは干渉しない。というのは、セット信号Ｓが低レベルであり、トランジスタ４のゲートに接続されたノード１４が、低レベルであり、したがってトランジスタ４がオフしているからである。ノード１６での低レベルは、トランジスタ８をターンオフし、セット・フィードバック・ループを破壊する。
【００４０】
同様に、ラッチ回路がリセット状態からセット状態へ遷移するときに、同じ高速の切換えが生じる。ラッチ回路が、リセットからセットへ遷移するとき、リセット信号Ｒは高レベルであり、セット信号Ｓは、低レベルから高レベルへ遷移する。セット信号Ｓが遷移すると、ノード１４は高レベル信号を有する。ノード１４は、高レベル信号をトランジスタ４のゲートに送り、トランジスタ４をターンオンする。トランジスタ４は、低レベル信号をノード１に出力する。この信号は、インバータ１５により反転されて、高レベル信号として出力１１により出力される。ノード１４での高レベル信号は、トランジスタ５をターンオフし、セット・フィードバック・ループを切断する。
【００４１】
交差電流が存在しないので、この回路配置は、インバータまたはゲート配置よりも高速であり、従来のラッチ回路に比べてかなり優れた性能を与える。したがって、インバータ１７およびインバータ１８は、比率化される（ｒａｔｉｏｅｄ）ので、これらインバータは、インバータ１５よりも高速で切換わる。インバータ１７は、バイアスされて、高レベル信号よりもより高速に低レベル信号を反転し、したがって高レベル信号がトランジスタ９をターンオンすることを可能にし、もしインバータ１５が駆動および帰還の両機能を実行するならば、インバータ１５よりもより高速に、低レベル信号をノード２に送る。同様に、インバータ１８がバイアスされて、インバータ１５よりもより高速に低レベル信号を反転し、ノード２が、インバータ１５よりも高速に高レベル信号を与えることを可能にする。このように、この構成は、より大きな利得および能力が、大きな負荷を駆動することを可能にする。
【００４２】
図２は、前記ラッチ回路の入力および出力の真理値表を示している。入力セット信号（Ｓ）信号および入力リセット（Ｒ）信号を表す欄ＳおよびＲにおいて、“１”は低レベル信号状態から高レベル信号状態への遷移を示し、“０”は高レベル信号状態から低レベル信号状態への遷移を示している。ラッチ回路の出力を表す欄Ｑにおいて、“１”は高レベル信号状態を、“０”は低レベル信号状態を、記号Ｑは前の出力の連続を示し、記号Ｘは不定出力を表す。
【００４３】
動作において、真理値表は、信号Ｓおよび信号Ｒが、低レベル信号状態から高レベル信号状態へ遷移すると、ラッチ回路が高レベル信号状態を出力することを示している。信号Ｓおよび信号Ｒが、高レベル信号状態から低レベル信号状態へ遷移すると、ラッチ回路が低レベル信号状態を出力する。
【００４４】
信号Ｓが高レベル信号状態から低レベル信号状態に遷移し、信号Ｒが低レベル信号状態から高レベル信号状態に遷移すると、ラッチ回路の出力は、前の出力と同じ出力を保持する。もしラッチ回路が高レベル信号状態を出力するならば、ラッチ回路は高レベル信号状態を出力し続けるであろう。もしラッチ回路が低レベル信号状態を出力するならば、低レベル信号状態を出力し続けるであろう。
【００４５】
換言すれば、高レベル信号状態から低レベル信号状態へ遷移する信号Ｓは、ラッチ回路の出力を変化させない。同様に、低レベル信号状態から高レベル信号状態へ遷移する信号Ｒは、ラッチ回路の出力を変化させない。
【００４６】
信号Ｓが低レベル信号状態から高レベル信号状態へ遷移し、信号Ｒが高レベル信号状態から低レベル信号状態へ遷移すると、ラッチ回路は依存性信号を出力せず、したがって不定出力を発生する。これは、セット・フィードバック・ループおよびリセット・フィードバック・ループが切断され、および信号が競合するために生じる。
【００４７】
本発明の上記実施例は、ノード１をセットおよびリセットするために、トランジスタ３のダイナミック動作を利用している。セット入力１２またはリセット入力１３のアクティベーションは、ノード１を、高レベル信号状態から低レベル信号状態へ、あるいは低レベル信号状態から高レベル信号状態へ変化させる。
【００４８】
トランジスタ３およびトランジスタ４は交差要素を有していないので、この段は、インバータまたはゲートよりも高速である。
【００４９】
ノード１が切換わる際、トランジスタ５／トランジスタ６およびトランジスタ７／トランジスタ８により構成され、入力信号が終了した後、ノード１の信号状態を保持するために通常用いられる、フィードバック・デバイスが、フィードバックがディスエーブルされるように接続される。
【００５０】
したがって、フィードバック・パスの遅延の影響はほとんど排除される。出力１１が次の信号状態をとると、フィードバック・パスは、再びイネーブルされて、ラッチ回路の状態を保持する。フィードバックの切換え動作の故に、遅延の影響は最小となり、ノイズ・マージンについてのラッチ安定性が増大する。
【００５１】
本発明の回路は、相補リセット入力と、非交差駆動とを用いて、対称的出力遷移に対し最小の回路遅延を得ている。さらに、本発明の回路は、切換えフィードバックを用いて、回路のノイズ・マージンを改善しながら、回路速度をさらに改善している。
【００５２】
本発明のラッチ回路の利点は、回路遅延が最小であり、回路応答が対称的であり、回路が大きな容量性負荷を駆動するのに格別に適していることである。
【００５３】
本発明を、高レベル信号および低レベル信号について説明したが、ラッチ回路を、従来技術の項で説明したように、１つの状態から他の状態へ遷移する他の種類の信号に対して用いることができる。
【００５４】
本発明を好適な実施例によって説明したが、当業者であれば、本発明の趣旨と範囲内で本発明を変形できることがわかる。
【図面の簡単な説明】
【図１】高性能動作、対称的な切換え／遅延特性、大形負荷を駆動する能力を可能にするために、トランジスタおよび切換えフィードバックをダイナミックに切換える手段を有する、本発明のラッチ回路を示す図である。
【図２】図１に示されるラッチ回路に対する種々の入力により生じる出力を示す真理値表である。
【符号の説明】
１，２，１４，１６ノード
３，４，５，６，７，８，９，１０トランジスタ
１２セット信号
１３リセット信号
１５，１７，１８インバータ
２０ラッチ回路

Claims

（イ）電圧源に接続された一方の通電電極、セット入力に接続されたゲート電極及び他方の通電電極を有するＰ導電型の第１ＦＥＴ（５）と、
（ロ）該第１ＦＥＴの前記他方の通電電極に接続された一方の通電電極、出力ノード（２）に接続されたゲート電極及び他方の通電電極を有するＰ導電型の第２ＦＥＴ（６）と、
（ハ）該第２ＦＥＴの前記他方の通電電極に接続された一方の通電電極、前記出力ノード（２）に接続されたゲート電極及び他方の通電電極を有するＮ導電型の第３ＦＥＴ（７）と、
（ニ）該第３ＦＥＴの前記他方の通電電極に接続された一方の通電電極、リセット入力（１３）に接続されたゲート電極及び接地された他方の通電電極を有するＮ導電型の第４ＦＥＴ（８）と、
（ホ）前記第２ＦＥＴの前記他方の通電電極と前記第３ＦＥＴの前記一方の通電電極との接続点（１）と前記出力ノード（２）との間に接続された駆動能力の小さい第１インバータ（１５）と、
（ヘ）前記電圧源に接続された一方の通電電極、前記リセット入力（１３）に接続されたゲート電極及び前記接続点（１）に接続された他方の通電電極を有するＰ導電型の第５ＦＥＴ（３）と、
（ト）前記接続点（１）に接続された一方の通電電極、前記セット入力（１２）に接続されたゲート電極及び接地された他方の通電電極を有するＮ導電型の第６ＦＥＴ（４）と、
（チ）前記電圧源に接続された一方の通電電極、ゲート電極及び前記出力ノード（２）に接続された他方の通電電極を有するＰ導電型の第７ＦＥＴ（１０）と、
（リ）前記セット入力（１２）及び前記第７ＦＥＴの前記ゲート電極の間に接続された第２インバータ（１８）と、
（ヌ）前記出力ノード（２）に接続された一方の通電電極、ゲート電極及び接地された他方の通電電極を有するＮ導電型の第８ＦＥＴ（９）と、
（ル）前記リセット入力（１３）及び前記第８ＦＥＴの前記ゲート電極の間に接続された第３インバータ（１７）と、
を備え、
前記第２インバータ及び前記第７ＦＥＴの組並びに前記第３インバータ及び前記第８ＦＥＴの組は、セット信号及びリセット信号に応答して、それぞれ、ラッチ出力状態を一方から他方へ及び他方から一方へ高速に切換えるための第１及び第２の高速駆動パスを構成することを特徴とする、ラッチ集積回路。