KR100594295B1 - 층 성장을 이용한 게이트 형성 방법 및 이에 따른 게이트구조 - Google Patents

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Abstract

층 성장을 이용한 게이트 형성 방법 및 이에 따른 게이트 구조를 제시한다. 본 발명에 따르면, 기판 상에 게이트 유전층 및 시드층(seed layer)을 순차적으로 형성하고, 마스크를 도입한 선택적인 성장으로 시드층 상으로 게이트층을 성장시킨다. 게이트층 인근에 노출되는 시드층 부분 및 게이트층을 등방성 식각하여 게이트층에 비해 축소된 게이트를 형성한다.
게이트, 다결정질 실리콘, 포토레지스트 트리밍, 에피 성장, 다마신

Description

층 성장을 이용한 게이트 형성 방법 및 이에 따른 게이트 구조{Method of forming gate with using layer-growth processing and gate structure thereby}
도 1은 종래의 게이트의 형성에서 발생되는 문제를 설명하기 위해서 게이트 라인 프로파일(line profile)을 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 액티브 영역(active region)을 설정하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 액티브 영역 상에 게이트 유전층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 시드층(seed layer)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 마스크층(mask layer)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 6은 본 발명의 실시예에 따른 포토레지스트 패턴을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 마스크층을 패터닝하여 마스크를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 마스크로부터 포토레지스트 패턴을 제거하 는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 9는 본 발명의 실시예에 따른 마스크에 의해 선택적으로 게이트층을 성장시키는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 10은 본 발명의 실시예에 따른 마스크를 선택적으로 제거하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 11은 본 발명의 실시예에 따른 게이트층을 축소하여 게이트를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 12는 본 발명의 실시예에 따른 마스크의 측벽에 스페이서를 부착하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 13은 본 발명의 실시예에 따른 버섯 형태의 게이트층을 성장시키는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 14는 본 발명의 실시예에 따른 스페이서를 제거하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 15는 본 발명의 실시예에 따른 버섯 형태의 게이트층을 축소시켜 게이트를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
본 발명은 반도체 소자 기술에 관한 것으로, 특히, 층 성장(layer growth)을 이용하여 매우 좁은 선폭으로 트랜지스터의 게이트(gate of transistor)를 형성하 는 방법 및 이에 따른 게이트 구조에 관한 것이다.
현재, 금속 산화물 반도체 트랜지스터(MOS transistor)를 채용한 반도체 소자를 구현할 때, 반도체 소자의 집적도 및 트랜지스터의 성능(performance) 향상을 위해서 우선적으로 안정적인 단채널(short channel) 트랜지스터를 구현하는 것이 시급하게 해결해야할 기술적인 과제로 인식되고 있다. 단채널을 구현하기 위해서는 게이트를 구성하는 다결정질 실리콘 바(polycrystalline silicon bar)의 크기를 작게 구현하는 것이 선행되어야 한다.
그런데, 이러한 게이트 선폭의 축소는 현재 게이트 다결정질 실리콘에 대한 리소그래피(lithography) 기술의 한계와 식각(etch) 기술의 기술 한계에 직면하고 있다. 예컨대, 리소그래피에서의 해상도 한계 등에 따라, 게이트 다결정질 실리콘 바의 끊김 또는 라인 에지(line edge) 불량 등이 검출되고 있다. 이러한 게이트 형성 시 직면하고 있는 문제들은 핀 형태 전계효과트랜지스터(FinFET: Fin Field Effect Transistor) 이나 삼중 게이트 트랜지스터(triple gate transistor) 와 같은 비평면 트랜지스터(non-planar transistor) 분야에서 더욱 심화되고 있다.
도 1은 종래의 게이트의 형성에서 발생되는 문제를 설명하기 위해서 개략적으로 도시한 라인 프로파일(line profile)의 도면이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트(20)를 대략 50㎚ 정도의 매우 협소한 선폭의 다결정질 실리콘 바 형태로 구현할 경우, 게이트(20)의 바가 중간 중간 끊기거나 또는/ 및 게이트(20)의 에지 프로파일이 불량해지는 원하지 않는 현상들이 수반될 수 있다.
이러한 게이트(20) 라인의 프로파일 불량은 도 1에 제시된 바와 같이 반도체 기판(10)에 홈(13)을 형성하여 채널(11)의 측면 등을 노출하고자 의도하는 경우에는 상대적으로 심각하게 발생될 수 있다. 이와 같이 비평면 트랜지스터에서의 게이트(20)는 그 하부의 기판(10) 모폴로지(morphology)가 매우 평탄하지 못한 상태에서 형성되므로, 이러한 게이트(20)의 라인 프로파일은 매우 불량해질 수 있다. 더욱이 평면 트랜지스터의 경우에도 게이트(20)의 선폭이 매우 협소함에 따라 라인 프로파일은 매우 불량해질 수 있다.
이러한 게이트(20)의 라인 프로파일이 불량해지는 것은, 실질적으로 게이트 패터닝에 사용되는 리소그래피 과정의 해상도 한계 또는/ 및 이에 후속되는 식각 과정의 한계에 크게 기인한다. 현재, 리소그래피 과정에서는 ArF 광을 노광의 광원으로 이용하고 있다. 그런데, ArF 광은 대략 193㎚의 파장대를 가지고 있으므로, 단순한 리소그래피 과정 및 후속되는 식각 과정으로는 구현하고자 하는 50㎚급 또는 그 이하의 선폭을 가지는 게이트(20)를 패터닝 하기가 실질적으로 불가능하다.
따라서, 리소그래피 과정 후에 노광 및 현상된 포토레지스트 패턴(photoresist pattern)을 트리밍(trimming)하여 포토레지스트 패턴의 선폭을 줄여주는 과정을 도입하여 식각 마스크(etch mask)의 선폭을 요구하는 수준으로 줄여주는 과정을 도입하고 있다. 그런데, 이러한 포토레지스트 패턴의 트리밍 과정에는 포토레지스트 침식(PR erosion) 또는/및 프로파일 불량이 수반되기 마련이다.
이러한 게이트(20) 라인 프로파일 불량과 함께, 건식 식각 과정에 의한 활성 영역에 피팅 불량(active pitting)이 발생되고 있다. 이는 게이트(20)의 패터닝에 건식 식각 과정을 도입하는 데 주로 기인하며, 특히, 게이트(20) 아래에 표면 단차가 극심할 경우 이러한 활성 영역 피팅 발생이 심화될 수 있다. 따라서, 비평면 트랜지스터를 구현할 때, 게이트(20) 식각 시 이러한 활성 영역 피팅 불량은 극심해지게 된다.
부가적으로, 이러한 게이트(20)의 패터닝을 건식 식각 과정을 통해 수행할 때, N도전형으로 도핑(doping)된 N형 게이트와 P도전형으로 도핑된 P형 게이트를 형성할 때, N형 게이트와 P형 게이트 사이에 임계 선폭(CD: Critical Dimension)의 차이가 극심해질 수 있다. 이는 다결정질 실리콘에 도핑된 도펀트(dopant)의 종류에 건식 식각 속도 등이 영향을 받아 발생하는 것으로, 이를 해소하기 위해서는 설계 변경 또는 노광 과정의 변경 등과 같은 추가적인 공정이 요구된다.
한편, 건식 식각 손상(dry etch damage)을 해소할 수 있는 가능성이 있는 방법으로 다마신 과정을 이용하여 게이트(20)를 형성하는 과정이 고려될 수 있다. 현재, 다마신 과정을 이용하여 게이트를 형성하는 과정은 먼저 더미 다마신 패턴(dummy damascene pattern)을 형성하고, 다결정질 실리콘층을 증착(deposition)하고, 다결정질 실리콘층을 화학 기계적 연마(CMP: Chemical Mechanical Polishing)한 후, 더미 다마신 패턴을 제거함으로써, 게이트를 형성하는 과정으로 수행되고 있다.
이러한 다마신 과정을 이용하여 게이트를 형성하는 과정은 CMP 과정을 수반하고 있어, 넓은 영역(wide area)에서 다결정질 실리콘층이 뜯겨나가는 뜯김 현상이 발생할 수 있다. 그리고, 다결정질 실리콘층에 디싱(dishing)이 발생할 수 있 다. 또한, 칩(chip) 내에서 또는 웨이퍼 내에서 또는 웨이퍼들 간에서 CMP 변동(variation)이 발생할 수 있는 문제점들이 수반될 수 있다.
따라서, 반도체 소자의 집적도 및 트랜지스터의 성능 향상을 위한 단채널의 트랜지스터를 구현하기 위해서는 이러한 문제점들을 개선하는 것이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 매우 좁은 선폭으로 게이트의 라인을 형성할 때 라인 프로파일을 개선할 수 있으며 또한 화학기계적 연마에 따른 불량의 발생을 근원적으로 배제할 수 있는 게이트 형성 방법 및 이에 따른 게이트 구조를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 기판 상에 게이트 유전층을 형성하는 단계, 게이트 유전층 상에 시드층(seed layer)을 형성하는 단계, 상기 시드층 상에 게이트층의 선택적 성장을 위한 마스크를 형성하는 단계, 상기 마스크에 의해 노출되는 상기 시드층 부분 상으로 게이트층을 선택적으로 성장시키는 단계, 상기 마스크를 선택적으로 제거하는 단계, 및 노출되는 상기 시드층 부분 및 상기 게이트층을 등방성 식각하여 상기 게이트층에 비해 축소된 선폭을 가지는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법을 제시한다.
이때, 상기 시드층의 일부를 노출하는 오픈 영역(open region)을 가지는 마스크를 형성한 후, 상기 오픈 영역에 노출되는 상기 시드층의 부분을 일부 가려 노 출된 상기 시드층 부분의 선폭이 상기 오픈 영역의 입구 보다 작아지게 상기 마스크의 상기 오픈 영역의 측벽에 스페이서를 형성하여, 하측 선폭이 상기 게이트층의 선폭에 비해 작고 상측 선폭이 상기 하측 선폭에 비해 크고 상기 게이트층에 비해 축소된 게이트가 형성되게 유도할 수 있다.
상기 시드층은 다결정질 실리콘층을 포함하여 증착될 수 있다.
상기 시드층은 실리콘 저매니움층을 포함하여 증착될 수 있다.
상기 시드층은 수 ㎚ 내지 수십 ㎚ 두께로 형성될 수 있다.
상기 마스크 또는/ 및 상기 스페이서는 실리콘 산화물층, 실리콘 질화물층 또는 실리콘 산질화물층을 포함하여 형성될 수 있다.
상기 게이트층은 다결정질 실리콘층으로 상기 시드층으로부터 에피택셜 성장될 수 있다.
상기 게이트층은 실리콘 저매니움층으로 상기 시드층으로부터 에피택셜 성장될 수 있다.
상기 게이트를 형성하는 단계는 상기 등방성 식각으로서 화학적 건식 식각(CDE)을 수행할 수 있다.
상기 게이트를 형성하는 단계는 상기 등방성 식각으로서 건식 식각 또는 습식 식각을 수행할 수 있다.
이와 같은 게이트 형성 방법에 따라 형성된 게이트의 구조는, 기판 상의 게이트 유전층 상에 형성된 시드층(seed layer), 및 상기 시드층 상에 성장된 실리콘 저매니움층을 포함하는 게이트층을 포함할 수 있다. 이때, 상기 게이트층은 하측 선폭이 상측 선폭에 비해 작게 선택적 성장된 것일 수 있다.
본 발명에 따르면, 매우 좁은 선폭의 게이트 형성할 때 게이트 라인의 프로파일을 개선할 수 있으며 또한 화학기계적 연마의 도입을 배제하여 화학기계적 연마에 따른 불량의 발생을 근원적으로 배제할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 매우 좁은 선폭의 게이트를 형성할 때 다마신 과정을 채용하고, 또한, 실리콘층 또는 실리콘 저매니움(SiGex)층을 더미 다마신 패턴에 대해 선택적으로 성장시키는 과정을 채용하여, 게이트의 패터닝 시에 건식 식각 과정 및 화학기계적 연마(CMP) 과정을 배제할 수 있다. 이에 따라, 건식 식각 과정 및 화학기계적 연마(CMP) 과정에 따른 여러 문제점들이 발생하는 것을 근원적으로 해결할 수 있다.
또한, 포토레지스트 패턴의 트리밍 과정을 배제하고, 마스크 패턴(mask pattern)에 대해 선택적으로 성장된 실리콘층 또는/ 및 실리콘 저매니움층을 실질적으로 등방성을 가지는 식각 과정을 통해 일정량 식각 제거함으로써, 마스크 패턴 에 의해 제공되는 선폭에 비해 더 좁은 선폭 패턴으로 게이트를 형성할 수 있다.
도 2 내지 도 11은 본 발명의 제1실시예에 따른 게이트 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2는 반도체 기판 상에 액티브 영역(active region:100)을 설정하는 필드 영역(field region:200)을 형성하는 단계를 개략적으로 보여준다. 도 2를 참조하면, 기판은 벌크 실리콘 기판(bulk silicon substrate)나 또는 SOI(Silicon On Insulator) 기판일 수 있다. 필드 영역(200)은 소자 분리 과정으로 형성되며 실리콘 산화물과 같은 절연 물질의 층으로 형성된다.
액티브 영역(100)은 실리콘층과 같은 반도체층으로 이루어질 수 있다. 액티브 영역(100)은 트랜지스터의 채널(channel) 및 소스/드레인 영역(source/drain region)을 위해 준비된다. 따라서, 평면 트랜지스터를 형성할 경우 액티브 영역(100)은 평평한 표면을 가지게 설정되나, 비평면 트랜지스터를 형성할 경우, 액티브 영역(100)은 3차원적인 형태의 구조체로 가공될 수 있다. 예를 들어, 액티브(100)에 홈(groove)을 파거나 패터닝하여 상면뿐만 아니라 측면 또는 하면이 노출된 채널 부분을 형성할 수 있다.
도 3은 액티브 영역(100) 상에 게이트 유전층(250)을 형성하는 단계를 개략적으로 보여준다. 도 3을 참조하면, 액티브 영역(100)의 표면을 산화시키는 산화 공정을 수행하여 산화물로 이루어지는 게이트 유전층(250)을 형성한다. 이때, 게이트 유전층(250)은 화학기상증착(CVD) 등으로도 형성될 수 있다.
도 4는 게이트층 성장을 위한 시드층(seed layer: 300)을 형성하는 단계를 개략적으로 보여준다. 도 4를 참조하면, 트랜지스터의 게이트를 이루는 층은 다양한 도전층으로 형성될 수 있는 데, 본 발명의 실시예에서는 이러한 도전층을 층을 순차적으로 성장시키는 방법, 예컨대, 에피택셜 성장(epitaxial growth)으로 형성하고자 한다. 따라서, 게이트를 위한 층을 성장시키는 데 요구되는 시드층(300)을 형성한다.
예컨대, 게이트를 위한 층을 도전성 다결정질 실리콘층 또는 실리콘 저매니움층 또는/ 및 이들의 복합층으로 형성할 경우, 시드층(300)은 이러한 실리콘층을 에피택셜 성장시킬 수 있는 실리콘층으로 형성될 수 있다. 실질적으로 게이트는 다결정질 실리콘층을 포함하여 형성되고 있으므로, 시드층(300)은 다결정질 실리콘층으로 증착될 수 있다. 그럼에도 불구하고, 필요에 따라 시드층(300)은 실리콘층에 저매니움이 도핑(doping)된 합금층인 실리콘 저매니움층으로 형성될 수 있다.
이때, 시드층(300)의 두께는 수 ㎚ 내지 수십 ㎚로 증착될 수 있다. 그럼에도 불구하고, 이러한 시드층(300)은 증착 공정이 허용하는 한 최대한 얇게 형성되는 것이 바람직하다.
도 5는 시드층(300) 상에 마스크층(mask layer:400)을 형성하는 단계를 개략적으로 보여준다. 도 5를 참조하면, 시드층(300)을 형성한 후, 시드층(300) 상에 선택적으로 게이트를 위한 층을 성장시키기 위한 준비 과정으로, 마스크층(400)을 형성한다. 이러한 마스크층(400)은 게이트를 위한 층이 성장할 때 패턴 형상이 부여되도록 선택적으로 층이 성장되도록 유도하기 위한 마스크 패턴을 위한 층이다.
따라서, 공정 후 성장된 게이트층에 대해서 선택적으로 제거될 수 있는 절연 물질, 예컨대, 실리콘 질화물(Si3N4) 또는 실리콘 산질화물(SiON), 실리콘 산화물층 등과 같은 절연층으로 마스크층(400)을 형성할 수 있다. 이때, 마스크층(400)은 적어도 시드층(300)의 두께보다는 두꺼운 두께로 증착된다.
도 6은 마스크층(400)의 패터닝을 위한 식각 마스크(500)를 형성하는 단계를 개략적으로 보여준다. 도 6을 참조하면, 선택적인 층의 성장을 위한 마스크층(400)의 패터닝을 위해서, 마스크층(400) 상에 포토레지스트층을 도포하고 리소그래피 과정을 수행하여 포토레지스트 패턴을 형성한다. 이러한 포토레지스트 패턴을 마스크층(400)의 패터닝을 위한 식각 마스크(500)로 도입한다.
이때, 식각 마스크(500)가 노출하는 오픈 영역(open region)은 실질적으로 게이트가 형성될 위치 또는 영역으로 설정된다. 이때, 사용되는 포토레지스트는 네거티브형(negative type)이나 포지티브형(positive type) 모두 사용될 수 있다. 이때, 포토레지스트 패턴을 형성하기 위한 리소그래피 과정은 종래의 게이트를 패터닝하기 위한 리소그래피 과정과 실질적으로 동일하게 수행될 수 있다. 즉, 종래의 게이트의 패터닝에 이용되던 레티클(reticle)을 사용하여 포토레지스트 패턴의 노광을 수행할 수 있다. 따라서, 새로운 레티클의 제작 등이 요구되지 않는다.
도 7은 선택적인 게이트층 성장을 위한 마스크(401)를 형성하는 단계를 개략적으로 보여준다. 도 7을 참조하면, 식각 마스크(500)에 의해서 노출된 하부의 선택적인 게이트층 성장을 위한 마스크층(400) 부분을 선택적으로 제거하여, 게이트층이 성장될 영역의 시드층(300) 부분을 노출하는 오픈 영역(402)을 가지는 선택적 인 게이트층 성장을 위한 마스크(401)를 패터닝한다. 오픈 영역(402)은 실질적으로 게이트의 형상에 부합되게 라인 형태로 형성된다.
도 8은 식각 마스크(500)를 선택적으로 제거하는 단계를 개략적으로 보여준다. 도 8을 참조하면, 식각 마스크(500)로 사용된 후 잔류하는 포토레지스트 패턴을 애슁(ashing) 및 스트립(strip) 등으로 과정을 통해 선택적으로 제거한다.
도 9는 선택적 성장을 위한 마스크(401)의 오픈 영역(402)을 채우는 게이트층(600)을 성장시키는 단계를 개략적으로 보여준다. 도 9를 참조하면, 오픈 영역(402)에 의해서 노출된 시드층(300) 부분의 표면으로부터 실리콘층 또는 실리콘 저매니움층을 게이트층(600)으로 성장시킨다. 이러한 층(600)의 성장은 선택적인 에피택셜 성장으로 수행될 수 있다. 실질적으로 마스크(401)는 실리콘 질화물 또는 실리콘 산질화물로 구성되고 있으므로, 에피택셜 성장이 수행될 때 실리콘층 또는 실리콘 저매니움층의 성장을 막는 성장 방지층으로 작용하게 된다.
이러한 실리콘층 또는 실리콘 저매니움층 성장은 성장되는 층(600)이 오픈 영역(402)을 채우도록 제어되어 수행된다. 게이트층(600)은 실질적으로 요구되는 트랜지스터의 크기에 따라 달라질 수 있으나, 대략 800Å 내지 1500Å 정도 두께로 성장될 수 있다.
마스크(401) 상에서의 실리콘층 또는 실리콘 저매니움층 성장은 선택적으로 방지되므로 성장된 층의 패터닝을 위한 별도의 식각 공정 및 이러한 식각 공정에 수반되는 리소그래피 과정, 그리고, 리소그래피 과정의 전 단계로 수행될 층의 CMP 과정 등은 생략되게 된다. 따라서, 종래의 다마신 과정을 통해 게이트를 형성할 때 수반되는 불량들, 예컨대, 다결정질 실리콘층의 뜯김 또는 디싱, CMP 특성 변동 등이 근원적으로 방지될 수 있다.
또한, 게이트층(600)의 성장 후 패터닝을 위한 종래의 이방성 건식 식각이 생략될 수 있다. 이에 따라, 이방성 건식 식각에 의한 액티브에 피팅이 발생하는 불량, 식각 프로파일 불량 등과 같은 원하지 않는 불량 발생을 근원적으로 방지할 수 있다.
그리고, 게이트층(600)이 선택적 에피택셜 성장으로 형성됨에 따라 건식 식각에 의한 패터닝을 배제할 수 있어, 평면 트랜지스터일 경우뿐만 아니라, FinFET나 삼중 게이트 트랜지스터의 경우에서와 같은 비평면 트랜지스터일 경우에도 게이트의 프로파일의 개선을 구현할 수 있다. 이러한 게이트 프로파일의 개선 효과는 특히 종래의 PR 트리밍 과정이 배제되기 때문에 극대화될 수 있다. 또한, N/P 다결정질 실리콘의 게이트간의 게이트 프로파일 및 CD 차이가 발생하는 현상을, 건식 식각 과정이 근원적으로 배제됨으로써 극복할 수 있다.
도 10은 선택적 성장을 위한 마스크(401)를 선택적으로 제거하는 단계를 개략적으로 보여준다. 도 10을 참조하면, 게이트층(600)이 선택적으로 성장된 후, 선택적 성장에 이용된 마스크(401)를 건식 식각 또는 습식 식각을 이용하여 선택적으로 제거한다. 게이트층(600)은 다결정질 실리콘층 또는 실리콘 저매니움층으로 성장되므로, 실리콘 질화물 또는 실리콘 산질화물로 형성된 마스크(401)는 알려진 선택적 식각 방법에 의해서 충분히 선택적으로 제거될 수 있다. 이에 따라, 게이트층(600)의 양 측면 및 하부의 시드층(300)의 표면이 노출된다.
도 11은 선폭이 축소된 게이트(601, 301)를 형성하는 단계를 개략적으로 보여준다. 도 11을 참조하면, 게이트층(도 10의 600) 및 시드층(도 6의 300)의 노출된 표면에 실질적인 등방성 식각을 수행하여, 게이트층(600)에 비해 선폭이 축소된 게이트층 패턴(601)을 형성한다. 이러한 식각은 하부의 액티브 영역(100) 또는/ 및 게이트 유전층(250)의 손상을 최대한 억제할 수 있도록 이방성 식각 과정을 배제한 건식 또는 습식 식각 과정으로 수행된다. 예컨대, 화학적 건식 식각(CDE: Chemical Dry Etching) 과정으로 수행된다.
이러한 CDE는 CF4 가스 또는 O2 등과 같이 실리콘층을 다른 실리콘 산화물 등에 대해서 선택적으로 식각할 수 있는 에천트(etchant)의 화학 작용에 의한 식각 반응을 이용한 것으로 이해될 수 있다. 이러한 CDE는 실질적으로 이온 가속 등과 같은 물리적인 식각 반응을 배제하고 있으므로, CDE의 적용 시에 다른 하부 막질인 게이트 유전층(250) 또는/ 및 액티브 영역(100)의 손상이 효과적으로 방지될 수 있다. CDE의 경우 다결정질 실리콘과 실리콘 산화물 간에 대략 102:1 정도의 식각 선택비를 구현할 수 있으므로, 게이트 유전층(250) 또는/ 및 하부의 액티브 영역(100)의 손상이 효과적으로 방지되게 된다.
이러한 CDE는 게이트층(600)의 노출된 전 표면에 수행되므로, 즉, 게이트층(600)의 상면뿐만 아니라 노출된 양측면에서도 진행되므로, 게이트층 패턴(601)의 선폭은 게이트층(600)에 비해 축소되게 된다. 현재, 포토레지스트 트리밍과 같은 과정을 배제할 경우 리소그래피 과정의 한계에 의해서 대략 80㎚ 정도의 선폭으로 게이트층(600)은 마스크(401) 등에 의존하여 선택적으로 형성될 수 있다. 이러한 CDE를 게이트층(600)에 수행함으로써, 게이트층 패턴(601)의 선폭은 대략 40㎚ 또는 그 이하로 감소될 수 있다.
이러한 CDE의 진행에 의해서 게이트층(도 10의 600) 주위에 노출된 시드층(도 10의 300) 부분 또한 선택적으로 제거되게 된다. 이에 따라, 게이트층 패턴(601) 아래에 게이트 유전층(250)과의 사이에 시드층 패턴(301)이 도입된 형상으로 게이트(301, 601)가 패터닝된다.
이와 같이 게이트(301, 601)가 매우 좁은 선폭, 예컨대, 대략 40㎚ 급 또는 그 이하 크기의 선폭을 가지면서도 우수한 라인 프로파일을 가지도록 형성될 수 있다. 이러한 게이트(301, 601)를 형성한 후, 트랜지스터 공정을 계속 수행하여 평면 트랜지스터 또는/ 및 비평면 트랜지스터를 형성할 수 있다.
게이트(301, 601)를 이루는 게이트층 패턴(601)이나 또는/ 및 시드층 패턴(301)이 다결정질 실리콘층이 아닌 실리콘 저매니움층으로 도입될 경우, 다결정질 실리콘층으로 게이트를 형성할 때 발생되는 게이트 내부의 공핍층(depletion layer)의 생성 확장에 관련된 문제를 해소할 수 있다. 예컨대, 게이트층 패턴(601)을 실리콘 저매니움층으로 형성할 수 있어 이러한 게이트 내부에 공핍층이 생성 확장됨에 관련된 문제를 방지할 수 있다.
한편, 게이트(301, 601)의 선폭이 매우 축소되어 대략 50 내지 60㎚ 이하의 선폭으로 축소될 경우, 게이트(301, 601)의 표면에 특정 실리사이드층을 형성할 때 예상치 못한 문제가 발생될 소지가 있다. 예컨대, 코발트 실리사이드층(CoSiX)은 하부의 실리콘층의 표면이 대략 50 내지 60㎚ 이하의 선폭일 경우, 게이트의 상측 표면의 면적이 좁아져 내부에 응집 현상(agglomeration)이 발생되어 저항이 증가될 수 있다. 그리고, 게이트의 선폭이 매우 미세하게 축소되면, 게이트의 상측 표면의 면적이 좁아져 게이트에 연결될 연결 콘택과의 접촉 면적이 확보되지 못할 수 있다.
이러한 게이트 선폭 축소에 따른 문제는 게이트를 게이트 상측에서의 선폭이 게이트 유전층과 접촉하는 하측 부분의 선폭에 비해 넓게 확장되도록 유도함으로써 해소될 것이다. 이와 같이 형태의 게이트는 다음의 도 12 내지 15에 제시된 본 발명의 또 다른 실시예에 의해서 형성될 수 있다.
도 12는 선택적인 게이트층 성장을 위한 마스크(401) 측벽에 스페이서(405)를 형성하는 단계를 개략적으로 보여준다. 도 12를 참조하면, 도 2 내지 도 7을 참조하여 설명한 바와 마찬가지 과정들을 수행하여 선택적인 게이트층 성장을 위한 마스크(401)를 형성한 후, 스페이서 공정을 수행하여 마스크(401)의 측벽에 스페이서(405)를 형성한다. 이러한 스페이서(405)는 절연 물질로 형성될 수 있다. 스페이서(405)는 후속 과정에서 바람직하게 제거될 것이므로, 마스크(401)를 이루는 절연 물질과 같은 절연 물질, 예컨대, 실리콘 질화물 또는 실리콘 산질화물 등으로 형성될 수 있다.
스페이서(405)가 도입됨에 따라, 오픈 영역(402)의 입구 폭에 비해 좁은 폭 으로 하부의 시드층(300)의 표면이 노출되게 된다.
도 13은 선택적 성장을 위한 마스크(401)의 오픈 영역(402)을 채우는 게이트층(610)을 성장시키는 단계를 개략적으로 보여준다. 도 13을 참조하면, 도 9를 참조하여 설명한 바와 마찬가지로, 스페이서(405)에 의해 노출된 시드층(300) 부분의 표면으로부터 실리콘층 또는 실리콘 저매니움층을 게이트층(610)으로 성장시킨다. 이러한 층(610)의 성장은 선택적인 에피택셜 성장으로 수행될 수 있다.
이때, 게이트층(610)은 마스크(401)의 측벽에 부착된 스페이서(405)의 불룩한 측벽 프로파일을 따르는 측벽 프로파일, 예컨대, 오목한 측벽 프로파일을 가지게 성장된다. 또한, 시드층(300)에 접촉하는 부분의 선폭에 비해 상측 표면의 선폭이 큰 형태, 일명 단면이 버섯 형태(mushroom type)와 같은 단면 형태로 형성된다.
도 14는 선택적 성장을 위한 마스크(401) 및 스페이서(405)를 선택적으로 제거하는 단계를 개략적으로 보여준다. 도 14를 참조하면, 게이트층(610)이 선택적으로 성장된 후, 도 10을 참조하여 설명한 바와 마찬가지로, 선택적 성장에 이용된 마스크(401)를 건식 식각 또는 습식 식각을 이용하여 선택적으로 제거한다. 또한, 스페이서(405)도 선택적으로 제거되도록 한다. 이에 따라, 게이트층(610)의 양 측면 및 하부의 시드층(300)의 표면이 노출된다.
도 15는 선폭이 축소된 게이트(611, 301)를 형성하는 단계를 개략적으로 보여준다. 도 15를 참조하면, 게이트층(도 10의 600) 및 시드층(도 6의 300)의 노출된 표면에, 도 11을 참조하여 설명한 바와 마찬가지로, 실질적인 등방성 식각을 수행하여, 게이트층(600)에 비해 선폭이 축소된 게이트층 패턴(601)을 형성한다. 즉, CDE를 수행하여 게이트층 패턴(611) 및 시드층 패턴(301)을 형성한다.
이때, 게이트층 패턴(611)의 하측 선폭 및 시드층 패턴(301)의 선폭(D1)은 게이트층 패턴(611)의 상측 선폭(D2)에 비해 상대적으로 크게 된다. 따라서, 게이트(301, 611)의 하측 선폭(D1)은 매우 좁은 선폭, 예컨대, 대략 40㎚ 급 또는 그 이하 크기의 선폭을 가지면서도, 상측 선폭(D2)은 이보다 큰 선폭 예컨대, 대략 60㎚ 이상으로 가지게 할 수 있다.
이에 따라, 로직(logic) 회로 또는 SRAM과 같이 빠른 동작이 요구되는 트랜지스터 소자에서 요구되는 저항을 줄이기 위한 게이트 표면에 도입되는 실리사이드층을 형성할 때 수반될 문제를 해소할 수 있다. 예컨대, 게이트(301, 611)의 상측 표면 선폭 감소에 따른 코발트 실리사이드층(CoSiX)과 같은 실리사이드층 내부에 응집 현상이 발생되는 것을 효과적으로 방지할 수 있다. 또한, 게이트(301, 611)의 상측 표면의 면적이 보다 넓게 확보되어 연결 콘택과의 접촉 면적을 충분히 확보할 수 있다.
상술한 바와 같은 본 발명에 따르면, PR 트리밍없이 게이트의 스케일 축소(scale down)를 구현할 수 있다. 이에 따라, PR 침식(erosion)의 원인을 제거할 수 있다. 따라서, PR 침식 등에 수반되는 게이트 라인의 끊김 또는 뜯김, 에지 프로파일 불량 등이 방지될 수 있다. 게이트를 위한 다결정질 실리콘층의 CMP 과정을 원천적으로 배제할 수 있다. 이에 따라, 다결정질 실리콘층의 뜯김, 디싱 발생, CMP 특성 변동 등이 근원적으로 배제될 수 있다.
실질적으로 게이트의 선택적 성장으로 게이트의 패터닝이 자연적으로 수반되므로, 게이트의 패턴을 위한 이방성 건식 식각을 배제할 수 있다. 이에 따라, 게이트의 다결정질 실리콘층의 식각 시 수반될 수 있는 액티브 피팅 발생을 근원적으로 배제할 수 있다. 또한, 평면 트랜지스터 외에 비평면 트랜지스터를 구현할 경우에도, 게이트 라인의 프로파일을 개선할 수 있다. 즉, 게이트층 아래의 표면 모폴로지 상태에 따라 이방성 건식 식각 시 불량이 수반되는 것을 근원적으로 방지할 수 있다. 또한, N/P 다결정질 실리콘 간의 게이트 프로파일 및 CD 차이가 발생되지 않는다.
실질적으로, 게이트층의 선택적 성장을 위한 마스크의 패터닝에 기존 게이트 다결정질 실리콘층의 패터닝을 위한 레티클을 이용할 수 있다. 따라서, 본 발명의 실시예를 수행할 때 별도의 레티클의 제작이 요구되지 않는다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (20)

  1. 기판 상에 게이트 유전층을 형성하는 단계;
    게이트 유전층 상에 시드층(seed layer)을 형성하는 단계;
    상기 시드층 상에 게이트층의 선택적 성장을 위한 마스크를 형성하는 단계;
    상기 마스크에 의해 노출되는 상기 시드층 부분 상으로 게이트층을 선택적으로 성장시키는 단계;
    상기 마스크를 선택적으로 제거하는 단계; 및
    노출되는 상기 시드층 부분 및 상기 게이트층을 등방성 식각하여 상기 게이트층에 비해 축소된 선폭을 가지는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 시드층은 다결정질 실리콘층을 포함하여 증착되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  3. 제1항에 있어서,
    상기 시드층은 실리콘 저매니움층을 포함하여 증착되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 마스크는, 실리콘 산화물층, 실리콘 질화물층 또는 실리콘 산질화물층을 포함하여 형성되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  6. 제1항에 있어서,
    상기 게이트층은 다결정질 실리콘층으로 상기 시드층으로부터 에피택셜 성장되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  7. 제1항에 있어서,
    상기 게이트층은 실리콘 저매니움층으로 상기 시드층으로부터 에피택셜 성장되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  8. 제1항에 있어서, 상기 게이트를 형성하는 단계는
    상기 등방성 식각으로서 화학적 건식 식각(CDE)을 수행하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  9. 제1항에 있어서, 상기 게이트를 형성하는 단계는
    상기 등방성 식각으로서 건식 식각 또는 습식 식각을 수행하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  10. 기판 상에 게이트 유전층을 형성하는 단계;
    게이트 유전층 상에 시드층(seed layer)을 형성하는 단계;
    상기 시드층 상에 게이트층의 선택적 성장을 위해 상기 시드층의 일부를 노출하는 오픈 영역(open region)을 가지는 마스크를 형성하는 단계;
    상기 오픈 영역에 노출되는 상기 시드층의 부분을 일부 가려 노출된 상기 시드층 부분의 선폭이 상기 오픈 영역의 입구 보다 작아지게 상기 마스크의 상기 오픈 영역의 측벽에 스페이서를 형성하는 단계;
    상기 마스크 및 상기 스페이서에 의해 노출되는 상기 시드층 부분 상으로 게이트층을 선택적으로 성장시키는 단계;
    상기 마스크 및 상기 스페이서를 선택적으로 제거하는 단계; 및
    노출되는 상기 시드층 부분 및 상기 게이트층을 등방성 식각하여 하측 선폭이 상기 게이트층의 선폭에 비해 작고 상측 선폭이 상기 하측 선폭에 비해 크고 상기 게이트층에 비해 축소된 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  11. 제10항에 있어서,
    상기 시드층은 다결정질 실리콘층을 포함하여 증착되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  12. 제10항에 있어서,
    상기 시드층은 실리콘 저매니움층을 포함하여 증착되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  13. 제10항에 있어서,
    상기 마스크는 실리콘 산화물층, 실리콘 질화물층 또는 실리콘 산질화물층을 포함하여 형성되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  14. 제13항에 있어서,
    상기 스페이서는 상기 마스크를 형성하는 절연 물질을 포함하여 형성되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  15. 제10항에 있어서,
    상기 게이트층은 다결정질 실리콘층으로 상기 시드층으로부터 에피택셜 성장되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  16. 제10항에 있어서,
    상기 게이트층은 실리콘 저매니움층으로 상기 시드층으로부터 에피택셜 성장되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  17. 제10항에 있어서, 상기 게이트를 형성하는 단계는
    상기 등방성 식각으로서 화학적 건식 식각(CDE)을 수행하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  18. 기판 상의 게이트 유전층 상에 형성된 시드층(seed layer); 및
    상기 시드층 상에 선택적 성장된 실리콘 저매니움층을 포함하는 게이트층을 포함하는 것을 특징으로 하는 트랜지스터의 게이트.
  19. 기판 상의 게이트 유전층 상에 형성된 시드층(seed layer); 및
    상기 시드층 상에 하측 선폭이 상측 선폭에 비해 작은 선택적 성장된 실리콘 저매니움층을 포함하는 게이트층을 포함하는 것을 특징으로 하는 트랜지스터의 게이트.
  20. 제19항에 있어서,
    상기 시드층은 다결정질 실리콘층을 포함하는 것을 특징으로 하는 트랜지스터의 게이트.
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