JP2017224858A - リニアＦｉｎＦＥＴ構造をもつ回路 - Google Patents

リニアＦｉｎＦＥＴ構造をもつ回路 Download PDF

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Abstract

【課題】リニアＦｉｎＦＥＴ構造をもつ回路の技術を提供する。【解決手段】第１トランジスタは、第１拡散フィン内にソース及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出する。第１拡散フィンは、第１拡散フィンの第１端から第２端へ第１方向に長さに沿って延びる。第２トランジスタは、第２拡散フィン内にソース及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出する。第２拡散フィンは、第２拡散フィンの第１端から第２端へ第１方向に長さに沿って延びる。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間で第１方向に位置される。【選択図】図２Ａ

Description

本発明は、リニアＦｉｎＦＥＴ構造をもつ回路に関する。
光学的リソグラフィーは、１９３ｎｍ光波長及び１．３５開口数（ＮＡ）浸漬システムにおいてその能力の終了に到達したことが知られている。この装置の最小直線解像度能力は、約８０ｎｍの特徴部対特徴部ピッチで約４０ｎｍである。約８０ｎｍより低い特徴部対特徴部ピッチ要件は、所与のチップレベル内の所与の構造タイプに対して多数のパターン化ステップを要求する。又、リソグラフィーがその解像度限界に向かって押し進められるにつれて、線端解像度が益々問題になる。半導体装置レイアウトでは、３２ｎｍの臨界寸法における典型的な金属線ピッチが約１００ｎｍとなる。特徴部スケーリングのコスト的利益を得るには、０．７から０．７５のスケーリング係数が望ましい。２２ｎｍの臨界寸法に達するための約０．７５のスケーリング係数は、約７５ｎｍの金属線ピッチを要求し、これは、現在の単一露出リソグラフィーシステム及びテクノロジーの能力より低い。この状況の中で本発明が発案された。
１つの実施形態において、半導体装置は、基板、第１トランジスタ及び第２トランジスタを備えている。第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出するように構成される。第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出するように構成される。第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。又、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間で第１方向に位置される。
１つの実施形態において、半導体装置を製造する方法が開示される。この方法は、基板を準備することを含む。又、この方法は、基板上に第１トランジスタを形成することも含み、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成される。又、この方法は、基板上に第２トランジスタを形成することも含み、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成される。又、第１及び第２のトランジスタは、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるように、形成される。
１つの実施形態において、データストレージ装置は、半導体装置のレイアウトをレンダリングするためにコンピュータ実行可能なプログラムインストラクションを記憶している。又、データストレージ装置は、基板に形成されるべき第１トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第１トランジスタは第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは基板の表面から突出するように画成され、且つその第１拡散フィンはその第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成される。又、データストレージ装置は、基板に形成されるべき第２トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第２トランジスタは第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは基板の表面から突出するように画成され、その第２拡散フィンはその第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つ第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成される。
本発明のある実施形態によるｆｉｎＦＥＴトランジスタの例示的レイアウト図である。 本発明のある実施形態によるｆｉｎＦＥＴトランジスタの例示的レイアウト図である。 本発明のある実施形態により、拡散フィン１０２が縦断面図Ａ−Ａにおいてよりピラミッド形状をしている、図１Ａ／１ＢのｆｉｎＦＥＴトランジスタの変形例を示す。 本発明のある実施形態により、多数のｆｉｎＦＥＴトランジスタが形成された基板の簡単な縦断面図である。 本発明のある実施形態により、内部フィンピッチＰs１が外部フィンピッチＰs２に実質的に等しいフィンピッチ関係を示す図である。 本発明のある実施形態により、有理数の分母（ｙ）が２である図１Ｅのフィンピッチ関係図の変形例を示す。 本発明のある実施形態により、有理数の分母（ｙ）が３である図１Ｅのフィンピッチ関係図の変形例を示す。 本発明のある実施形態により、内部フィンピッチＰs１と外部フィンピッチＰs２が異なる図１Ｅのフィンピッチ関係図の一般的な形態を示す。 本発明のある実施形態によるｆｉｎＦＥＴトランジスタを組み込んだ例示的なセルレイアウトを示す。 本発明のある実施形態による図２Ｄの２入力ＮＡＮＤ構成に対応する回路図を示す。 本発明のある実施形態による図２Ｅの２入力ＮＯＲ構成に対応する回路図を示す。 本発明のある実施形態により、拡散フィン２０１Ａがｎ型拡散材料で形成されそして拡散フィン２０１Ｂがｐ型拡散材料で形成される図２Ａのレイアウトを示す。 本発明のある実施形態により、拡散フィン２０１Ａがｐ型拡散材料で形成されそして拡散フィン２０１Ｂがｎ型拡散材料で形成される図２Ａのレイアウトを示す。 本発明のある実施形態により、ゲート電極構造体の端がセルの上部及びセルの下部に実質的に整列された図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、セルの上部及びセルの下部において電源レールの下でｍｅｔ１相互接続構造体から水平のローカル相互接続構造体へ延びるように接触部が形成された図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、２つの異なる拡散フィンピッチが使用される図２Ａのセルの変形例を示す。 本発明のある実施形態により、セルの上部及び下部において電源レールの下にある拡散フィン及び水平ローカル相互接続構造体が、電源レールとして作用するｍｅｔ１相互接続構造体の全巾へと延びる図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続されて、ｍｅｔ１電源レールがローカル電源として働く図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続され、且つ二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、固定の最小幅の共有ローカルｍｅｔ１電源が、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体と共に使用される図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、セル内にハード接続部を伴う共有ローカル及びグローバル電源と、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体とを有する図２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ルートの混雑を緩和するために同じタイプの拡散フィン間に入力ピンが配置され、且つある拡散フィンが相互接続導体として使用される例示的な標準セルのレイアウトを示す。 本発明のある実施形態により、２つの異なるゲート電極ピッチが使用される図８Ａの変形例を示す。 本発明のある実施形態による図８Ａのレイアウトの回路図である。 本発明のある実施形態により、拡散フィンが相互接続導体として使用される例示的な標準セルレイアウトを示す。 本発明のある実施形態により、３組の交差結合トランジスタが識別された図９Ａのレイアウトを示す。 本発明のある実施形態による図９Ａのレイアウトの回路図である。 本発明のある実施形態により、ゲート電極接触部が実質的に拡散フィン上に位置される例示的な標準セルレイアウトを示す。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す。 本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有する図１１のレイアウトの変形例を示す。 本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有する図１１のレイアウトの変形例を示す。 本発明のある実施形態により、各ローカル相互接続部からの接触部、及びｍｅｔ１へのゲート電極構造体をもたない図１２Ａのレイアウトの変形例を示す。 本発明のある実施形態により、各ローカル相互接続部からの接触部、及びｍｅｔ１へのゲート電極構造体をもたない図１２Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有し、その電源レールを含めて同じ巾及び同じピッチの全てのｍｅｔ１構造体を伴う図１１のレイアウトの変形例を示す。 本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有し、その電源レールを含めて同じ巾及び同じピッチの全てのｍｅｔ１構造体を伴う図１１のレイアウトの変形例を示す。 本発明のある実施形態により、ｍｅｔ１ルーティング構造体がポピュレートされ、従って、各（ｙ）位置がｍｅｔ１構造体を有する図１４Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ｍｅｔ１ルーティング構造体がポピュレートされ、従って、各（ｙ）位置がｍｅｔ１構造体を有する図１４Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、ゲート電極構造体の接触部がｐ型拡散フィン間に配置された図１１のレイアウトの変形例を示す。 本発明のある実施形態により、ゲート電極構造体の接触部がｐ型拡散フィン間に配置された図１１のレイアウトの変形例を示す。 本発明のある実施形態により拡散フィンを実施する例示的セルレイアウトを示す。 本発明のある実施形態により拡散フィンを実施する例示的セルレイアウトを示す。 本発明のある実施形態により、接触部が水平のローカル相互接続部に接続され、且つ水平のローカル相互接続部が垂直のローカル相互接続部に直結される図１７Ａのレイアウトの変形例を示す。 本発明のある実施形態により、接触部が水平のローカル相互接続部に接続され、且つ水平のローカル相互接続部が垂直のローカル相互接続部に直結される図１７Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、ローカル相互接続部への電源レール接触部が共有されず、且つ電源レールの下に共有ローカル相互接続部がない図１７Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ローカル相互接続部への電源レール接触部が共有されず、且つ電源レールの下に共有ローカル相互接続部がない図１７Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、拡散フィンがセル境界に対して拡散フィン半ピッチだけオフセットされる図１９Ａのレイアウトの変形例を示す。 本発明のある実施形態により、拡散フィンがセル境界に対して拡散フィン半ピッチだけオフセットされる図１９Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、最小巾の電源レールと、拡散フィンの負の垂直ローカル相互接続部重畳とを有する図２０Ａのレイアウトの変形例を示す。 本発明のある実施形態により、最小巾の電源レールと、拡散フィンの負の垂直ローカル相互接続部重畳とを有する図２０Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、最小巾の電源レールを有し、電源レールの下に共有ローカル相互接続部も拡散フィンもなく、ｐフィンとｎフィンとの間に大きなスペースがある図１７Ａのレイアウトの変形例を示す。 本発明のある実施形態により、最小巾の電源レールを有し、電源レールの下に共有ローカル相互接続部も拡散フィンもなく、ｐフィンとｎフィンとの間に大きなスペースがある図１７Ｂのレイアウトの変形例を示す。 本発明のある実施形態による図１７Ａのレイアウトの変形例を示す。 本発明のある実施形態による図１７Ｂのレイアウトの変形例を示す。 本発明のある実施形態による図２３Ａのレイアウトの変形例を示す。 本発明のある実施形態による図２３Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、セルの高さが２倍にされた図２３Ａのレイアウトの変形例を示す。 本発明のある実施形態により、セルの高さが２倍にされた図２３Ｂのレイアウトの変形例を示す。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態による図２６Ａのレイアウトの変形例を示す図である。 本発明のある実施形態による図２６Ｂのレイアウトの変形例を示す図である。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態により、ｎ型トランジスタの２つのゲート電極構造体間にローカル相互接続構造体が存在しない図２８Ａのレイアウトの変形例を示す。 本発明のある実施形態により、ｎ型トランジスタの２つのゲート電極構造体間にローカル相互接続構造体が存在しない図２８Ａのレイアウトの変形例を示す。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。 本発明のある実施形態により、ゲート電極及びローカル相互接続線端ギャップが実質的に拡散フィン間の中心にある例示的なｓｄｆｆセルを示す。 本発明のある実施形態により、ローカル相互接続線端ギャップが実質的にサークル状の拡散フィン間の中心にある図３１Ａの例示的なｓｄｆｆセルレイアウトを示す。 本発明のある実施形態により、拡散フィン端がｘ方向に互いにオーバーラップする２つの隣接ゲート電極構造体間に領域の注釈を伴う図３１Ａ及び３１Ｂの例示的なｓｄｆｆセルレイアウトを示す。 本発明のある実施形態により、全ての接触層構造体が拡散フィン間に配置された例示的なレイアウトを示す。 本発明のある実施形態により、全ての接触層構造体が拡散フィン上に配置された例示的なレイアウトを示す。 本発明のある実施形態により、全ての接触層構造体が拡散フィン上に配置された例示的なレイアウトを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、図３５Ａ／Ｂから４７Ａ／Ｂ、及び６３Ａ／Ｂから６７Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を持つことを要求する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、図４８Ａ／Ｂから５８Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、大きなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、小さなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、小さなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、小さなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態により、小さなトランジスタを持つロジック経路に伝送ゲートをそして他の経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 本発明のある実施形態による図５９Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、図６０Ａ／Ｂから６２Ａ／Ｂ並びに図６８Ａ／Ｂから６９Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に伝送ゲートを有し、全ての内部ノードがｐ型とｎ型との間に接続を有することを要求する交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、両ロジック経路に３状態ゲートを持つ交差結合トランジスタを示す。 本発明のある実施形態により、制約のあるゲートレベルレイアウトアーキテクチャー内に画成されたゲート電極トラック７０−１Ａから７０−１Ｅの一例を示す。 本発明のある実施形態により、多数の例示的なゲートレベル特徴部７００１−７００８が画成された図７０Ａの例示的な制約付きゲートレベルレイアウトアーキテクチャーを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態による図７１Ａ／Ｂ及び７７Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態による図７２Ａ／Ｂから７６Ａ／Ｂのレイアウトの回路図である。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。 本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。
以下の説明において、本発明を完全に理解するため多数の特定の細部について述べる。しかしながら、当業者であれば、これら細部の幾つか又は全部がなくても、本発明を実施できることが明らかであろう。他の点については、本発明を不必要に不明瞭にしないために、良く知られたプロセス操作は詳細に述べない。更に、添付図面に描かれた種々の回路及び／又はレイアウト特徴部は、他の図面に描かれた他の回路及び／又はレイアウト特徴部と組み合わせて使用できることを理解されたい。
“ｆｉｎＦＥＴ”とは、垂直のシリコン島、即ちフィンから構成されたトランジスタである。ｆｉｎＦＥＴトランジスタは、３ゲートトランジスタとも称される。ここで使用する“ｆｉｎＦＥＴ”トランジスタという語は、その下に横たわる基板から上方に突出する拡散構造体を含むトランジスタ構成を指す。図１Ａ及び１Ｂは、本発明のある実施形態によるｆｉｎＦＥＴトランジスタ１００の例示的なレイアウト図である。ｆｉｎＦＥＴトランジスタ１００は、拡散フィン１０２及びゲート電極層１０４から形成される。拡散フィン１０２は、図１Ｂに示すように、基板１０５から垂直方向上方に突出する。ゲート酸化物層１０６は、拡散フィン１０２とゲート電極層１０４との間に配置される。拡散フィン１０２は、ｐ型トランジスタ又はｎ型トランジスタを形成するようにドープされる。拡散フィン１０２をカバーするゲート電極層１０４の部分は、ｆｉｎＦＥＴトランジスタ１００のゲート電極を形成する。それ故、ｆｉｎＦＥＴトランジスタ１００のゲート電極は、拡散フィン１０２の３つ以上の側面に存在することができ、それにより、非ｆｉｎＦＥＴトランジスタのように１つの側面からではなく、３つ以上の側面からｆｉｎＦＥＴトランジスタチャンネルをコントロールすることができる。又、ある実施形態では、ｆｉｎＦＥＴトランジスタは、ゲート酸化物層１０６及びゲート電極層１０４も拡散フィン１０２の下に延びる「ラップアラウンド(wrap-around)」トランジスタとして形成される。
図１Ａ及び１Ｂに示された例示的なｆｉｎＦＥＴトランジスタ１００は、一例として示されたもので、ここに述べるｆｉｎＦＥＴトランジスタが設計され及び／又は製造される仕方に対する限定を表わすものではないことを理解されたい。より詳細には、ある実施形態では、拡散フィン（例えば、１０２）は、これに限定されないが、とりわけ、Ｓｉ（シリコン）、ＳｉＧｅ（シリコンゲルマニウム）、Ｇｅ（ゲルマニウム）、ＩｎＰ（リン化インジウム）、ＣＮＴ（カーボンナノチューブ）、ＳｉＮＴ（シリコンナノチューブ）、又はその組み合わせを含む異なる材料の層として形成される。ゲート酸化物層１０６は、多数の異なるタイプの誘電体材料から形成される。例えば、ある実施形態では、ゲート酸化物層１０６は、二酸化シリコンの層に酸化ハフニウムの層として形成される。他の実施形態では、ゲート酸化物層１０６は、１つ以上の他の誘電体材料により形成される。ある実施形態では、ゲート電極層１０４は、多数の導電性材料で形成される。例えば、ある実施形態では、ゲート電極層１０４は、ポリシリコンで覆われるＴｉＮ（窒化チタン）又はＴａＮ（窒化タンタル）の膜として形成される。しかしながら、他の実施形態では、ゲート電極層１０４は、他の材料でも形成できることを理解されたい。
又、図１Ｂの例示的な拡散フィン１０２は、縦断面図Ａ−Ａにおいて、基板１０５に対して実質的に垂直に突出する長方形構造体を有するものとして示されているが、半導体チップ上の「製造時(as-fabricated)」状態の拡散フィン１０２は、基板１０５に対して実質的に垂直方向に突出する長方形構造を有してもよいし、そうでなくてもよいことを理解されたい。例えば、ある実施形態では、「製造時」状態の拡散フィン１０２は、縦断面図Ａ−Ａにおいてより三角形又はピラミッド形状であってもよい。図１Ｃは、拡散フィン１０２が縦断面図Ａ−Ａにおいてよりピラミッド形状であるｆｉｎＦＥＴトランジスタ１００の変形例を示す。図１Ｃに示したように、ある実施形態では、基板１０５から上方に延びる拡散フィン１０２の側面は、基板１０５に対して非垂直となるように基板１０５に対してある角度で基板から上方に延びる。又、基板１０５と、基板１０５から上方に延びる拡散フィン１０２の側面との間の非垂直関係は、設計によるものでもよいし、製造の結果でもよいことを理解されたい。
更に、ある実施形態では、基板１０５より上の拡散フィン１０２の垂直突出距離は、半導体チップの領域にわたって実質的に等しい。しかしながら、他の実施形態では、ある拡散フィン１０２は、半導体チップの１つ以上の領域にわたって基板１０５より上に多数の異なる垂直突出距離を有するように設計され製造される。ｆｉｎＦＥＴトランジスタ１００のチャンネルエリアは、基板１０５より上の拡散フィン１０２の垂直突出距離の関数であるから、基板１０５より上の拡散フィン１０２の垂直突出距離のそのような変化を使用して、選択されたｆｉｎＦＥＴトランジスタ１００の、半導体チップ上の他のｆｉｎＦＥＴトランジスタに対する駆動強度を調整することができる。１つの例では、拡散フィン１０２の高さの選択的な変化を、製造中に拡散フィン１０２の構造体の選択的なエッチング／オーバーエッチングを通して与えることができる。
図１Ｄは、本発明のある実施形態により、多数のｆｉｎＦＥＴトランジスタ１００が形成された基板１０５の簡単な縦断面図である。ｆｉｎＦＥＴトランジスタ１００の製造中に、一連のコア１０７が形成されて、各コア１０７に対する側部スペーサ１０９の形成を容易にする。側部スペーサ１０９は、その下に横たわるｆｉｎＦＥＴトランジスタ１００の製造を容易にするためにマスク特徴部として使用される。コア１０７、側部スペーサ１０９、及びｆｉｎＦＥＴトランジスタ１００は、長手方向に平行に延び、即ち図１Ｄの紙面に向かって延びることを理解されたい。コア１０７及び側部スペーサ１０９は、最終的に除去されて、最終的な製造時状態の半導体チップ／装置に現れないようにすることを理解されたい。ｆｉｎＦＥＴトランジスタ１００の互いの相対的な間隔は、コア１０７及び側部スペーサ１０９のサイズ及び間隔の関数である。
図１Ｄは、コア１０７を、巾Ｗｂ及びピッチＰｂを有するものとして示している。又、図１Ｄは、側部スペーサ１０９を、巾Ｗｓを有するものとして示している。ｆｉｎＦＥＴトランジスタ１００は、次いで、フィンピッチＰs１、Ｐs２の別の対を有するものとして特徴付けられ、ここで、Ｐs１は、所与のコア１０７の側部スペーサ１０９間の平均中心線対中心線ピッチであり（Ｐs１は、内部フィンピッチと称され）、そしてＰs２は、隣接配置のコア１０７の隣接側部スペーサ１０９間の平均中心線対中心線ピッチである（Ｐs２は、外部フィンピッチと称される）。コア１０７の巾Ｗｂ、コア１０７のピッチＰｂ、及び側部スペーサ１０９の巾Ｗｓの各々の均一性を仮定すれば、内部フィンピッチＰs１は、コア１０７の巾Ｗｂ及び側部スペーサ１０９の巾Ｗｓの和に等しい。そして、外部フィンピッチＰs２は、コア１０７のピッチＰｂから、コア１０７の巾Ｗｂ及び側部スペーサ１０９の巾Ｗｓの和を差し引いたものに等しい。それ故、内部フィンピッチＰs１及び外部フィンピッチＰs２は、コア１０７のピッチＰｂ、コア１０７の巾Ｗｂ、及び／又は側部スペーサ１０９の巾Ｗｓが各々変化するときに、変化する。従って、所与の「フィンピッチ」とは、所与のフィンピッチの平均を指し、即ちフィンピッチＰｓ＿ａｖｅは、内部フィンピッチＰs１及び外部フィンピッチＰs２の平均に等しく、ここで、内部フィンピッチＰs１及び外部フィンピッチＰs２の各々は、それ自体が平均である。
図１Ｅは、本発明のある実施形態により、内部フィンピッチＰs１が外部フィンピッチＰs２に実質的に等しいフィンピッチ関係を示す図である。セル高さＨｃは、平均フィンピッチに、有理数を乗算したもの、即ち整数ｘ及びｙの比を乗算したものに等しく、ここで、ｘは、有理数の分子であり、ｙは、有理数の分母である。内部フィンピッチＰs１と外部フィンピッチＰs２が等しい図１Ｅのケースでは、平均フィンピッチがＰs１及びＰs２の各々に等しい。それ故、セル高さＨｃは、内部フィンピッチＰs１又は外部フィンピッチＰs２に有理数を乗算したものに等しい。有理数の分母（ｙ）は、多数のセルがセル高さＨｃの方向に、即ちフィンの長手方向に垂直な方向に当接的に位置されたとき、フィン対セルの境界間隔の繰り返しを得るために要求されるセルの数を指示することを理解されたい。又、有理数の分子（ｘ）が有理数の分母（ｙ）で均一に割り切れるときは、上部及び下部のセル境界は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）とき、同じフィン対セル境界間隔をもつことができる。
図１Ｆは、本発明のある実施形態により、有理数の分母（ｙ）が２である図１Ｅのフィンピッチ関係図の変形例を示す。それ故、図１Ｆにおいて、フィン対セル境界間隔は、２つのセル高さＨｃごとに繰り返される。又、図１Ｆの例では、有理数の分子（ｘ）は、有理数の分母（ｙ）で均一に割り切れない。それ故、上部及び下部のフィン対セル境界間隔は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）ときに、異なるものとなる。
図１Ｇは、本発明のある実施形態により、有理数の分母（ｙ）が３である図１Ｅのフィンピッチ関係図の変形例を示す。それ故、図１Ｇにおいて、フィン対セル境界間隔は、３つのセル高さＨｃごとに繰り返される。又、図１Ｇの例では、有理数の分子（ｘ）は、有理数の分母（ｙ）で均一に割り切れない。それ故、上部及び下部のフィン対セル境界間隔は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）ときに、異なるものとなる。有理数は、セル高さＨｃの方向の望ましいフィン対セル境界間隔繰り返し頻度及び／又は望ましいフィン対セル境界間隔仕様を得るのに必要な仕方で定義できることが明らかである。
図１Ｈは、本発明のある実施形態により、内部フィンピッチＰs１と外部フィンピッチＰs２が異なる図１Ｅのフィンピッチ関係図の一般的な形態を示す。この例では、外部フィンピッチＰs２は、内部フィンピッチＰs１より大きい。セル高さＨｃは、ｘ及びｙを整数とすれば、平均フィンピッチＰｓ＿ａｖｅに有理数（ｘ／ｙ）を乗算したものに等しいことを理解されたい。又、整数ｙは、セル高さＨｃの方向におけるフィン対セル境界間隔繰り返し頻度を指示することを理解されたい。又、上部及び下部のフィン対セル境界間隔は、有理数（ｘ／ｙ）が整数値に減少したとき、即ちｘがｙで均一に割り切れるとき、互いに等しくなることを理解されたい。有理数（ｘ／ｙ）が整数値に減少しない場合には、所与のセルの異なるフィン位相変化がセルライブラリにおいて定義され、各フィン位相変化は、所与のセルに対して考えられる異なるフィン対セル境界間隔関係に対応する。又、所与のセルに対して考えられるフィン位相変化の数は、数学的に最も減少した形態での有理数（ｘ／ｙ）の分母（ｙ）に等しい。
上述したように、図１Ｈは、本発明のある実施形態による２つの異なる拡散フィンピッチＰs１及びＰs２の使用を示す。より詳細には、図１Ｈにおいて、隣接配置の拡散フィン構造体の１つおきの対は、小さいピッチＰs１に従って配置される。ある実施形態では、大きい拡散フィンピッチＰs２は、約８０ナノメータ（ｎｍ）であり、そして小さい拡散フィンピッチＰs１は、約６０ｎｍである。しかしながら、他の実施形態では、小さい拡散フィンピッチＰs１は、いかなるサイズでもよく、そして大きい拡散フィンピッチＰs２も、いかなるサイズでもよいことを理解されたい。ある実施形態では、所与のセル又はブロック内に３つ以上の拡散フィンピッチを使用できることを理解されたい。更に、ある実施形態では、所与のセル又はブロック内に単一の拡散フィンピッチを使用してもよい。又、半導体装置の層、又はその一部分を、拡散フィンピッチに関して、ここに述べるものと同様に形成できることも理解されたい。例えば、半導体装置のローカル相互接続層又は高レベル相互接続層、或いはその一部分は、拡散フィンピッチに関してここに述べるものと同様に１つ以上の対応ピッチで形成される相互接続導電性構造体を含む。
トランジスタのスケーリングは、ゲート酸化物の制限及び／又はソース／ドレイン漏洩スケーリングの問題のために４５ナノメータ（ｎｍ）臨界寸法以下に低下した。ｆｉｎＦＥＴトランジスタは、ｆｉｎＦＥＴトランジスタのチャンネルを３つの側面からコントロールすることによりこれらの問題を軽減する。ｆｉｎＦＥＴトランジスタのチャンネルの電界の増加は、Ｉオン（駆動電流）とＩオフ（サブスレッシュホールド漏洩電流）との間の関係を改善する。ｆｉｎＦＥＴトランジスタは、２２ｎｍ臨界寸法以下で使用される。しかしながら、それらの垂直方向の突出のために、ｆｉｎＦＥＴトランジスタは、種々の回路レイアウトにおける配置に制約を生じさせる。例えば、他の制約の中でも、必要なｆｉｎＦＥＴ対ｆｉｎＦＥＴ最小間隔及び／又は必要なｆｉｎＦＥＴ対ｆｉｎＦＥＴ最小ピッチがある。レイアウトスケーリングを補足する仕方でｆｉｎＦＥＴトランジスタを使用するセルレイアウトの実施形態についてここに開示する。
ここに述べるセルは、ロジック機能の抽象概念を表わすもので、ロジック機能を実施するための低レベル集積回路レイアウトをカプセル化するものである。所与のロジック機能は、多数のセル変形例で表わすことができ、セル変形例は、特徴部のサイズ、性能、及びプロセス補償技術（ＰＣＴ）処理により区別されることを理解されたい。例えば、所与のロジック機能の多数のセル変形例は、電力消費、信号タイミング、電流漏洩チップエリア、ＯＰＣ（光学的接近修正）、ＲＥＴ（レチクル改善技術）、等により区別される。又、各セルの記述は、セルのロジック機能を実施するために要求されることであるが、チップの関連垂直列内におけるチップの各レベル（又は層）でのセルのレイアウトを含むことも理解されたい。より詳細には、セルの記述は、基板レベルから特定の相互接続レベルを通して上方に延びるチップの各レベルにおけるセルのレイアウトを含む。
図２Ａは、本発明のある実施形態によるｆｉｎＦＥＴトランジスタを組み込んだ例示的セルレイアウトを示す。このセルレイアウトは、ｆｉｎＦＥＴトランジスタ及び関連接続部のその後の形成に対して多数の拡散フィン２０１Ａ／２０１Ｂが画成されるところの拡散レベルを含む。ある実施形態では、描写時のレイアウト状態において、拡散フィン２０１Ａ／２０１Ｂは、リニアな形状である。拡散フィン２０１Ａ／２０１Ｂは、互いに平行に配向され、それらの長さが第１方向（ｘ）に延びると共に、それらの巾がその第１方向（ｘ）に垂直な第２方向（ｙ）に延びるようにされる。
ある実施形態では、図２Ａに示すように、拡散フィン２０１Ａ／２０１Ｂは、第２方向（ｙ）に測定して、固定の長手中心線対長手中心線ピッチ２０３に従って配置される。この実施形態では、拡散フィン２０１Ａ／２０１Ｂのピッチ２０３は、第２方向（ｙ）に測定して、セルの高さに関連付けられ、セル境界を横切って拡散フィンピッチ２０３が続くようにされる。図２Ａにおいて、セルの当接縁は、拡散フィン２０１Ａ／２０１Ｂに平行に延びるセル境界を表わす。ある実施形態では、多数の隣接セルのための拡散フィンは、共通のグローバルな拡散フィンピッチに従って配置され、これにより、多数のセルにおける拡散フィンのチップレベル製造を容易にする。
他の実施形態では、所与のセル内に又はセルの集合間に多数の拡散フィンピッチが使用されることを理解されたい。例えば、図２Ｈは、本発明のある実施形態により２つの異なる拡散フィンピッチ２０３及び２０５が使用される図２Ａのセルの変形例を示す。ある実施形態では、拡散フィン２０１Ａ／２０１Ｂは、１つ以上の長手方向中心線対長手方向中心線ピッチに従って配置されるか、或いは長手方向中心線対長手方向中心線間隔に関して制約のない仕方で配置されることを理解されたい。又、ある実施形態では、拡散フィン２０１Ａ／２０１Ｂは、所与のピッチに従って配置され、そしてあるピッチ位置は、拡散フィン配置に関して空きである。更に、ある実施形態では、拡散フィンは、セル内の所与の拡散フィンピッチ位置に端−端形態で離間配置される。
ここに提示する各図において、各拡散フィン、例えば、図２Ａの拡散フィン２０１Ａ／２０１Ｂは、ｎ型拡散材料又はｐ型拡散材料のいずれかである。又、特定セル実施に基づいて、拡散フィンの材料のタイプは、異なるセルロジック機能を得るように交換される。それ故、ｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆという表記は、図において、拡散フィンのための異なる材料タイプを表わすために使用される。例えば、ｔｙｐｅ１＿ｄｉｆｆ材料がｎ型材料である場合には、ｔｙｐｅ２＿ｄｉｆｆ材料は、ｐ型材料であり、その逆のことも言える。
又、セルレイアウトは、多数のリニア形状のゲート電極構造体２０７も含む。リニア形状のゲート電極構造体２０７は、拡散フィン２０１Ａ／２０１Ｂに対して実質的に垂直の方向、即ち第２方向（ｙ）に延びる。製造されたとき、リニア形状のゲート電極構造体２０７は、拡散フィン２０１Ａ／２０１Ｂを取り巻き、ｆｉｎＦＥＴトランジスタのゲート電極を形成する。拡散フィン２０１Ａ／２０１Ｂ間に適当なゲート酸化物材料が配置され、即ち位置／配置され、そしてその上にゲート電極構造体２０７が形成される。
ある実施形態では、リニア形状のゲート電極構造体２０７は、隣接して位置するゲート電極構造体２０７の長手方向中心線間で第１方向（ｘ）に測定して、固定ゲートピッチ２０９に従って配置される。ある実施形態では、ゲートピッチ２０９は、第１方向（ｘ）に測定してセル巾に関連付けられ、セル境界を横切ってゲートピッチが続くようにされる。それ故、ある実施形態では、多数の隣接セルのためのゲート電極構造体２０７は、共通のグローバルなゲートピッチに従って配置され、多数のセルにおけるリニア形状のゲート電極構造体２０７のチップレベル製造を容易にする。
所与のセルにおけるゲートピッチ位置の幾つかは、ゲート電極構造体２０７により占有され、一方、所与のセルにおける他のゲートピッチ位置は、空のままであることを理解されたい。又、多数のゲート電極構造体２０７は、所与のセル内のゲート電極ピッチ位置のいずれかに沿って端−端形態で離間配置されることを理解されたい。更に、ある実施形態では、ゲート電極構造体２０７は、１つ以上のゲートピッチに従って配置されるか、又はゲートピッチに関して制約のない仕方で配置されることを理解されたい。
又、セルレイアウトは、多数の水平のリニア形状のローカル相互接続構造体（ｌｉｈ）２１１、及び／又は多数の垂直のリニア形状のローカル相互接続構造体（ｌｉｖ）２１３も含む。垂直のローカル相互接続構造体２１３は、ゲート電極構造体２０７に平行に向けられる。水平のローカル相互接続構造体２１１は、拡散フィン２０１Ａ／２０１Ｂに平行に向けられる。ある実施形態では、垂直のローカル相互接続構造体２１３の配置は、ゲート電極構造体２０７の配置からゲートピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、各垂直のローカル相互接続構造体２１３は、隣接するゲート電極構造体２０７がゲートピッチで位置されるときにその隣接するゲート電極構造体２０７間の中心に配置される。それ故、この実施形態では、隣接配置される垂直のローカル相互接続構造体２１３は、その中心対中心間隔がローカルゲートピッチ又はグローバルゲートピッチに等しく、ここで、ローカルゲートピッチは所与のセル内に適用され、そしてグローバルゲートピッチは、多数のセルを横切って適用される。
ある実施形態では、水平のローカル相互接続構造体２１１の配置は、拡散フィン２０１Ａ／２０１Ｂの配置から拡散フィンピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、水平のローカル相互接続構造体２１１は、隣接する拡散フィン２０１Ａ／２０１Ｂが拡散フィンピッチで位置されるときに隣接する拡散フィン２０１Ａ／２０１Ｂ間の中心に配置される。それ故、この実施形態では、隣接配置される水平のローカル相互接続構造体２１１は、その中心対中心間隔がローカル拡散フィンピッチ又はグローバル拡散フィンピッチに等しく、ここで、ローカル拡散フィンピッチは所与のセル内に適用され、そしてグローバル拡散フィンピッチは、多数のセルを横切って適用される。
ある実施形態では、セルレイアウトは、多数のリニア形状の金属１（ｍｅｔ１）相互接続構造体２１５も含む。ｍｅｔ１相互接続構造体２１５は、拡散フィン２０１Ａ／２０１Ｂに平行に且つゲート電極構造体２０７に垂直に向けられる。ある実施形態では、ｍｅｔ１相互接続構造体２１５の配置は、拡散フィン２０１Ａ／２０１Ｂの配置から拡散フィンピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、各ｍｅｔ１相互接続構造体２１５は、その隣接する拡散フィンが拡散フィンピッチで位置されたときは、高いチップレベル内にあっても、その隣接する拡散フィン間の中心に配置される。それ故、この実施形態では、隣接配置のｍｅｔ１相互接続構造体２１５は、その中心対中心間隔がローカル拡散フィンピッチ又はグローバル拡散フィンピッチに等しく、ここで、ローカル拡散フィンピッチは所与のセル内に適用され、そしてグローバル拡散フィンピッチは、多数のセルを横切って適用される。ある実施形態では、ｍｅｔ１相互接続構造体２１５のピッチ、ひいては、拡散トラックのピッチは、単一露出のリソグラフィー限界、例えば、１９３ｎｍ波長光及び１．３５ＮＡでは８０ｎｍにセットされる。この実施形態では、ｍｅｔ１相互接続構造体２１５を製造するのに、二重露出リソグラフィー、即ちマルチパターン化が要求されることはない。他の実施形態では、拡散フィン２０１Ａ／２０１Ｂに垂直に且つゲート電極構造体２０７に平行に向けられたｍｅｔ１相互接続構造体２１５を使用できることを理解されたい。
又、セルレイアウトは、種々のｍｅｔ１相互接続構造体２１５を種々のローカル相互接続構造体２１１／２１３及びゲート電極構造体２０７に接続して、セルのロジック機能を実施するために必要に応じて電気的接続を種々のｆｉｎＦＥＴトランジスタ間に与えるように画成された多数の接触部２１７も含む。ある実施形態では、接触部２１７は、単一露出リソグラフィー限界を満足するように画成される。例えば、ある実施形態では、接触部２１７が接続されるレイアウト特徴部は、接触部２１７の単一露出製造を可能にするに充分なほど分離される。例えば、ｍｅｔ１相互接続構造体２１５は、接触部２１７を受け入れる線端が、これも接触部２１７を受け入れる隣接するｍｅｔ１相互接続構造体２１５の線端から充分に離間されて、接触部２１７間の空間的接近性が接触部２１７の単一露出リソグラフィーを可能にするに充分なほど大きくなるように、画成される。ある実施形態では、隣接する接触部２１７が、ゲートピッチの少なくとも１．５倍、互いに分離される。二重露出リソグラフィーの線端カット及びそれに関連した経費増加は、ｍｅｔ１相互接続構造体２１５の対向線端を充分に分離させることで排除できることが明らかである。金属層における接触部の分離及び線端の分離は、ある実施形態では、製造プロセス中になされる選択に基づき、互いに独立したものであることを理解されたい。
ある実施形態では、セルレイアウトは、多数のリニア形状の金属２（ｍｅｔ２）相互接続構造体２１９も含む。ｍｅｔ２相互接続構造体２１９は、ゲート電極構造体２０７に平行に且つ拡散フィン２０１Ａ／２０１Ｂに垂直に向けられる。ｍｅｔ２相互接続構造体２１９は、セルのロジック機能を実施するために、必要に応じて、ビア１構造体（ｖ１）２２１によりｍｅｔ１相互接続構造体２１５に物理的に接続される。図２Ａの例示的なセルは、ゲート電極構造体２０７に垂直に長手方向に延びるｍｅｔ１相互接続構造体２１９、及びゲート電極構造体２０７に平行に長手方向に延びるｍｅｔ２相互接続構造体２１９を示しているが、他の実施形態では、ｍｅｔ１相互接続構造体２１９及びｍｅｔ２相互接続構造体２１９は、ゲート電極構造体２０７に対してどの方向に延びるようにも画成できることを理解されたい。他の実施形態では、ゲート電極構造体２０７に垂直に且つ拡散フィン２０１Ａ／２０１Ｂに平行に向けられたｍｅｔ２相互接続構造体２１９を使用できることを理解されたい。
図２Ａのセルは、実質的に整列された入力ゲート電極、即ち方向（ｙ）に共同整列される中心の３つのゲート電極構造体２０７を有するマルチ入力ロジックゲートを表わしている。タイプ１及びタイプ２の拡散フィンへの拡散材料タイプの整列に基づき、図２Ａのセルは、異なるロジック機能をもつことができる。例えば、図２Ｄは、拡散フィン２０１Ａがｎ型拡散材料で形成され且つ拡散フィン２０１Ｂがｐ型拡散材料で形成された図２Ａのレイアウトを示す。図２Ｄのレイアウトは、２入力ＮＡＮＤゲートのものである。図２Ｂは、図２Ｄの２入力ＮＡＮＤ構成に対応する回路図である。図２Ｅは、拡散フィン２０１Ａがｐ型拡散材料で形成され且つ拡散フィン２０１Ｂがｎ型拡散材料で形成された図２Ａのレイアウトを示す。図２Ｅのレイアウトは、２入力ＮＯＲゲートのものである。図２Ｃは、図２Ｅの２入力ＮＯＲ構成に対応する回路図である。図２Ｂ−２Ｅにおいて、Ｐ１及びＰ２の各々は、各ｐ型トランジスタ（例えば、ＰＭＯＳトランジスタ）を識別し、Ｎ１及びＮ２の各々は、各ｎ型トランジスタ（例えば、ＮＭＯＳトランジスタ）を識別し、Ａ及びＢの各々は、各入力ノードを識別し、そしてＱは、出力ノードを識別する。他の図にも、ｐ型トランジスタ、ｎ型トランジスタ、入力ノード、及び出力ノードに対する同様の表記が使用されることを理解されたい。
以上に基づき、所与のセルレイアウトのロジック機能は、拡散フィンの材料のタイプを入れ替えることで変更できることが明らかであろう。それ故、ここに提示する各セルレイアウトに対して、拡散フィンへのｎ型及びｐ型材料の指定に基づいて多数のロジック機能を表現できることを理解されたい。
図３から７及び図１１から２９は、本発明のある実施形態による図２Ａのレイアウトの変形例を示す。それ故、図３から７及び図１１から２９に示されたセルの各々は、ｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆ拡散フィンへのｎ型及びｐ型材料の指定に基づいて、２入力ＮＡＮＤゲート又は２入力ＮＯＲゲートのいずれかを表わす。図２Ａから７及び図１１から２９に示されたセルレイアウトの各々は、次の特徴部を有する。
●全ての入力電極が実質的に整列されたマルチ入力ロジックゲート、
●ローカル拡散フィン層電源、
●グローバル高レベル相互接続部電源、及び
●ゲート電極を垂直ローカル相互接続部に接続するのに使用され、且つ接触部の配置に大きな融通性を可能にすることで接触層の製造を改善する上で役立つ水平相互接続部。
図２Ａから７及び図１１から２９のセルレイアウトの各々は、同じロジック機能の異なる実施を示すことが明らかである。図２Ａのレイアウトは、次の特徴を有する。
●２つ以上の入力のためのゲート電極で、そのゲート電極は実質的に整列される、
●同じ拡散タイプの拡散フィン間に配置されたゲート電極端線スペース、
●同じ拡散タイプの拡散フィン間のゲート電極接触部、
●セルのローカル相互接続部へのローカル電源に使用されるｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆ拡散フィンであって、ｍｅｔ１が高レベル相互接続部（グローバル）電源に使用され、ローカル及びグローバルの両電源が当接セルと共有されるもの、
●ローカルレベルでセルへ電流を供給し、且つマルチチップ電源戦略をサポートするために既定の間隔で高レベル相互接続部、例えば、ｍｅｔ１に接続できるｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆの拡散フィン、
●ゲート電極に接続するための水平ローカル相互接続部の使用、及び
●垂直ローカル相互接続層をゲート電極層に接続し、ゲート電極接触部の位置をシフトして、接触部マスクパターンの融通性を高めるように働き、潜在的なリソグラフィーの問題を緩和するのに使用できる実質的に水平なローカル相互接続部。
図２Ｆは、本発明のある実施形態により、ゲート電極構造体の端が、楕円２５０で示すセルの上部及び楕円２５１で示すセルの下部に実質的に整列された図２Ａのレイアウトの変形例を示す。
図２Ｇは、本発明のある実施形態により、円２６０で示すセルの上部及び円２６１で示すセルの下部において電源レールの下でｍｅｔ１相互接続構造体から水平のローカル相互接続構造体へ延びるように接触部が形成された図２Ａのレイアウトの変形例を示す。
上述したように、図２Ｈは、本発明のある実施形態により、２つの異なる拡散フィンピッチ２０３及び２０５が使用される図２Ａのセルの変形例を示す。
ここに示す種々のレイアウトにおいてセルの上部及び下部の電源レールの下の拡散フィン及び水平ローカル相互接続部構造体は、行に配置されそしておそらくは隣接行に配置された多数のセルにサービスするために水平方向（ｘ）に延び続けることを理解されたい。この点を示すために、図２Ｉは、本発明のある実施形態により、セルの上部及び下部において電源レールの下にある拡散フィン及び水平ローカル相互接続構造体が、電源レールとして作用するｍｅｔ１相互接続構造体２１５Ａ／２１５Ｂの全巾へと延びる図２Ａのレイアウトの変形例を示す。電源レール２１５Ａ／２１５Ｂの下にある拡散フィン及び水平ローカル相互接続構造体は、電源レール２１５Ａ／２１５Ｂそれ自体と共に、矢印２７０で示すように（ｘ）方向に延び続けることを理解されたい。
図３は、本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続されて、ｍｅｔ１電源レールがローカル電源として働く図２Ａのレイアウトの変形例を示す。ｍｅｔ１電源レールは、セルライブラリ要件に基づく可変巾であることを理解されたい。図２Ａのレイアウトと同様に、図３のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。
図４は、本発明のある実施形態により、二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図４のレイアウトは、入力電極が実質的に整列され且つローカル及びグローバルの共有電源を伴うマルチ入力ロジックゲートを使用する。ある実施形態では、ｍｅｔ１の屈曲部、即ちｍｅｔ１の方向における二次元変化部が固定グリッドに生じる。ある実施形態では、このｍｅｔ１固定グリッドは、拡散フィン間に位置して拡散フィンに平行に延び且つ拡散フィンと同じピッチで位置される水平グリッド線を含む。又、ある実施形態では、このｍｅｔ１固定グリッドは、拡散フィンに垂直に延びて垂直のローカル相互接続部の中心に来るように位置される垂直グリッド線も含む。
図５は、本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続されて、ｍｅｔ１電源レールがローカル電源として働き、且つ二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図５のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。
図６は、本発明のある実施形態により、固定の最小幅の共有ローカルｍｅｔ１電源が、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体と共に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図６のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。
図７は、本発明のある実施形態により、セル内にハード接続部を伴う共有ローカル及びグローバル電源と、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体とを有する図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図７のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。
図８Ａは、本発明のある実施形態により、ルートの混雑を緩和するために同じタイプの拡散フィン間に入力ピンが配置され、且つある拡散フィンが相互接続導体として使用される例示的な標準セルのレイアウトを示す。図８Ｃは、入力ピン８ａ、８ｂ、８ｃ及び８ｄを含む図８Ａのレイアウトの回路図である。プレーナ標準セル、即ち非ｆｉｎＦＥＴセルは、典型的に、逆のタイプ、即ちｎ型対ｐ型の拡散特徴部間、又は拡散特徴部と隣接電源レールとの間に配置された入力ピンを有し、それにより、プレーナセルのローカルエリアに高密度の入力ピンを生成する。図８Ａに示されたように、拡散フィンを使用し、そして同じ拡散タイプの拡散フィン間にある入力ピンを配置することにより、広いエリアにわたってより均一に入力ピンを分散させることができ、それにより、セルのルート混雑を緩和させることができる。又、図８Ａに示すように、領域８００１に示すあるゲート電極構造体を選択的に除去することで、拡散フィン層を実質的に水平のルート層として使用して、隣接しないトランジスタ又はローカル相互接続部に接続することができる。例えば、領域８００１では、拡散フィン８００３が水平ルーティング導体として使用される。
図８Ｂは、本発明のある実施形態により、２つの異なるゲート電極ピッチｐ１及びｐ２が使用される図８Ａの変形例を示す。より詳細には、図８Ｂにおいて、隣接して位置するゲート電極構造体の１つおきの対が小さなピッチｐ２に従って配置される。ある実施形態では、大きなゲート電極ピッチｐ１は、約８０ナノメータ（ｎｍ）であり、そして小さなゲート電極ピッチｐ２は、約６０ｎｍである。ある実施形態では、所与のセル又はブロック内で３つ以上のゲート電極構造体ピッチを使用できることを理解されたい。そして、ある実施形態では、所与のセル又はブロック内で単一のゲート電極構造体ピッチが使用される。又、ゲート電極ピッチに関してここに述べるのと同様に、半導体装置の任意の層又はその一部分を形成できることを理解されたい。例えば、半導体装置のローカル相互接続層又は高レベル相互接続層、或いはその一部分は、ゲート電極ピッチに関してここに述べるのと同様に、１つ以上の対応するピッチで形成された相互接続導電性構造体を含むことができる。
更に、半導体装置の異なる層（ａ.ｋ.ａ.レベル）の導電性構造体又はその一部分を各ピッチ構成で配置することができ、ここで、異なる層の導電性構造体ピッチ構成の間には定義された関係が存在する。例えば、ある実施形態では、拡散フィン層の拡散フィンは、１つ以上の拡散フィンピッチを含む拡散フィンピッチ構成に従って位置され、そしてｍｅｔ１層の金属１（ｍｅｔ１）相互接続構造体は、１つ以上のｍｅｔ１ピッチを含むｍｅｔ１ピッチ構成に従って位置され、ここで、拡散フィンピッチの１つ以上は、ｘ及びｙを整数とすれば、有理数（ｘ／ｙ）により、ｍｅｔ１ピッチの１つ以上に関連付けられる。ある実施形態では、拡散フィンピッチとｍｅｔ１ピッチとの間の関係は、（１／４）から（４／１）までの範囲内の有理数により定義される。
又、ある実施形態では、垂直ローカル相互接続構造体（ｌｉｖ）は、ゲート電極ピッチに実質的に等しい垂直ローカル相互接続ピッチに従って位置される。ある実施形態では、ゲート電極ピッチは、１００ナノメータ未満である。又、拡散フィンピッチ対ｍｅｔ１ピッチの関係について上述したのと同様に、ある実施形態では、拡散フィンピッチ構成は、ｘ及びｙを整数とすれば、有理数（ｘ／ｙ）により、水平ローカル相互接続ピッチ構成に関連付けられる。即ち、１つ以上の拡散フィンピッチは、有理数（ｘ／ｙ）により、１つ以上の水平ローカル相互接続ピッチに関係付けられる。
図９Ａは、本発明のある実施形態により、拡散フィンが相互接続導体として使用される例示的な標準セルレイアウトを示す。図９Ｃは、図９Ａのレイアウトの回路図である。図９Ａの例示的な標準セルレイアウトは、ゲート電極トラック９００１のような単一トラックに多数のゲート電極線端を含む。図９Ｂは、３組の交差結合トランジスタが識別された図９Ａのレイアウトを示す。第１組の交差結合トランジスタは、一対の線ｃｃ１ａ及びｃｃ１ｂで識別される。第２組の交差結合トランジスタは、一対の線ｃｃ２ａ及びｃｃ２ｂで識別される。第３組の交差結合トランジスタは、一対の線ｃｃ３ａ及びｃｃ３ｂで識別される。
図１０は、本発明のある実施形態により、ゲート電極接触部が、拡散フィン間ではなく、実質的に拡散フィン上に位置される例示的な標準セルレイアウトを示す。又、図１０の例示的な標準セルレイアウトは、可変巾のｍｅｔ１ローカル電源構造体も示す。図１０の例示的な標準セルレイアウトでは、接触層が拡散フィン間ではなく拡散フィンの上に垂直に整列される。この技術は、ダミー拡散フィンを伴わずに拡散フィン構造体間の当接縁において共有を可能にして、より効率的なレイアウトを形成できるようにする。ダミー拡散フィンは、トランジスタを形成しない拡散フィンであることを理解されたい。又、拡散フィン上に接触層を垂直に整列させるこの技術は、ｍｅｔ１相互接続構造体と拡散フィンとの間の垂直整列関係を変更できることが明らかであろう。
図１１は、本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す。図１１の例示的なレイアウトでは、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニア形状のゲート電極構造体であって、その２つは、ダミー、即ちトランジスタのゲート電極を形成しないゲート電極レベル構造体、
●同じ垂直方向寸法（長さ）即ち同じ長さを拡散フィンの長手方向（ｘ方向）に垂直なｙ方向に有するゲート電極層上の３つ以上のゲート電極構造体、
●実質的に等しい長手方向中心線対長手方向中心線ピッチで実質的に均一に離間されたゲート電極層上のゲート電極構造体、
●左及び／又は右の隣接セルと共有されるダミーゲート電極構造体、及び
●ｍｅｔ１電源レールの下でカットされるダミーゲート電極構造体。
図１１の例示的レイアウトでは、拡散フィンは、次の特徴を含む。
●実質的に同じピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、図１１は、ｎ型の２つの拡散フィン及びｐ型の２つの拡散フィンを示すが、他の実施形態では、各タイプの任意の数の拡散フィンが含まれ、
●同じ数のｐ型及びｎ型の拡散フィン、他の実施形態では、異なる数のｐ型対ｎ型拡散フィンが含まれ、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
図１１の例示的なレイアウトにおいて、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続部が異なる導体層にあり、それらの異なる導体層は、互いに分離され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層；ある実施形態では、ゲート層と同じピッチで；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、及び
●ローカル相互接続部と拡散フィンとの正のオーバーラップ。
図１１の例示的なレイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●ｐ型拡散フィンとｎ型拡散フィンとの間のゲート導体接触部、
●両方向に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●実質的にリニアな金属；あるピッチでの金属；半ピッチオフセットを垂直に伴い拡散フィンピッチと同じピッチでの金属、
●同じ層上の出力ノード及び入力ノードピン、
●各々共有される上縁及び下縁のワイドな電源レール；この電源レールは、当接により左右に接続され、
●最高の金属レベルでの出力及び入力ノード；ｐ型拡散フィンとｎ型拡散フィンとの間に位置された接触部、及び
●電源レールは、上部及び下部の当接セルと共有されるローカル相互接続部に接触する。
図１２Ａ／Ｂは、本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有する図１１のレイアウトの変形例を示す。図１２Ｂは、図１２Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図１２Ａ／Ｂの例示的なレイアウトは、電源レールを含めて、全て同じ巾のｍｅｔ１を同じピッチで有する。又、図１２Ｂのレイアウトでは、ｍｅｔ１は、拡散フィンピッチと同じ（ｙ）方向位置に配置される。
図１３Ａ／Ｂは、本発明のある実施形態により、各ローカル相互接続部からの接触部、及びｍｅｔ１へのゲート電極構造体をもたない図１２Ａ／Ｂのレイアウトの変形例を示す。図１３Ｂは、図１３Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。この実施形態では、ｍｅｔ１は、ローカル相互接続部及びゲート電極構造体に直接接続するように形成される。又、他の実施形態では、ローカル相互接続構造体、ゲート電極構造体、又はそれらの両方をｍｅｔ１に直結することができる。
図１４Ａ／Ｂは、本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有し、その電源レールを含めて同じ巾及び同じピッチの全てのｍｅｔ１構造体を伴う図１１のレイアウトの変形例を示す。図１４Ｂは、図１４Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図１５Ａ／Ｂは、本発明のある実施形態により、ｍｅｔ１ルーティング構造体がポピュレートされ、従って、各（ｙ）位置がｍｅｔ１構造体を有する図１４Ａ／Ｂのレイアウトの変形例を示す。図１５Ｂは、図１５Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図１６Ａ／Ｂは、本発明のある実施形態により、ゲート電極構造体の接触部がｐ型拡散フィン間に配置された図１１のレイアウトの変形例を示す。図１６Ｂは、図１６Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図１６Ａ／Ｂの例示的レイアウトは、拡散フィンがｍｅｔ１電源レールの下に位置されそしてＶＣＣ／ＶＤＤに接続されることも示している。又、拡散フィンＶＤＤ／ＶＳＳ構造体は、その上及び／又は下のセルと共有される。図示明瞭化のために、図１６Ａ／Ｂのレイアウトには接触層が示されていない。
図１７Ａ／Ｂは、本発明のある実施形態により拡散フィンを実施する例示的セルレイアウトを示す。図１７Ｂは、図１７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図１７Ａ／Ｂの例示的レイアウトにおいて、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミー、
●ゲート電極層上のダミー構造体は、同じ垂直方向寸法（長さ）のもので、即ち拡散フィンの長手方向（ｘ方向）に垂直なｙ方向に同じ長さのものであり、
●ゲート電極層上の構造体は、ｘ方向に実質的に均一に離間され及び／又は等しいピッチにされ、
●ダミー構造体は、左及び／又は右の隣接セルと共有され、
●ダミー構造体及びゲート電極構造体は、単一の線として描かれ、次いで、電源レールの下及び必要な場所でカットされ、ゲート電極構造体のカット部が個別の層上に描かれ；ゲート電極層は、図１７Ａ／Ｂにカット部を伴う最終結果として示され、
●ゲート電極の３つ以上のセグメントが２つのタイプｐ型及びｎ型トランジスタをコントロールし、及び
●多数のゲート電極構造体が同じｘ位置にあって、その各々が異なるネットに接続されると共に、２つの異なる入力ネットに接続される。
図１７Ａ／Ｂの例示的レイアウトにおいて、拡散フィンは、次の特徴を含む。
●実質的に等しいピッチに従う実質的に均一の離間された拡散フィンであって、それら拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満であり、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型及びｎ型拡散フィン、
●電源レールの下の共有拡散フィン、
●拡散フィンは、ｐ型区分とｎ型区分との間は省略されてもされなくてもよく、図１７Ａ／Ｂは、存在する全てのフィンを示し、
●実質的に等しい巾及び長さの各拡散フィンであって、拡散フィンの巾はｙ方向に測定され、そして拡散フィンの長さはｘ方向に測定され、及び
●拡散フィンは、連続線として描かれ、個別のカットマスクは、それらをセグメントに分離するように描かれ、図１７Ａ／Ｂは、分離後の拡散フィンセグメントを示し；ある実施形態では、拡散フィン線端が拡散フィンレベルレイアウトで描かれるか又はカットマスクを使用して形成されることを理解されたい。
図１７Ａ／Ｂの例示的レイアウトにおいて、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続は、異なる導体層上にあり；それらの異なる導体層は、製造中に合併され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層であって、ある実施形態では、ゲート層と同じピッチであり、且つある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィンとの正、ゼロ又は負のオーバーラップ、
●ローカル相互接続部と拡散フィンソース／ドレイン及びゲート電極構造体との直結、 ●電源レールの下の共有ローカル相互接続部；ある実施形態では、電源レールの下のローカル相互接続部は省略されてもよい。
図１７Ａ／Ｂの例示的レイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●拡散フィン間のゲート電極構造体接触部、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●金属の位置は、ｘ及びｙ方向の一方又は両方に固定され、
●同じ層にある出力ノード及び入力ノードピン、
●上部及び下部のワイドな電源レールは共有され；電源レールは、当接により左及び右に接続され；ローカル相互接続部への電源レール接触部は、共有され、
●金属は、屈曲部を有し、ある実施形態では、金属相互接続部の屈曲部は、隣接する拡散フィン間の中心にあり、又、ある実施形態では、ｙ方向に延びる金属相互接続部の垂直セグメントは、垂直のローカル相互接続部に沿ってｙ方向に延びるように垂直のローカル相互接続部と整列される。
図１８Ａ／Ｂは、本発明のある実施形態により、接触部が水平のローカル相互接続部に接続され、そして水平のローカル相互接続部が垂直のローカル相互接続部に直結される図１７Ａ／Ｂのレイアウトの変形例を示す。図１８Ｂは、図１８Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図１８Ａ／Ｂのレイアウトにおいて、拡散フィン、ゲート電極及びローカル相互接続層のカット部は、図示されていない。
図１９Ａ／Ｂは、本発明のある実施形態により、ローカル相互接続部への電源レール接触部が共有されず、且つ電源レールの下に共有ローカル相互接続部がない図１７Ａ／Ｂのレイアウトの変形例を示す。図１９Ｂは、図１９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図２０Ａ／Ｂは、本発明のある実施形態により、拡散フィンがセル境界に対して拡散フィン半ピッチだけオフセットされる図１９Ａ／Ｂのレイアウトの変形例を示す。図２０Ｂは、図２０Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図２０Ａ／Ｂのレイアウトは、ｍｅｔ１位置と同じである拡散フィン位置も含む。又、拡散フィンは、セルの上部及び下部に共有されない。又、図２０Ａ／Ｂは、ゲート電極及び拡散フィンの上部に位置する接触部も示す。又、図２０Ａ／Ｂは、異なる拡散フィン／ローカル相互接続部オーバーラップも示す。図２０Ａ／Ｂの特定レイアウトでは、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖが領域２００１において互いにオーバーラップするように示されているが、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖは、領域２００１において互いに接触しないことを理解されたい。これは、図２１Ａ／Ｂの領域２００１についても言えることである。しかしながら、他のレイアウトでは、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖは、それらが互いに交差する位置において互いに接触するようにされてもよいことも理解されたい。
図２１Ａ／Ｂは、本発明のある実施形態により、最小巾の電源レールと、拡散フィンの負の垂直ローカル相互接続部の重畳とを有する図２０Ａ／Ｂのレイアウトの変形例を示す。図２１Ｂは、図２１Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図２２Ａ／Ｂは、本発明のある実施形態により、最小巾の電源レールを有し、電源レールの下に共有ローカル相互接続部も拡散フィンもなく、ｐフィンとｎフィンとの間に大きなスペースがある図１７Ａ／Ｂのレイアウトの変形例を示す。図２２Ｂは、図２２Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図２３Ａ／Ｂは、本発明のある実施形態による図１７Ａ／Ｂのレイアウトの変形例を示す。図２３Ｂは、図２３Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２３Ａ／Ｂのレイアウトは、次の特徴を有する。
●単一方向性金属相互接続構造体、即ちリニアな形状の金属相互接続構造体、
●電源レールの下には共有ローカル相互接続部もフィンもない、
●最も高い金属層に１つの入力ピンがあり、そしてその下の金属層に別の入力ピン及び出力ピンがあり、
●ローカル相互接続部から分離されたゲート電極接触部。
又、図２３Ａ／Ｂは、左右の縁においてカットされる前の拡散フィンも示す。
図２４Ａ／Ｂは、本発明のある実施形態による図２３Ａ／Ｂのレイアウトの変形例を示す。図２４Ｂは、図２４Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２４Ａ／Ｂのレイアウトは、次の特徴を有する。
●金属ピッチより小さい拡散フィンピッチ；金属ピッチの半分の拡散フィンピッチ、
●拡散フィン間に示されたゲート電極及びローカル相互接続部のカット部；別の実施形態では、拡散フィンのカット部の上にカット部があり；これは、１つ以上のトランジスタにおいて拡散フィンの数を減少し、
●最も高い金属層にある１つの入力ピン、その下の金属層にある別の入力ピン及び出力ピン、
●ｐ型及びｎ型の拡散フィン間の間隔は、最小値より大きく；ｐ型及びｎ型の拡散フィン区分間では１つ以上の拡散フィンが省略され、
●拡散フィンに配置されたゲート電極接触部、
●拡散フィンに配置されたローカル相互接続接触部、及び
●垂直のｍｅｔ２は、セル内でｘ方向に異なるオフセットをもつ。
図２５Ａ／Ｂは、本発明のある実施形態により、セルの高さが２倍にされた図２３Ａ／Ｂのレイアウトの変形例を示す。図２５Ｂは、図２５Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２５Ａ／Ｂのレイアウトは、図２３Ａ／Ｂのレイアウトにおける拡散フィンの合計数の２倍を含む。図２５Ａ／Ｂのレイアウトには拡散フィンのカット部が示されている。
図２６Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。図２６Ｂは、図２６Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２６Ａ／Ｂの例示的なレイアウトでは、ゲート電極層は、次の特徴部を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミーであり、
●ゲート電極層上のダミー構造体は、同じ寸法のものであり、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチにされたゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、
●電源レールの下のダミー構造体カット部、
●２つ以上のｐ型及びｎ型トランジスタをコントロールする単一のゲート電極構造体であって、製造プロセスにおいて後で分離されて、ゲート電極構造体２６０１及び２６０３で描かれたような２つ以上の個別のゲート電極を形成するもの、
●入力ネット２６０５に接続されたゲート電極構造体２６０１、及び入力ネット２６０７に接続されたゲート電極構造体２６０３で示されたように、２つ以上の異なるネットに接続され、２つ以上の異なる入力ネットに接続された同じｘ位置のゲート電極、及び
●同じｘ位置にある２つ以上のダミーセグメント。
図２６Ａ／Ｂの例示的レイアウトでは、拡散フィンは、次の特徴を含む。
●実質的に等しいピッチにより実質的に均一に離間された拡散フィンであって、それら拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満であり、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型及びｎ型拡散フィン、
●電源レールの下では１つ以上の拡散フィンが省略され、
●ｐ型区分とｎ型区分との間では拡散フィンが省略されず、
●実質的に等しい巾及び長さの各拡散フィン、及び
●ｎ型拡散フィン間に位置されたｐ型拡散フィン、その逆もある。
図２６Ａ／Ｂの例示的レイアウトでは、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続部が異なる導体層にあり、それらの異なる導体層は、互いに分離され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層；ある実施形態では、ゲート層と同じピッチで；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、及び
●ローカル相互接続部と拡散フィンとの正のオーバーラップ。
図２６Ａ／Ｂの例示的なレイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●拡散フィン間のゲート電極構造体接触部、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●出力ノード上の実質的にリニアな形状の導体、
●異なる層上の出力ノード及び入力ノードピン、
●上部及び下部の電源レールに対向する中央部の電源レールであって；上部及び下部の電源レールは共有され、全ての電源レールは、当接により左及び右に接続し、及び
●最も高い金属レベルにおける出力ノード。
図２７Ａ／Ｂは、本発明のある実施形態による図２６Ａ／Ｂのレイアウトの変形例を示す図である。図２７Ｂは、図２７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２７Ａ／Ｂのレイアウトは、次の特徴を含む。
●ゲート導体は、カット形状２７０１を含むカット層のようなカット層と共に描かれ、 ●ゲート導体２７０３及び２７０５のように、異なるネットに各々接続され、入力ネットに各々接続され、多数のフィンで構成されたｐ型及びｎ型トランジスタを各々コントロールする同じｘ位置の２つのゲート導体セグメント、及び
●最も高い金属層上の１つの入力ピン、その下の金属層上の別の入力ピン及び出力ピン。
図２８Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す。図２８Ｂは、図２８Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２８Ａ／Ｂの例示的なレイアウトにおいて、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミー、
●３つ以上のゲート電極構造体は、同じ寸法、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチであるゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、及び
●電源レールの下のダミー構造体カット部。
図２８Ａ／Ｂの例示的レイアウトを含めて、ここに提示するいずれの図も、特定の実施形態に基づき、ｐ型拡散フィンとして定義されたタイプ１の拡散フィン及びｎ型拡散フィンとして定義されたタイプ２の拡散フィンを有するか、或いはｎ型拡散フィンとして定義されたタイプ１の拡散フィン及びｐ型拡散フィンとして定義されたタイプ２の拡散フィンを有することを理解されたい。図２８Ａ／Ｂの例示的レイアウトでは、拡散フィンは、次の特徴を有する。
●実質的に等しいピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●異なる数のｐ型対ｎ型拡散フィン、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
図２８Ａ／Ｂの例示的レイアウトでは、ローカル相互接続部は、次の特徴を有する。
●ゲート電極及び拡散フィンソース／ドレイン接続部は、導体層から直接であり、
●ソースドレイン接続のためにゲートに平行な実質的にリニアな導体層であって；ある実施形態では、ゲート層と同じピッチであり；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィン及びゲート電極構造体とのゼロ又は負のオーバーラップ、
●ローカル相互接続部は、２段階で構成され、即ち最初に、垂直のローカル相互接続構造体、それに続いて、水平のローカル相互接続構造体；各段階は、１組のリニアな、一方向性のローカル相互接続構造体を生成し、及び
●それとは別に、２つの個別のローカル相互接続層があり、即ち１つは、垂直のローカル相互接続層、及び１つは、水平のローカル相互接続層。
図２８Ａ／Ｂの例示的レイアウトでは、高レベルのｍｅｔ１相互接続層は、次の特徴を有する。
●拡散フィンは、電源レールの下に配置でき、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、全てのローカル相互接続部をその上の金属層に接続し、及び
●接触部は、どこにでも配置できる。
図２９Ａ／Ｂは、本発明のある実施形態により、ｎ型トランジスタの２つのゲート電極構造体間にローカル相互接続構造体が存在しない図２８Ａ／Ｂのレイアウトの変形例を示す。図２９Ｂは、図２９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。
図３０Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する例示的なセルレイアウトを示す図である。図３０Ｂは、図３０Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図３０Ａ／Ｂの例示的レイアウトでは、ゲート電極層は、次の特徴を有する。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミーであり、
●３つ以上のゲート電極構造体は、同じ寸法のものであり、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチにされたゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、及び
●電源レールの下のダミー構造体カット部
図３０Ａ／Ｂの例示的レイアウトでは、拡散フィンは、次の特徴を有する。
●実質的に等しいピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型対ｎ型拡散フィン、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
図３０Ａ／Ｂの例示的レイアウトでは、ローカル相互接続部は、次の特徴を有する。
●ゲート電極及び拡散フィンソース／ドレイン接続部は、導体層から直接であり、
●ソースドレイン接続のためにゲートに平行な実質的にリニアな導体層であって；ある実施形態では、ゲート層と同じピッチであり；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィン及びゲート電極構造体とのゼロ又は負のオーバーラップ、
●ローカル相互接続部は、２段階で構成され、即ち最初に、垂直のローカル相互接続構造体、それに続いて、水平のローカル相互接続構造体；各段階は、１組のリニアな、一方向性のローカル相互接続構造体を生成し、
●ある実施形態では、垂直及び水平のローカル相互接続構造体は、互いに交差し接続するように形成され、それにより、二次元的に変化するローカル相互接続構造体、即ち屈曲部を伴うローカル相互接続構造体を形成し、及び
●それとは別に、２つの個別のローカル相互接続層があり、即ち１つは、垂直のローカル相互接続層、及び１つは、水平のローカル相互接続層。
図３０Ａ／Ｂの例示的レイアウトでは、高レベルのｍｅｔ１相互接続層は、次の特徴を有する。
●拡散フィンを電源レールの下に配置でき、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●ｍｅｔ１相互接続構造体は、ゲート電極構造体と同じピッチに従って位置され、
●接触部は、全てのローカル相互接続部をその上の金属層に接続し、及び
●接触部は、どこにでも配置できる。
図３１Ａは、本発明のある実施形態により、ゲート電極及びローカル相互接続線端ギャップが実質的に拡散フィン間の中心にある例示的なｓｄｆｆセルを示す。図３１Ａにおいて、ゲート電極線端ギャップは、円形にされている。図３１Ｂは、図３１Ａの例示的なｓｄｆｆセルレイアウトを示し、ローカル相互接続線端ギャップは、円形にされた拡散フィン間の実質的に中心にある。図３１Ａ及び３１Ｂに基づき、全てのゲート電極及び垂直相互接続線端ギャップが拡散フィン間の実質的に中心にあるセルライブラリーアーキテクチャーが生成されることを理解されたい。図３１Ｃは、本発明のある実施形態により、拡散フィン端がｘ方向に互いにオーバーラップする２つの隣接ゲート電極構造体間に領域３１０５の注釈を伴う図３１Ａ及び３１Ｂの例示的なｓｄｆｆセルレイアウトを示す。
図３２−３４は、本発明のある実施形態による標準的なセル回路レイアウトの一部分の３つの例を示す。図３２は、全ての接触層構造体が拡散フィン間に配置された例示的レイアウトを示す。図３３及び３４は、全ての接触層構造体が拡散フィン上に配置された例示的レイアウトを示す。図３２の例では、ゲート電極線端ギャップは、ある場合には、円３２０１で示すように、実質的に拡散フィン上の中心にあり、そしてある場合には、ゲート電極線端ギャップは、円３２０３で示すように、実質的に拡散フィン間の中心にある。全ての接触層構造体を拡散フィン上に配置するセルアーキテクチャーを使用することにより、全てのゲート電極線端ギャップは、図３３及び３４に円３３０１で示すように、実質的に拡散フィン間の中心にある。その１つの利益は、ゲート電極線端ギャップが全て固定ピッチのことである。製造上の観点から、ゲート電極線端ギャップが拡散フィン上の中心にあるか又は拡散フィン間の中心にあるかは問題でない。しかしながら、ゲート電極線端ギャップが、図３２の例のように、混合されないことは問題である。ゲート電極線端ギャップを全て同じピッチにすることで、ゲート電極製造プロセスが安価になるか、より信頼性が高くなるか、又はその両方となる。
図３５Ａないし６９Ａは、ｆｉｎＦＥＴトランジスタを使用して交差結合トランジスタ構成を実施できる異なる方法の例を示す種々のセルレイアウトである。図３５Ａないし６９Ａの交差結合レイアウトは、２入力マルチプレクサ回路（ＭＵＸ２）に関して示されている。図３５Ｃは、本発明のある実施形態により、図３５Ａ／Ｂから４７Ａ／Ｂ、及び６３Ａ／Ｂから６７Ａ／Ｂのレイアウトの回路図である。図４８Ｃは、本発明のある実施形態により、図４８Ａ／Ｂから５８Ａ／Ｂのレイアウトの回路図である。図５９Ｃは、本発明のある実施形態による図５９Ａ／Ｂのレイアウトの回路図である。図６０Ｃは、本発明のある実施形態により、図６０Ａ／Ｂから６２Ａ／Ｂ並びに図６８Ａ／Ｂから６９Ａ／Ｂのレイアウトの回路図である。図７１は、本発明のある実施形態による図７１Ａ／Ｂ及び７７Ａ／Ｂのレイアウトの回路図である。図７２Ｃは、本発明のある実施形態による図７２Ａ／Ｂから７６Ａ／Ｂのレイアウトの回路図である。左右の縁のトランジスタは、ＭＵＸ２機能を得るために交差結合に追加される。交差結合回路との他の機能については、それらは、異なるものでよい。図３５Ｂから６９Ｂは、各々、図３５Ａから６９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで描かれ、そして回路のノードは、セルレイアウトの回路図に基づいて識別される。又、交差結合トランジスタの接続は、図３５Ａから６９Ａでは、線ｃｃ１及びｃｃ２で識別される。
図３５Ａ／Ｂから４７Ａ／Ｂ及び図６３Ａ／Ｂから６７Ａ／Ｂは、両ロジック経路に伝送ゲートを有する交差結合トランジスタ構成を示すもので、全ての内部ノードがｐ型とｎ型との間に接続をもつことを要求する。図４８Ａ／Ｂから５７Ａ／Ｂは、大きなトランジスタをもつロジック経路には伝送ゲートを有しそして他の経路には３状態ゲートを有する交差結合トランジスタ構成を示す。３状態ゲートは、内部ノードにおいてｐ型拡散とｎ型拡散との間に接続を要求しない。
図５８Ａ／Ｂから５９Ａ／Ｂは、小さなトランジスタをもつロジック経路には伝送ゲートを有しそして他の経路には３状態ゲートを有する交差結合トランジスタ構成を示す。３状態ゲートは、内部ノードにおいてｐ型拡散とｎ型拡散との間に接続を要求しない。
図６０Ａ／Ｂから６２Ａ／Ｂ及び図６８Ａ／Ｂから６９Ａ／Ｂは、両ロジック経路に３状態ゲートを有する交差結合トランジスタ構成を示す。
図６３Ａ／Ｂから６９Ａ／Ｂは、ｎ型拡散フィンの数に等しい数のｐ型拡散フィンを有するセルレイアウトを示す。他の図３５Ａ／Ｂから６２Ａ／Ｂの幾つかは、ｎ型拡散フィンの数に等しくない数のｐ型拡散フィンを有するセルレイアウトを示す。
図４０Ａ／Ｂは、水平／垂直ローカル相互接続構造体間の緊密な間隔を使用するセルレイアウトを示す。図３７Ａ／Ｂ、４５Ａ／Ｂ及び４９Ａ／Ｂは、拡散フィン間の大きな間隔を使用するセルレイアウトの例を示す。図６３Ａ／Ｂから６９Ａ／Ｂは、拡散フィン間の緊密な間隔を使用するセルレイアウトの例を示す。図４３Ａ／Ｂ及び４４Ａ／Ｂは、拡散フィンをワイヤとして使用するセルレイアウトの例を示す。
図３５Ａ／Ｂから４１Ａ／Ｂ、４８Ａ／Ｂから６５Ａ／Ｂ、及び６８Ａ／Ｂから６９Ａ／Ｂは、分割ゲートをもたない高密度ゲート電極構造体実施を使用するセルレイアウトの例を示す。図４２Ａ／Ｂから４７Ａ／Ｂ及び６６Ａ／Ｂから６７Ａ／Ｂは、配線が少なく且つトランジスタサイズが大きい分割ゲート実施を使用するセルレイアウトの例を示す。
図３５Ａ／Ｂから６９Ａ／Ｂは、種々のセルレイアウトに対する多数の異なる配線例を示すセルレイアウトを例示する。図３５Ａ／Ｂから６９Ａ／Ｂは、ゲート電極層内で可能であればゲート電極エンドキャップの延長及びダミー構造体の使用を含めて、完全にポピュレートされたゲート電極層の使用を示すセルレイアウトの例を示す。図３５Ａ／Ｂから６９Ａ／Ｂに示されたセルレイアウトの幾つかは、セルの上部及び下部にカット部をもたない、即ち製造プロセス中のマスクカット操作の前の、ダミーゲート電極層構造体の例を示す。セルレイアウトの幾つか、例えば、図５３Ａ／Ｂから５５Ａ／Ｂ及び図６６Ａ／Ｂは、電源バスが省略された例示的なセルレイアウトを示す。
図３５Ａ／Ｂから６９Ａ／Ｂのこれら交差結合トランジスタ構成は、各層及び層の結合体上に形成された構造体を含み、そして前記セルレイアウト特徴の多くは、互いに独立して適用することができる。図３５Ａ／Ｂから６９Ａ／Ｂのセルレイアウトは、ｆｉｎＦＥＴベースの交差結合トランジスタ構成で何が行えるかの例を示すもので、包含される全組の考えられるセルレイアウト構成を表わすものではないことを理解されたい。図３５Ａ／Ｂから６９Ａ／Ｂの種々のセルレイアウト例に示された特徴のいずれかを結合して、付加的なセルレイアウトを生成することができる。
線パターンを直接分析するには光学的解像度が充分でないテクノロジーは、ある形態のピッチ分割を使用する。ピッチ分割は、スペーサを使用するか、又は達成可能な解像度で多数の露出ステップを通して、自己整列される。例えば、最終レンズの浸水を使用し且つウェハの一部分を露出させるＡｒＦエキシマレーザスキャナでは、光学的解像度が〜４０ｎｍに制限される。これは、波長が１９３ｎｍで、有効開口数が１．３５の場合に、０．２８のｋ１値に対応する。拡散フィン層、ゲート電極層、及びピッチ分割で形成された他の層の場合に（例えば、スペーサ二重パターン化、スペーサ四重パターン化、多重露出のリソ・エッチ・リソ・エッチ(Litho-Etch-Litho-Etch)、等）、たとえレイアウトが導電性構造体、即ち線、に対して均一ピッチ（長手方向中心線対長手方向中心線ピッチ）で行われても、製造時の導電性構造体は、処理変動のためにターゲットから若干ずれて終了となり、複数（例えば、２、４、等）のピッチがウェハ上で終了となる。
ピッチ分割は、自己整列スペーサ解決策又は複数リソグラフィー露出のいずれかで、例えば、２でのピッチ分割(pitch-devision-by-2)や、４でのピッチ分割のように、何回か適用することができる。４でのピッチ分割は、約１１ｎｍの線／スペースを達成することが報告されている。ピッチ分割の１つの制約は、得られる線パターンがパターン内に若干異なるピッチを有することである。例えば、２でのピッチ分割の場合に、それは、２本の線のグループが１つのピッチを有し、２本の線の次のグループが若干異なるピッチを有し、２本の線の次のグループが第１のグループと同じピッチを有し、等々となることを意味する。出来上がったウェハにおける結果は、均一の固定のピッチであることが意図された線が、２又は４又は他の複数のピッチで終了することになる。自己整列スペーサの場合には、元のコア線パターンが固定の均一ピットで描かれる。複数露出の場合には、各露出が均一の固定ピッチで線を描く。ピッチ分割プロセスにより導入される非均一ピッチは、最終ピッチのほぼ１０％以下となる。例えば、５０ｎｍの最終ターゲットピッチの場合に、２本の線の各グループのピッチは、相違が５ｎｍ未満である。
制約のあるゲートレベルレイアウトアーキテクチャー
上述したｆｉｎＦＥＴトランジスタを合体した種々の回路レイアウトを、制約のあるゲートレベルレイアウトアーキテクチャー内で実施することができる。ゲートレベルについては、多数の平行な垂直線がレイアウトを横切って延びるように定義される。これらの平行な垂直線は、レイアウト内での種々のトランジスタのゲート電極の配置をインデックスするのに使用されるので、ゲート電極トラックと称される。ある実施形態では、ゲート電極トラックを形成する平行な垂直線は、それらの間の垂直間隔を特定のゲート電極ピッチに等しくすることで定義される。それ故、ゲート電極トラックにおけるゲート電極セグメントの配置は、指定のゲート電極ピッチに対応する。別の実施形態では、ゲート電極トラックは、指定のゲート電極ピッチ以上の可変ピッチで離間される。
図７０Ａは、本発明のある実施形態により、制約のあるゲートレベルレイアウトアーキテクチャー内に画成されたゲート電極トラック７０−１Ａから７０−１Ｅの一例を示す。ゲート電極トラック７０−１Ａから７０−１Ｅは、チップのゲートレベルレイアウトを横切って延びる平行仮想線によって形成され、それらの間の垂直間隔は、指定のゲート電極ピッチ７０−３に等しい。
制約のあるゲートレベルレイアウトアーキテクチャー内で、ゲートレベル特徴部レイアウトチャンネルが、所与のゲート電極トラックに隣接してゲート電極トラック間に延びるように所与のゲート電極トラックの周りに画成される。例えば、ゲートレベル特徴部レイアウトチャンネル７０−５Ａから７０−５Ｅは、各々、ゲート電極トラック７０−１Ａから７０−１Ｅの周りに画成される。各ゲート電極トラックは、それに対応するゲートレベル特徴部レイアウトチャンネルを有することを理解されたい。又、既定のレイアウトスペースの縁に隣接して、例えば、セル境界に隣接して位置するゲート電極トラックについては、それに対応するゲートレベル特徴部レイアウトチャンネルは、ゲートレベル特徴部レイアウトチャンネル７０−５Ａ及び７０−５Ｅで示されたように、既定のレイアウトスペース以外に仮想ゲート電極トラックがあるかのように、延びることを理解されたい。更に、各ゲートレベル特徴部レイアウトチャンネルは、それに対応するゲート電極トラックの全長に沿って延びるように画成されることも理解されたい。従って、各ゲートレベル特徴部レイアウトチャンネルは、ゲートレベルレイアウトに関連したチップの一部分内でゲートレベルレイアウトを横切って延びるように画成される。
制約のあるゲートレベルレイアウトアーキテクチャー内で、所与のゲート電極トラックに関連したゲートレベル特徴部が、所与のゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネル内に画成される。隣接するゲートレベル特徴部は、トランジスタ、即ちここに開示するｆｉｎＦＥＴトランジスタのゲート電極を画成する部分と、トランジスタのゲート電極を画成しない部分の両方を含む。従って、隣接するゲートレベル特徴部は、拡散領域、即ち拡散フィンと、その下のチップレベルの誘電体領域との両方の上に延びることができる。
ある実施形態では、トランジスタのゲート電極を形成するゲートレベル特徴部の各部分は、実質的に所与のゲート電極トラックの中心に来るように位置される。更に、この実施形態では、トランジスタのゲート電極を形成しないゲートレベル特徴部の部分は、所与のゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネル内に位置される。それ故、所与のゲートレベル特徴部のゲート電極部分が、所与のゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラックの中心に来る限り、且つ所与のゲートレベル特徴部が、隣接するゲートレベルレイアウトチャンネルにおける他のゲートレベル特徴部に対して設計ルール間隔要件に合致する限り、所与のゲートレベル特徴部を、所与のゲートレベル特徴部レイアウトチャンネル内の本質的にどこにでも画成することができる。更に、隣接するゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネルに画成されたゲートレベル特徴部間では物理的な接触が禁止される。
図７０Ｂは、本発明のある実施形態により、多数の例示的なゲートレベル特徴部７００１−７００８が画成された図７０Ａの例示的な制約付きゲートレベルレイアウトアーキテクチャーを示す。ゲートレベル特徴部７００１は、ゲート電極トラック７０−１Ａに関連したゲートレベル特徴部レイアウトチャンネル７０−５Ａ内に画成される。ゲートレベル特徴部７００１のゲート電極部分は、実質的にゲート電極トラック７０−１Ａの中心に来る。又、ゲートレベル特徴部７００１の非ゲート電極部分は、ゲートレベル特徴部７００２及び７００３が隣接するゲートレベル特徴部レイアウトチャンネル７０−５Ｂ内に画成されるようにして設計ルール間隔要件を維持する。同様に、ゲートレベル特徴部７００２から７００８は、各ゲートレベル特徴部レイアウトチャンネル内に画成され、それらのゲート電極部分は、それらの各ゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラックの実質的に中心に来るようにされる。又、ゲートレベル特徴部７００２から７００８の各々は、ゲートレベル特徴部が隣接するゲートレベル特徴部レイアウトチャンネル内に画成されるようにして設計ルール間隔要件を維持し、そして隣接するゲートレベル特徴部レイアウトチャンネル内に画成された別のゲートレベル特徴部との物理的な接触を回避することも明らかである。
ゲート電極は、拡散構造体、即ち拡散フィン上に延びる各ゲートレベル特徴部の一部分に対応し、ここで、各ゲートレベル特徴部は、ゲートレベル特徴部レイアウトチャンネル内に完全に画成される。各ゲートレベル特徴部は、隣接するゲートレベル特徴部レイアウトチャンネル内に画成された別のゲートレベル特徴部に物理的に接触せずにそのゲートレベル特徴部レイアウトチャンネル内に画成される。図７０Ｂの例示的なゲートレベル特徴部レイアウトチャンネル７０−５Ａから７０−５Ｅにより示されたように、各ゲートレベル特徴部レイアウトチャンネルは、所与のゲート電極トラックに関連し、そしてレイアウト領域に対応し、このレイアウト領域は、所与のゲート電極トラックに沿って、且つ所与のゲート電極トラックから、それに隣接するゲート電極トラック、又はレイアウト境界の外側の仮想ゲート電極トラックのいずれか近い方へと各々逆方向に垂直に外方に延びるものである。
あるゲートレベル特徴部は、その長さに沿って多数の位置に画成された１つ以上の接触ヘッド部分を有する。所与のゲートレベル特徴部の接触ヘッド部分は、ゲート接触構造体を受け入れるに充分なサイズの高さ及び巾を有するゲートレベル特徴部のセグメントとして画成される。この例において、「巾」は、所与のゲートレベル特徴部のゲート電極トラックに垂直な方向に基板を横切って定義され、そして「高さ」は、所与のゲートレベル特徴部のゲート電極トラックに平行な方向に基板を横切って定義される。ゲートレベル特徴部の巾及び高さは、セル内のゲートレベル特徴部の向きに基づいて、セルの巾Ｗ及びセルの高さＨに対応しても、しなくてもよい。以上に鑑み、ゲートレベル特徴部の接触ヘッドは、本質的に、方形又は長方形を含むレイアウト形状により画成できることが明らかであろう。又、レイアウト要件及び回路設計に基づき、ゲートレベル特徴部の所与の接触ヘッド部分は、その上に画成されるゲート接触部を有してもよいし、そうでなくてもよい。
ここに開示する幾つかの実施形態のゲートレベルは、上述したように、制約のあるゲートレベルとして定義される。ゲートレベル特徴部のあるものは、トランジスタ装置のゲート電極を形成する。ゲートレベル特徴部の他のものは、ゲートレベル内の２点間に延びる導電性セグメントを形成する。又、ゲートレベル特徴部の他のものは、集積回路の動作に対して機能しない。ゲートレベル特徴部の各々は、機能に関わりなく、隣接するゲートレベル特徴部レイアウトチャンネルと共に画成された他のゲートレベル特徴部に物理的に接触せずに、それらの各ゲートレベル特徴部レイアウトチャンネル内でゲートレベルを横切って延びるように画成されることを理解されたい。
ある実施形態では、ゲートレベル特徴部は、製造及び設計プロセスにおいて正確に予想でき及び最適化できる限定数のコントロールされるレイアウト形状対形状リソグラフィー相互作用を与えるように画成される。この実施形態では、ゲートレベル特徴部は、高い確率で正確に予想及び軽減できない悪いリソグラフィー相互作用をレイアウト内に導入するレイアウト形状対形状空間的関係を回避するように画成される。しかしながら、ゲートレベルレイアウトチャンネル内のゲートレベル特徴部の方向の変化は、対応するリソグラフィー相互接続を予想及び管理できるときには、受け容れることができる。
ゲートレベル特徴部の各々は、機能に関わりなく、所与のゲート電極トラックに沿ったゲートレベル特徴部が、非ゲートレベル特徴部を使用せずに、異なるゲート電極トラックに沿って画成された別のゲートレベル特徴部へゲートレベル内で直結するように構成されることがないように、画成されることを理解されたい。更に、異なるゲート電極トラックに関連した異なるゲートレベルレイアウトチャンネル内に配置されたゲートレベル特徴部間の各接続は、高い相互接続レベルで画成された１つ以上の非ゲートレベル特徴部を通して、即ちゲートレベルより上の１つ以上の相互接続レベルを通して、又はゲートレベル以下のローカル相互接続特徴部により、なされる。
図７１Ａ／Ｂから７７Ａ／Ｂは、本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の例示的なＳＤＦＦ回路レイアウトを示す。図７１Ｃは、本発明のある実施形態による図７１Ａ／Ｂ及び７７Ａ／Ｂのレイアウトの回路図である。図７２Ｃは、本発明のある実施形態による図７２Ａ／Ｂから７６Ａ／Ｂのレイアウトの回路図である。図７１Ｂから７７Ｂは、各々、図７１Ａから７７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで描かれ、そして回路のノードは、セルレイアウトの回路図に基づいて識別される。図７１Ａ／Ｂから７７Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、次の特徴を含む。
１．ゲート導体
ａ．実質的に均一に離間されたゲート導体。
ｂ．カットしたマスクで形成される均一なゲート導体線端ギャップであって、ローカル相互接続を回避するために、又はカットを必要としない大きなゲート導体線端ギャップを許すに充分なスペースがある場合には、大きなゲート導体線端ギャップと結合される。
ｃ．ある場合には金属の使用を減少するために、即ち高レベル相互接続の使用を減少するために、ワイヤとして使用される幾つかのゲート導体。
２．拡散フィン
ａ．実質的に均一に離間された拡散フィン。
ｂ．ｐ型とｎ型との間、及び上部及び下部のセル縁において省略される拡散フィン。
ｃ．拡散フィンの巾対スペース関係は、変化してもよく、又は図７１Ａ／Ｂから７７Ａ／Ｂの例に描かれたように実質的に等しい関係を有してもよい。
３．ローカル相互接続
ａ．ローカル相互接続構造体は、拡散フィン及びゲート導体に直結できる。
ｂ．ローカル相互接続構造体は、接触層を通して金属１（ｍｅｔ１又はＭ１）に接続できる。
ｃ．図７６Ａ／Ｂに一例として示すような水平及び垂直ローカル相互接続構造体は、個別の設計層を使用して製造され、即ち個別のマスク層を使用して製造される。
ｄ．水平及び垂直ローカル相互接続構造体は、同じ層上にあり、即ち図７１Ａ／Ｂから７５Ａ／Ｂ、及び７７Ａ／Ｂの例に示されたように同じマスク層上にある。又、製造中に、水平及び垂直ローカル相互接続構造体は、２つの個別の段階又は単一の段階で製造することができる。
ｅ．ローカル相互接続構造体は、拡散フィン及びゲート導体と正、ゼロ又は負のオーバーラップを有する。
ｆ．垂直のローカル相互接続構造体は、ゲート導体から半ピッチのオフセットで、ゲート導体と同様のピッチである。
４．接触部
ａ．接触部は、ローカル相互接続構造体を金属１（ｍｅｔ１又はＭ１）に接続するように画成される。
ｂ．ローカル相互接続構造体は、接触部において正、ゼロ又は負のオーバーラップを有する。
ｃ．金属１（ｍｅｔ１又はＭ１）は、接触部において正、ゼロ又は負のオーバーラップを有する。
５．金属２（ｍｅｔ２又はＭ２）
ａ．金属２構造体は、ある実施形態では、単一方向性であり、即ちリニアな形状である。
ｂ．金属２構造体は、水平（ｘ）及び／又は垂直（ｙ）方向に延びる。
図７１Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、とりわけ、次の特徴を示す。
●金属２は、内部配線に使用されない。
●金属２は、電源レールに使用される。
●３状態及び伝送ゲート交差結合トランジスタ構造体が使用される。
●ローカル相互接続構造体は、水平（ｘ）及び垂直（ｙ）の両方向に延びる。
●あるゲート導体は、ワイヤとして使用され、そしてトランジスタのゲート電極を形成しない。
●ゲート導体のカット部が種々の位置及び組み合わせで設けられる。
●ゲート導体のカット部は、サイズが均一である。
●ゲート導体層が完全にポピュレートされ、即ち少なくとも１つのゲート導体がセル内の各利用可能なゲート導体ピッチ位置に位置される。
図７２Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、とりわけ、次の特徴を示す。
●金属２構造体は、垂直（ｙ）方向の内部配線に使用される。
●図７１Ａ／Ｂの例より高密度の回路レイアウト。
●３状態及び伝送ゲートの両交差結合トランジスタ構造体が使用される。
●ゲート導体層が完全にポピュレートされ、即ち少なくとも１つのゲート導体がセル内の各利用可能なゲート導体ピッチ位置に位置される。
●ゲート導体カット部が示される。
●実質的に均一なゲート導体カット部が、種々の組み合わせで及び／又はレイアウトを最適にする位置に使用される。
図７３Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、ゲート導体及び金属２層の両方を垂直（ｙ方向）配線に使用するＳＤＦＦ回路の形態を示す。図７４Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、水平、即ちｘ方向に向けられた金属２構造体を内部配線に使用するＳＤＦＦ回路の形態を示す。図７５Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、これも水平、即ちｘ方向に向けられた金属２構造体を内部配線に使用するＳＤＦＦ回路の別の形態を示す。図７６Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、内部金属２導体を除去できるように水平ローカル相互接続部及び垂直ローカル相互接続部が個別の導体として使用される図７２Ａ／Ｂのレイアウトの変形例を示す。図７７Ａ／Ｂの例示的なＳＤＦＦ回路レイアウトは、金属２の使用を最小にし且つトランジスタの密度を最大にするように回路構造体を画成する別の仕方を示す部分ＳＤＦＦレイアウトである。
ここに述べる回路レイアウト及び説明に基づき、ある実施形態では、以下の特徴の１つ以上を使用できることを理解されたい。
●共同整列及び隣接配置の拡散フィン端間の分離距離（即ち、拡散フィンカット距離）は、ゲート電極ピッチのサイズより小さい。
●垂直のローカル相互接続構造体は、拡散フィンの１つの縁（水平に向けられた縁）において拡散フィン（水平に向けられた）にオーバーラップし；このケースでは、垂直のローカル相互接続構造体を分離するのに使用される（カットマスクの）あるカット部が拡散フィンにタッチ又はオーバーラップするように画成される。
●水平のローカル相互接続構造体は、ゲート電極構造体の１つの縁（垂直に向けられた縁）において（垂直に向けられた）ゲート電極構造体にオーバーラップする。
●ゲートエンドキャップのサイズ（即ち、ゲート電極構造体がその下の拡散フィンを越えて延びる距離）は、１つ以上の拡散フィンピッチのサイズ未満であるか、又は平均拡散フィンピッチのサイズ未満である。
●共同整列及び隣接配置のゲート電極構造体端間の分離距離（即ち、ゲート電極構造体カット距離）は、１つ以上の拡散フィンピッチのサイズ以下であるか、又は平均拡散フィンピッチのサイズ未満である。
●隣接配置のｎ型及びｐ型拡散フィン間の長手方向中心線分離（拡散フィンに垂直な方向に測定した）は、１つ以上の拡散フィンピッチの整数倍、又は平均拡散フィンピッチの整数倍として定義される。
例示的な実施形態において、半導体装置は、基板、第１トランジスタ及び第２トランジスタを備えている。第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出するように構成される。第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出するように構成される。第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。又、第２拡散フィンの第１端又は第２端のいずれかが、第１拡散フィンの第１端と第２端との間で第１方向に位置される。
前記第１及び第２トランジスタは、第２方向に異なる位置に配置される。又、第１及び第２トランジスタの各々は、三次元ゲート付きトランジスタである。
前記第１トランジスタは、基板の上から見て第１方向に垂直な第２方向に長さに沿って延びる第１のリニア形状のゲート電極構造体を備えている。前記第２トランジスタは、基板の上から見て第１方向に垂直な第２方向に長さに沿って延びる第２のリニア形状のゲート電極構造体を備えている。第１拡散フィンの第１及び第２端の少なくとも一方は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に位置される。そして、第２拡散フィンの第１及び第２端の少なくとも一方は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に位置される。第１のリニア形状のゲート電極構造体は、第２のリニア形状のゲート電極構造体から間隔を置いて隣接配置される。
又、半導体装置は、第２方向に延びて第１及び第２のリニア形状のゲート電極構造体間に位置されたリニア形状のローカル相互接続構造体も備えている。リニア形状のローカル相互接続構造体は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に実質的に中心に置かれる。リニア形状のローカル相互接続構造体は、第１及び第２の拡散フィンの１つ以上に接続する。
又、半導体装置は、第１方向に延びて第１及び第２の拡散フィン間に位置されたリニア形状のローカル相互接続構造体も備えている。このリニア形状のローカル相互接続構造体は、第１及び第２の拡散フィン間で第２方向に実質的に中心に置かれる。又、このリニア形状のローカル相互接続構造体は、第１及び第２のゲート電極構造体の１つ以上に接続する。
第１方向に延びる前記リニア形状のローカル相互接続構造体は、第１のリニア形状のローカル相互接続構造体と称される。又、半導体装置は、第２方向に延びて第１及び第２のリニア形状のゲート電極構造体間に位置された第２のリニア形状のローカル相互接続構造体も備えている。第２のリニア形状のローカル相互接続構造体は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に実質的に中心に置かれる。又、第２のリニア形状のローカル相互接続構造体は、第１拡散フィン、第２拡散フィンの１つ以上に接続する。更に、ある実施形態では、第１のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第１のリニアなセグメントであり、そして第２のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第２のリニアなセグメントである。そして、ある例において、第１及び第２のリニア形状のローカル相互接続構造体は、互いに接続される。
半導体装置は、第１及び第２の拡散フィン間に配置された接触構造体も備えている。ある実施形態において、接触構造体は、実質的に第１拡散フィンと第２拡散フィンとの間の中心に置かれる。ある実施形態では、接触構造体は、第１のゲート電極構造体又は第２のゲート電極構造体のいずれかに接続される。
又、半導体装置は、第１及び第２のゲート電極構造体間に位置された接触構造体も備えている。ある実施形態では、接触構造体は、実質的に第１及び第２のゲート電極構造体間の中心に置かれる。又、ある実施形態では、半導体装置は、第１及び第２の拡散フィン間で第２方向に位置された導電性相互接続構造体を備え、接触構造体がこの導電性相互接続構造体に接続される。ある実施形態では、導電性相互接続構造体は、拡散フィンではない第１方向に延びる最低レベルの相互接続構造体である。
又、半導体装置は、第１及び第２の拡散フィン間で第１方向に位置された導電性相互接続構造体も備え、接触構造体がこの導電性相互接続構造体に接続される。ある実施形態では、導電性相互接続構造体は、高レベルの相互接続構造体である。
又、半導体装置は、１つ以上の相互接続構造体も備え、その１つ以上の相互接続構造体の幾つかは、第１方向に延びる１つ以上の相互接続セグメントを含む。ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントの幾つかは、第１及び第２の拡散フィン間に位置される。又、ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントの幾つかは、第１の拡散フィン又は第２の拡散フィンのいずれかの上に位置される。ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第１方向を向いた中心線間で第２方向に測定して第２方向相互接続ピッチに従って位置される。
ある実施形態では、第１及び第２の拡散フィンは、その第１及び第２の拡散フィンの各第１方向を向いた中心線間で第２方向に測定して拡散フィンピッチに従って位置され、その第２方向の相互接続ピッチは、拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。
ある実施形態では、第１及び第２の拡散フィンの各々は、第１方向に測定して第１拡散フィンピッチ又は第２方向に測定して第２拡散フィンピッチのいずれかに従って中心線配置され、第１及び第２の拡散フィンピッチは、第２方向に順次交番し、そして平均拡散フィンピッチは、第１及び第２拡散フィンピッチの平均値であり、第２方向相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。
ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチに等しい。ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチとは異なる。
上述した１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして高レベルの相互接続構造体は、基板に対してローカル相互接続構造体の上のレベルで形成された相互接続構造体である。
ある実施形態では、第１及び第２拡散フィンの各々は、第２方向に測定して第１拡散フィンピッチ又は第２方向に測定して第２拡散フィンピッチに従って中心線配置され、第１及び第２の拡散フィンピッチは、第２方向に順次交番し、そして平均拡散フィンピッチは、第１及び第２拡散フィンピッチの平均値である。又、第１方向に延びる１つ以上の相互接続セグメントは、第２方向に測定して第１相互接続ピッチ又は第２方向に測定して第２相互接続ピッチに従って中心線配置され、第１及び第２の相互接続ピッチは、第２方向に順次交番し、そして平均相互接続ピッチは、第１及び第２相互接続ピッチの平均値である。又、平均相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。
ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチに等しく、そして第１相互接続ピッチは、第２相互接続ピッチに等しい。ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチとは異なり、そして第１相互接続ピッチは、第２相互接続ピッチとは異なる。ある実施形態では、第１拡散フィンピッチは、第１相互接続ピッチに等しく、そして第２拡散フィンピッチは、第２相互接続ピッチに等しい。
又、半導体装置は、１つ以上の相互接続構造体も備え、その１つ以上の相互接続構造体の幾つかは、第２方向に延びる１つ以上の相互接続セグメントを含む。ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントの幾つかは、第１及び第２のゲート電極構造体間に位置される。ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントの幾つかは、第１のゲート電極構造体又は第２のゲート電極構造体のいずれかの上に位置される。
ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第２方向を向いた中心線間で第１方向に測定して第１方向相互接続ピッチに従って位置される。又、第１及び第２のゲート電極構造体は、その第１及び第２のゲート電極構造体の各第２方向を向いた中心線間で第１方向に測定してゲート電極ピッチに従って位置される。第１方向の相互接続ピッチは、ゲート電極ピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。
上述した１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして高レベルの相互接続構造体は、基板に対してローカル相互接続構造体の上のレベルで形成された相互接続構造体である。
又、ある実施形態では、半導体装置は、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第１の複数のトランジスタも備えている。第１の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成される。第１の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成される。第１の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列される。
又、半導体装置は、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第２の複数のトランジスタも備えている。第２の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成される。第２の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成される。第２の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列される。そして、第２の複数のトランジスタの拡散フィンの１つ以上の第１端は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される。
ある実施形態では、第２の複数のトランジスタの拡散フィンの第１端の各々は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される。ある実施形態では、第２の複数のトランジスタの拡散フィンの少なくとも１つは、第１の複数のトランジスタの少なくとも１つの拡散フィンからある間隔で隣接配置される。又、ある実施形態では、第１の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、又はｎ型及びｐ型トランジスタの組み合わせを含み、そして第２の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、又はｎ型及びｐ型トランジスタの組み合わせを含む。ある実施形態では、第１の複数のトランジスタは、ｎ型トランジスタであり、そして第２の複数のトランジスタは、ｐ型トランジスタである。
ある実施形態では、第１及び第２の複数の拡散フィンは、それらの各第１方向を向いた中心線を、第２方向で測定して第１拡散フィンピッチ及び第２方向で測定して第２拡散フィンピッチで画成された拡散フィン整列格子に実質的に整列させるように位置される。第１及び第２の拡散フィンピッチは、第２方向に交互のシーケンスで生じる。又、ある実施形態では、第１及び第２の複数のトランジスタの拡散フィンは、拡散フィン整列格子の少なくとも８つの連続整列位置の部分を集合的に占有する。
例示的な実施形態において、半導体装置を製造する方法が開示される。この方法は、基板を準備することを含む。又、この方法は、基板上に第１トランジスタを形成することも含み、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成される。又、この方法は、基板上に第２トランジスタを形成することも含み、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成される。又、第１及び第２のトランジスタは、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるように、形成される。
ここに開示するｆｉｎＦＥＴトランジスタを合体した回路レイアウトは、コンピュータ読み取り可能な媒体にデジタルフォーマットのような有形の形態で記憶できることを理解されたい。例えば、所与の回路レイアウトは、レイアウトデータファイルに記憶され、そしてセルの１つ以上のライブラリから選択することができる。レイアウトデータファイルは、ＧＤＳ II（グラフィックデータシステム）データベースファイル、ＯＡＳＩＳ（オープンアートワークシステム交換規格）データベースファイル、又は半導体装置レイアウトを記憶し及び通信するのに適した他の形式のデータファイルフォーマットとしてフォーマットされる。又、ここに開示するｆｉｎＦＥＴトランジスタを合体するセルのマルチレベルレイアウトは、大きな半導体装置のマルチレベルレイアウト内に含ませることができる。又、大きな半導体装置のマルチレベルレイアウトは、上述したもののようなレイアウトデータファイルの形態で記憶することができる。
又、ここに開示する発明は、コンピュータ読み取り可能な媒体においてコンピュータ読み取り可能なコードとして実施することができる。例えば、コンピュータ読み取り可能なコードは、レイアウトデータファイルを含み、その中に、ここに開示するｆｉｎＦＥＴトランジスタを合体するセルのレイアウトが記憶される。又、コンピュータ読み取り可能なコードは、ここに開示するｆｉｎＦＥＴトランジスタを含む１つ以上のレイアウトライブラリ及び／又はセルを選択するためのプログラムインストラクションも含む。レイアウトライブラリ及び／又はセルも、コンピュータ読み取り可能な媒体にデジタルフォーマットで記憶することができる。
ここに述べるコンピュータ読み取り可能な媒体は、コンピュータシステムにより後で読み取られるデータを記憶できる任意のデータストレージ装置である。コンピュータ読み取り可能な媒体は、例えば、ハードドライブ、ネットワーク取り付けストレージ（ＮＡＳ）、リードオンリメモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、並びに他の光学的及び非光学的データストレージ装置を含む。又、結合されるコンピュータシステムのネットワーク内に分散された多数のコンピュータ読み取り可能な媒体を使用して、コンピュータ読み取り可能なコードの各部分を記憶し、コンピュータ読み取り可能なコードがネットワーク内に分散形態で記憶され実行されるようにすることもできる。
例示的な実施形態において、データストレージ装置は、半導体装置のレイアウトをレンダリングするためにコンピュータ実行可能なプログラムインストラクションを記憶している。又、データストレージ装置は、基板に形成されるべき第１トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは、基板の表面から突出するように画成され、且つその第１拡散フィンは、その第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成される。又、データストレージ装置は、基板に形成されるべき第２トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは、基板の表面から突出するように画成され、その第２拡散フィンは、その第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つ第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成される。
ここに開示するｆｉｎＦＥＴトランジスタを合体する回路レイアウトは、半導体装置又はチップの一部分として製造できることを更に理解されたい。集積回路、メモリセル、等の半導体装置の製造では、半導体ウェハ上に特徴部を画成するために一連の製造作業が遂行される。ウェハは、シリコン基板上に画成されたマルチレベル構造体の形態の集積回路装置を含む。基板レベルにおいて、拡散領域及び／又は拡散フィンをもつトランジスタ装置が形成される。その後のレベルにおいて、相互接続金属化線がパターン化されて、トランジスタ装置に電気的に接続され、望ましい集積回路装置を画成する。又、パターン化された導電層は、誘電体材料により他の導電層から絶縁される。
以上、本発明の多数の実施形態を説明したが、当業者であれば、明細書を図面と共に読んだとき、種々の変更、追加、置き換え、及びその等効物を実現できることが明らかであろう。それ故、本発明は、その真の精神及び範囲内に入る全ての変更、追加、置き換え、及びその等効物を包含するものとする。
１００：ｆｉｎＦＥＴトランジスタ
１０２：拡散フィン
１０４：ゲート電極層
１０５：基板
１０６：ゲート酸化物層
１０７：コア
１０９：スペーサ
２０１：拡散フィン
２０３：拡散フィンピッチ
２０７：ゲート電極構造体
２０９：固定ゲートピッチ
２１１：ローカル相互接続構造体（ｌｉｈ）
２１３：ローカル相互接続構造体（ｌｉｖ）
２１５：金属１（ｍｅｔ１）相互接続構造体
２１７：接触部
２１９：ｍｅｔ２相互接続構造体
２００１：領域
２６０１、２６０３：ゲート電極構造体
２６０５、２６０７：入力ネット
８００１：領域
８００３：拡散フィン
９００１：ゲート電極トラック

Claims (53)

  1. 基板、第１トランジスタ、及び第２トランジスタを備え、
    前記第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するものであり、前記第１拡散フィンは、前記基板の表面から突出するように構成され、前記第１拡散フィンは、前記第１拡散フィンの第１端から前記第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成され、
    前記第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するものであり、前記第２拡散フィンは、前記基板の表面から突出するように構成され、前記第２拡散フィンは、前記第２拡散フィンの第１端から前記第２拡散フィンの第２端へ前記第１方向に長さに沿って延びるように構成され、前記第２拡散フィンは、前記第１拡散フィンから間隔を置いて隣接配置され、
    前記第２拡散フィンの第１端又は第２端のいずれかが、前記第１拡散フィンの第１端と第２端との間で前記第１方向に位置される、半導体装置。
  2. 前記第１及び第２トランジスタは、第２方向に異なる位置に配置される、請求項１に記載の半導体装置。
  3. 前記第１及び第２トランジスタの各々は、三次元ゲート付きトランジスタである、請求項１に記載の半導体装置。
  4. 前記第１トランジスタは、前記基板の上から見て前記第１方向に垂直な第２方向に長さに沿って延びる第１のリニア形状のゲート電極構造体を備え、
    前記第２トランジスタは、前記基板の上から見て前記第１方向に垂直な第２方向に長さに沿って延びる第２のリニア形状のゲート電極構造体を備え、
    前記第１拡散フィンの第１及び第２端の少なくとも一方は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に位置され、及び
    前記第２拡散フィンの第１及び第２端の少なくとも一方は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に位置される、請求項１に記載の半導体装置。
  5. 前記第１のリニア形状のゲート電極構造体は、前記第２のリニア形状のゲート電極構造体から間隔を置いて隣接配置される、請求項４に記載の半導体装置。
  6. 前記第２方向に延びて前記第１及び第２のリニア形状のゲート電極構造体間に位置されたリニア形状のローカル相互接続構造体を更に備えた、請求項４に記載の半導体装置。
  7. 前記リニア形状のローカル相互接続構造体は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に実質的に中心に置かれる、請求項６に記載の半導体装置。
  8. 前記リニア形状のローカル相互接続構造体は、前記第１及び第２の拡散フィンの１つ以上に接続する、請求項６に記載の半導体装置。
  9. 前記第１方向に延びて前記第１及び第２の拡散フィン間に位置されたリニア形状のローカル相互接続構造体を更に備えた、請求項４に記載の半導体装置。
  10. 前記リニア形状のローカル相互接続構造体は、前記第１及び第２の拡散フィン間で前記第２方向に実質的に中心に置かれる、請求項９に記載の半導体装置。
  11. 前記リニア形状のローカル相互接続構造体は、前記第１及び第２のゲート電極構造体の１つ以上に接続する、請求項９に記載の半導体装置。
  12. 前記リニア形状のローカル相互接続構造体は、第１のリニア形状のローカル相互接続構造体であり、前記半導体装置は、前記第２方向に延びて前記第１及び第２のリニア形状のゲート電極構造体間に位置された第２のリニア形状のローカル相互接続構造体を更に備えている、請求項９に記載の半導体装置。
  13. 前記第２のリニア形状のローカル相互接続構造体は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に実質的に中心に置かれる、請求項１２に記載の半導体装置。
  14. 前記第２のリニア形状のローカル相互接続構造体は、前記第１拡散フィン、前記第２拡散フィンの１つ以上に接続する、請求項１２に記載の半導体装置。
  15. 前記第１のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第１のリニアなセグメントであり、そして前記第２のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第２のリニアなセグメントである、請求項１２に記載の半導体装置。
  16. 前記第１及び第２のリニア形状のローカル相互接続構造体は、互いに接続される、請求項１５に記載の半導体装置。
  17. 前記第１及び第２の拡散フィン間に配置された接触構造体を更に備えた、請求項４に記載の半導体装置。
  18. 前記接触構造体は、実質的に前記第１拡散フィンと第２拡散フィンとの間の中心に置かれる、請求項１７に記載の半導体装置。
  19. 前記接触構造体は、前記第１のゲート電極構造体又は第２のゲート電極構造体のいずれかに接続される、請求項１８に記載の半導体装置。
  20. 前記第１及び第２のゲート電極構造体間に位置された接触構造体を更に備えた、請求項４に記載の半導体装置。
  21. 前記接触構造体は、実質的に前記第１及び第２のゲート電極構造体間の中心に置かれる、請求項２０に記載の半導体装置。
  22. 前記第１及び第２の拡散フィン間で前記第２方向に位置された導電性相互接続構造体を更に備え、前記接触構造体がこの導電性相互接続構造体に接続される、請求項２０に記載の半導体装置。
  23. 前記導電性相互接続構造体は、拡散フィンではない前記第１方向に延びる最低レベルの相互接続構造体である、請求項２２に記載の半導体装置。
  24. 前記第１及び第２の拡散フィン間で前記第１方向に位置された導電性相互接続構造体を更に備え、前記接触構造体がこの導電性相互接続構造体に接続される、請求項２０に記載の半導体装置。
  25. 前記導電性相互接続構造体は、高レベルの相互接続構造体である、請求項２２に記載の半導体装置。
  26. １つ以上の相互接続構造体を更に備え、該１つ以上の相互接続構造体の幾つかは、前記第１方向に延びる１つ以上の相互接続セグメントを含む、請求項４に記載の半導体装置。
  27. 前記第１方向に延びる１つ以上の相互接続セグメントの幾つかは、前記第１及び第２の拡散フィン間に位置される、請求項２６に記載の半導体装置。
  28. 前記第１方向に延びる１つ以上の相互接続セグメントの幾つかは、前記第１の拡散フィン又は第２の拡散フィンのいずれかの上に位置される、請求項２６に記載の半導体装置。
  29. 前記第１方向に延びる１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第１方向を向いた中心線間で第２方向に測定して第２方向相互接続ピッチに従って位置される、請求項２６に記載の半導体装置。
  30. 前記第１及び第２の拡散フィンは、その第１及び第２の拡散フィンの各第１方向を向いた中心線間で第２方向に測定して拡散フィンピッチに従って位置され、
    前記第２方向の相互接続ピッチは、拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２９に記載の半導体装置。
  31. 前記第１及び第２の拡散フィンの各々は、前記第１方向に測定して第１拡散フィンピッチ又は前記第２方向に測定して第２拡散フィンピッチのいずれかに従って中心線配置され、前記第１及び第２の拡散フィンピッチは、前記第２方向に順次交番し、そして平均拡散フィンピッチは、前記第１及び第２拡散フィンピッチの平均値であり、
    前記第２方向相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２９に記載の半導体装置。
  32. 前記第１拡散フィンピッチは、前記第２拡散フィンピッチに等しい、請求項３１に記載の半導体装置。
  33. 前記第１拡散フィンピッチは、前記第２拡散フィンピッチとは異なる、請求項３１に記載の半導体装置。
  34. 前記１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、前記ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして前記高レベルの相互接続構造体は、基板に対して前記ローカル相互接続構造体の上のレベルで形成された相互接続構造体である、請求項２６に記載の半導体装置。
  35. 前記第１及び第２拡散フィンの各々は、前記第２方向に測定して第１拡散フィンピッチ又は前記第２方向に測定して第２拡散フィンピッチに従って中心線配置され、前記第１及び第２の拡散フィンピッチは、前記第２方向に順次交番し、そして平均拡散フィンピッチは、前記第１及び第２拡散フィンピッチの平均値であり、
    前記第１方向に延びる１つ以上の相互接続セグメントは、前記第２方向に測定して第１相互接続ピッチ又は前記第２方向に測定して第２相互接続ピッチに従って中心線配置され、前記第１及び第２の相互接続ピッチは、前記第２方向に順次交番し、そして平均相互接続ピッチは、前記第１及び第２相互接続ピッチの平均値であり、
    前記平均相互接続ピッチは、前記平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２６に記載の半導体装置。
  36. 前記第１拡散フィンピッチは、前記第２拡散フィンピッチに等しく、そして前記第１相互接続ピッチは、前記第２相互接続ピッチに等しい、請求項３５に記載の半導体装置。
  37. 前記第１拡散フィンピッチは、前記第２拡散フィンピッチとは異なり、そして前記第１相互接続ピッチは、前記第２相互接続ピッチとは異なる、請求項３５に記載の半導体装置。
  38. 前記第１拡散フィンピッチは、前記第１相互接続ピッチに等しく、そして前記第２拡散フィンピッチは、前記第２相互接続ピッチに等しい、請求項３５に記載の半導体装置。
  39. １つ以上の相互接続構造体を更に備え、その１つ以上の相互接続構造体の幾つかは、前記第２方向に延びる１つ以上の相互接続セグメントを含む、請求項４に記載の半導体装置。
  40. 前記第２方向に延びる１つ以上の相互接続セグメントの幾つかは、前記第１及び第２のゲート電極構造体間に位置される、請求項３９に記載の半導体装置。
  41. 前記第２方向に延びる１つ以上の相互接続セグメントの幾つかは、前記第１のゲート電極構造体又は第２のゲート電極構造体のいずれかの上に位置される、請求項３９に記載の半導体装置。
  42. 前記第２方向に延びる前記１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第２方向を向いた中心線間で前記第１方向に測定して第１方向相互接続ピッチに従って位置される、請求項３９に記載の半導体装置。
  43. 前記第１及び第２のゲート電極構造体は、その第１及び第２のゲート電極構造体の各第２方向を向いた中心線間で前記第１方向に測定してゲート電極ピッチに従って位置され、 前記第１方向の相互接続ピッチは、ゲート電極ピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項４２に記載の半導体装置。
  44. 前記１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、前記ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして高レベルの相互接続構造体は、基板に対して前記ローカル相互接続構造体の上のレベルで形成された相互接続構造体である、請求項３９に記載の半導体装置。
  45. 更に、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第１の複数のトランジスタを備え、第１の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成され、第１の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成され、第１の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列され、
    更に、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第２の複数のトランジスタを備え、第２の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成され、第２の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成され、第２の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列され、
    第２の複数のトランジスタの拡散フィンの１つ以上の第１端は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される、請求項１に記載の半導体装置。
  46. 前記第２の複数のトランジスタの拡散フィンの第１端の各々は、前記第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で前記第１方向に位置される、請求項４５に記載の半導体装置。
  47. 前記第２の複数のトランジスタの拡散フィンの少なくとも１つは、前記第１の複数のトランジスタの少なくとも１つの拡散フィンからある間隔で隣接配置される、請求項４６に記載の半導体装置。
  48. 前記第１の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、或いはｎ型及びｐ型トランジスタの組み合わせを含み、そして
    前記第２の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、或いはｎ型及びｐ型トランジスタの組み合わせを含む、請求項４５に記載の半導体装置。
  49. 前記第１の複数のトランジスタは、ｎ型トランジスタであり、そして前記第２の複数のトランジスタは、ｐ型トランジスタである、請求項４５に記載の半導体装置。
  50. 前記第１及び第２の複数の拡散フィンは、それらの各第１方向を向いた中心線を、第２方向に測定して第１拡散フィンピッチ及び第２方向に測定して第２拡散フィンピッチで画成された拡散フィン整列格子に実質的に整列させるように位置され、そして前記第１及び第２の拡散フィンピッチは、第２方向に交互のシーケンスで生じる、請求項４５に記載の半導体装置。
  51. 前記第１及び第２の複数のトランジスタの拡散フィンは、拡散フィン整列格子の少なくとも８つの連続整列位置の部分を集合的に占有する、請求項５０に記載の半導体装置。
  52. 半導体装置を製造する方法において、
    基板を準備し、
    基板上に第１トランジスタを形成し、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、
    基板上に第２トランジスタを形成し、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成され、
    第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるようにした、方法。
  53. 半導体装置のレイアウトをレンダリングするためにコンピュータ実行可能なプログラムインストラクションを記憶しているデータストレージ装置において、
    基板に形成されるべき第１トランジスタを画成するコンピュータプログラムインストラクションを含み、その第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは、基板の表面から突出するように画成され、且つその第１拡散フィンは、その第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、
    基板に形成されるべき第２トランジスタを画成するコンピュータプログラムインストラクションを含み、その第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは、基板の表面から突出するように画成され、その第２拡散フィンは、その第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つその第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成されている、データストレージ装置。
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