KR101934161B1 - 개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법 - Google Patents

개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR101934161B1
KR101934161B1 KR1020160110676A KR20160110676A KR101934161B1 KR 101934161 B1 KR101934161 B1 KR 101934161B1 KR 1020160110676 A KR1020160110676 A KR 1020160110676A KR 20160110676 A KR20160110676 A KR 20160110676A KR 101934161 B1 KR101934161 B1 KR 101934161B1
Authority
KR
South Korea
Prior art keywords
gate structures
recesses
dielectric layer
substrate
sidewalls
Prior art date
Application number
KR1020160110676A
Other languages
English (en)
Other versions
KR20170112912A (ko
Inventor
웨이양 리
쯔시앙 쉬
팅예 천
펑청 양
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170112912A publication Critical patent/KR20170112912A/ko
Application granted granted Critical
Publication of KR101934161B1 publication Critical patent/KR101934161B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Abstract

본 방법은 기판과 복수의 제1 및 제2 게이트 구조물들을 갖는 전구체를 수용하는 단계를 포함하며, 복수의 제1 게이트 구조물들은 복수의 제2 게이트 구조물들보다 큰 피치를 갖는다. 본 방법은 기판과 복수의 제1 및 제2 게이트 구조물들을 덮는 유전체층을 퇴적하는 단계와, 유전체층에 대해 에칭 공정을 수행하는 단계를 더 포함한다. 에칭 공정은, 복수의 제1 및 제2 게이트 구조물들의 측벽들 위에 유전체층의 제2 부분이 남아있도록 하면서, 기판 위에 유전체층의 제1 부분을 제거한다. 유전체층의 제2 부분은 복수의 제1 게이트 구조물들의 측벽들 위보다는 복수의 제2 게이트 구조물들의 측벽들 위에서 더 두껍다. 본 방법은 복수의 제1 및 제2 게이트 구조물들에 인접해 있는 복수의 제3 및 제4 리세스들을 각각 형성하도록 기판을 에칭하는 단계와, 복수의 제3 및 제4 리세스들 내에 복수의 제5 및 제6 반도체 피처들을 각각 에피택셜방식으로 성장시키는 단계를 더 포함한다.

Description

개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법{METHOD FOR SEMICONDUCTOR DEVICE FABRICATION WITH IMPROVED SOURCE DRAIN EPITAXY}
본 발명은 “Method for Semiconductor Device Fabrication with Improved Source Drain Epitaxy”이라는 명칭으로 2016년 3월 25일에 출원된 미국 가특허 출원 제62/313,430호의 우선권을 청구하며, 그 전체내용은 참조로서 본 명세서 내에 병합된다.
본 발명은 개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 재료 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이와 같은 스케일링 다운은 또한 IC 처리 및 제조의 복잡성을 증가시켜 왔다.
예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)와 같은 반도체 디바이스들이 다양한 기술 노드들을 통해 스케일링 다운됨에 따라, 캐리어 이동도를 증대시키고 디바이스 성능을 개선시키기 위해 스트레이닝된(strained) 소스/드레인 피처(feature)들(예컨대, 스트레서(stressor) 영역들)이 에피택셜(epi) 반도체 물질들을 이용하여 구현되어 왔다. 스트레서 영역들을 갖는 MOSFET을 형성하는 것은 종종, n형 디바이스를 위한 융기된 소스 및 드레인(source and drain; S/D) 피처들을 형성하기 위해 실리콘(Si)을 에피택셜방식으로 성장시키고, p형 디바이스를 위한 융기된 S/D 피처들을 형성하기 위해 실리콘 게르마늄(SiGe)을 에피택셜방식으로 성장시킨다.
트랜지스터 디바이스 성능을 더욱 개선시키고자 이러한 S/D 피처들의 형상들, 구성들, 및 물질들에 관한 다양한 기술들이 구현되어 왔다. 기존의 접근법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 예를 들어, 메모리 디바이스들과 로직 디바이스들을 갖는 디바이스에 있어서, 트랜지스터 밀도들은 일반적으로 로직 디바이스 영역에서보다 메모리 디바이스 영역에서 더 높은데, 이것은 이러한 두 개의 영역들에서의 융기된 S/D 피처들에 대해 상이한 요건들을 부과시키고, 이 영역들 둘 다에서 융기된 S/D 피처들을 동시에 성장시키는 데에 있어서 도전과제들을 창출시킨다.
하나의 예시적인 양태에서, 본 발명개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 본 방법은 기판과, 기판 위에 복수의 제1 및 제2 게이트 구조물들을 갖는 전구체를 수용하는 단계를 포함하며, 복수의 제1 게이트 구조물들은 복수의 제2 게이트 구조물들보다 큰 피치를 갖는다. 본 방법은 기판과 복수의 제1 및 제2 게이트 구조물들을 덮는 제1 유전체층을 퇴적하는 단계와, 제1 유전체층에 대해 제1 에칭 공정을 수행하는 단계를 더 포함한다. 제1 에칭 공정은, 복수의 제1 및 제2 게이트 구조물들의 측벽들 위에 제1 유전체층의 제2 부분이 남아있도록 하면서, 기판 위에 제1 유전체층의 제1 부분을 제거한다. 제1 유전체층의 제2 부분은 복수의 제1 게이트 구조물들의 측벽들 위보다는 복수의 제2 게이트 구조물들의 측벽들 위에서 더 두껍다. 본 방법은 복수의 제1 및 제2 게이트 구조물들에 인접해 있는 복수의 제3 및 제4 리세스들을 각각 형성하도록 기판을 에칭하는 단계와, 복수의 제3 및 제4 리세스들 내에 복수의 제5 및 제6 반도체 피처들을 각각 에피택셜방식으로 성장시키는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 발명개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 본 방법은 제1 및 제2 영역들과, 이 제1 및 제2 영역들 내에서 연장하는 기판을 갖는 전구체를 수용하는 단계를 포함한다. 전구체는 제1 영역 내의 기판 위에 복수의 제1 및 제2 게이트 구조물들을 더 갖는다. 복수의 제1 게이트 구조물들은 복수의 제2 게이트 구조물들보다 큰 피치를 갖는다. 전구체는 제2 영역 내의 기판 위에 복수의 제3 및 제4 게이트 구조물들을 더 갖는다. 복수의 제3 게이트 구조물들은 복수의 제4 게이트 구조물들보다 큰 피치를 갖는다. 본 방법은 기판과 복수의 제1, 제2, 제3, 및 제4 게이트 구조물들을 덮는 제1 유전체층을 퇴적하는 단계와, 제2 영역 내의 제1 유전체층 위에 마스킹 엘리먼트를 형성하는 단계를 더 포함한다. 본 방법은 기판을 노출시키도록 제1 영역 내의 제1 유전체층에 대해 제1 에칭 공정을 수행하는 단계를 더 포함하며, 제1 유전체층의 일부분은 복수의 제1 및 제2 게이트 구조물들의 측벽들 위에 남는다. 제1 유전체층의 일부분은 복수의 제1 게이트 구조물들의 측벽들 위보다는 복수의 제2 게이트 구조물들의 측벽들 위에서 더 두껍다. 본 방법은 복수의 제1 및 제2 게이트 구조물들에 인접해 있는 복수의 제5 및 제6 리세스들을 형성하도록 기판을 에칭하는 단계와, 제1 반도체 물질을 이용하여 복수의 제5 및 제6 리세스들 내에서 소스 및 드레인 피처들을 각각 에피택셜방식으로 성장시키는 단계를 더 포함한다.
또다른 예시적인 양태에서, 본 발명개시는 반도체 구조물에 관한 것이다. 반도체 구조물은 핀 활성 영역들을 갖는 기판과, 기판 위에 있고 핀 활성 영역들과 맞물려 있는 복수의 제1 및 제2 게이트 구조물들을 포함한다. 복수의 제1 게이트 구조물들은 복수의 제2 게이트 구조물들보다 큰 피치를 갖는다. 반도체 구조물은 복수의 제1 및 제2 게이트 구조물들에 각각 인접해 있는, 핀 활성 영역들 내의 복수의 제3 및 제4 리세스들을 더 포함한다. 복수의 제1 게이트 구조물들 각각에 대한 복수의 제3 리세스들의 제1 근접도는 복수의 제2 게이트 구조물들 각각에 대한 복수의 제4 리세스들의 제2 근접도보다 작다. 반도체 구조물은, 복수의 제3 및 제4 리세스들 내에 각각 있고, 핀 활성 영역들의 최상면 위로 융기되어 있는 복수의 제5 및 제6 반도체 피처들을 더 포함한다.
삭제
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 본 발명개시의 다양한 양태들에 따른, 반도체 디바이스를 형성하는 방법의 블록도를 도시한다.
도 2a는 몇몇의 실시예들에 따른, 도 1a와 도 1b의 방법에 따른 제조 스테이지에서의 반도체 구조물의 일부분의 평면도를 나타낸다.
도 2b는 몇몇의 실시예들에 따른, 도 2a의 반도체 구조물의 사시도를 부분적으로 나타낸다.
도 2c와 도 2d는 몇몇의 실시예들에 따른, 도 2a의 반도체 구조물의 단면도들을 부분적으로 나타낸다.
도 3, 도 4a, 도 4b, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12, 도 13, 도 14는 몇몇의 실시예들에 따른, 도 1a와 도 1b의 방법에 따른 다양한 제조 스테이지들에서의 도 2a의 반도체 구조물의 단면도들을 부분적으로 나타낸다.
도 15는 본 발명개시의 다양한 양태들에 따른, 반도체 디바이스를 형성하는 다른 방법의 블록도를 도시한다.
도 16과 도 17은 몇몇의 실시예들에 따른, 도 15의 방법에 따른 다양한 제조 스테이지들에서의 도 2a의 반도체 구조물의 단면도들을 부분적으로 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시는 일반적으로, 반도체 디바이스 제조를 위한 방법에 관한 것이며, 보다 구체적으로는, AND, OR, NOR, 및 인버터를 비롯한 로직 게이트들 및 입력/출력(input/output; I/O) 디바이스들과 같은 로직 디바이스들과 메모리 디바이스들(예컨대, SRAM 셀들)에서 융기된 에피택셜 S/D 피처들을 갖는 전계 효과 트랜지스터(FET)를 형성하는 방법에 관한 것이다. 일반적으로, 메모리 디바이스들과 로직 디바이스들은 IC의 별개의 영역들 내에 있다. 또한, 메모리 디바이스들은 IC의 증가된 메모리 용량을 제공하기 위해, 일반적으로 로직 디바이스들보다 더 높은 트랜지스터 밀도(즉, 더 작은 트랜지스터 피치)를 갖는다. 이것은 양 유형들의 디바이스들에서 융기된 S/D 피처들을 동시에 형성하는 데에 있어서 몇가지 도전과제들을 창출시킨다. 한편으로는, 로직 디바이스들에서의 S/D 피처들은 개선된 캐리어 이동도를 위해 디바이스들의 채널 영역들을 스트레이닝(strain)하거나 또는 채널 영역들에 응력을 부여하기 위해 큰 부피를 갖는 것이 요망된다. 다른 한편으로는, 메모리 디바이스들에서의 S/D 피처들은, 너무 큰 키로 성장되면, 개별적인 S/D 피처들이 요망되는 곳을 병합시킬 수 있다. 이 메모리 디바이스들과 로직 디바이스들의 개선된 생산 효율성을 위해 이 디바이스들 둘 다에 대한 요건들을 동시에 충족시키는 방법이 요망되는데, 이것이 본 발명개시의 목적이 된다.
도 1a와 도 1b를 참조하면, 이 도면들에서는 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 형성하는 방법(100)이 도시된다. 방법(100)은 예시에 불과하며, 청구항에서 명시적으로 언급된 것을 넘어서 본 발명개시를 한정시키려는 의도가 있는 것은 아니다. 추가적인 동작들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 본 발명개시의 다양한 양태들에 따른 반도체 구조물(200)의 여러 도면들인 도 2a 내지 도 14를 참조하여 방법(100)을 아래에서 설명한다.
도시되는 바와 같이, 반도체 구조물(200)은 기판의 두 개의 디바이스 영역들, 즉 p형 FinFET을 형성하기 위한 제1 디바이스 영역과 n형 FinFET을 형성하기 위한 제2 디바이스 영역에서의 다양한 FinFET들을 나타낸다. 또한, 이 다양한 FinFET들은 제1 및 제2 디바이스 영역들 각각에서 메모리 디바이스들을 위한 FinFET들 및 로직 디바이스들을 위한 FinFET들을 포함한다. 디바이스 영역들의 개수 및 유형들과, FinFET들의 개수 및 유형들은 간소화와 이해의 용이성을 위해 제공된 것일 뿐이며, 본 실시예들을 임의의 유형들의 디바이스들, 임의의 개수의 디바이스들, 임의의 개수의 영역들, 또는 영역들의 구조물들의 임의의 구성으로 반드시 한정시키려고 한 것은 아니다. 예를 들어, 여기서와 동일한 발명적 개념은 평면형 FET 디바이스들을 제조하는 데에 적용될 수 있다. 또한, 반도체 구조물(200)은 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로들, 저항기, 캐패시터 및 인덕터와 같은 수동 컴포넌트들, 및 p형 FET(PFET), n형 FET(NFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및/또는 이들의 조합과 같은 능동 컴포넌트들을 포함할 수 있는 IC 또는 그 일부분의 처리 동안에 제조된 중간 디바이스일 수 있다.
도 1a를 참조하면, 동작(102)에서, 방법(100)은 반도체 구조물(200)의 전구체(precursor)를 수용하거나 또는 제공받는다. 설명의 편의를 위해, 전구체를 반도체 구조물(200)이라고도 부른다. 도 2a를 참조하면, 평면도로 봤을 때, 반도체 구조물(200)은 제1 디바이스 영역(200a)과 제2 디바이스 영역(200b)을 포함한다. 제1 디바이스 영역(200a)은 다양한 핀 활성 영역들(또는 핀들)(204a, 204b)(각각마다 두 개가 도시됨)을 포함하며, 제2 디바이스 영역(200b)은 다양한 핀 활성 영역들(또는 핀들)(204c, 204d)(각각마다 두 개가 도시됨)을 포함한다. 실시예에서, 핀들(204a, 204b)은 p형 FinFET들을 형성하는 데에 적합하며, 핀들(204c, 204d)은 n형 FinFET들을 형성하는 데에 적합하다. 다른 실시예에서, 핀들(204a, 204b)은 n형 FinFET들을 형성하는 데에 적합하며, 핀들(204c, 204d)은 p형 FinFET들을 형성하는 데에 적합하다. 반도체 구조물(200)은 다양한 게이트 구조물들(208a, 208b, 208c, 208d)을 더 포함한다. 게이트 구조물들(208a, 208b, 208c, 208d)은 상이한 피치들을 가질 수 있다. 피치는 해당 게이트 구조물로부터 이웃해 있는 게이트 구조물까지의 거리이다. 피치는 (도 2a에서 도시된 바와 같이) 해당 게이트 구조물의 가장자리로부터 인접해 있는 게이트 구조물의 대응하는 가장자리까지로서 정의될 수 있거나, 또는 해당 게이트 구조물의 중심선으로부터 인접해 있는 게이트 구조물의 대응하는 중심선까지로서 정의될 수 있다(미도시됨). 구체적으로, 게이트 구조물들(208a)은 핀들(204a)과 맞물려지고, 제1 피치(P1)를 가지며, 게이트 구조물들(208b)은 핀들(204b)과 맞물려지고, 제2 피치(P2)를 갖는다. 본 실시예에서, P1은 P2보다 크다. 실시예에서, 게이트 구조물들(208a)(또는 이들의 파생물들)과 핀들(204a)은 하나 이상의 로직 디바이스들을 위한 FinFET들을 집합적으로 형성하는 반면에, 게이트 구조물들(208b)(또는 이들의 파생물들)과 핀들(204b)은 하나 이상의 메모리 디바이스들을 위한 FinFET들을 집합적으로 형성한다. 마찬가지로, 게이트 구조물들(208c)은 핀들(204c)과 맞물려지고, 제3 피치(P3)를 가지며, 게이트 구조물들(208d)은 핀들(204d)과 맞물려지고, 제4 피치(P4)를 갖는다. 본 실시예에서, P3은 P4보다 크다. 실시예에서, 게이트 구조물들(208c)(또는 이들의 파생물들)과 핀들(204c)은 하나 이상의 로직 디바이스들을 위한 FinFET들을 집합적으로 형성하는 반면에, 게이트 구조물들(208d)(또는 이들의 파생물들)과 핀들(204d)은 하나 이상의 메모리 디바이스들을 위한 FinFET들을 집합적으로 형성한다.
도 2b를 참조하면, 본 도면에서는, 디바이스 영역(200a) 내의 두 개의 핀들(204a) 위에 두 개의 게이트 구조물들(208a)을 도시하는, 반도체 구조물(200)의 사시도가 부분적으로 도시된다. 반도체 구조물(200)은 양 디바이스 영역들(200a, 200b)에서 연장하는 기판(202)과, 기판(202) 위의 격리 구조물(206)을 포함한다. 핀들(204a)(및 여기서는 도시되지 않은 다른 핀들(204b, 204c, 204d))은 격리 구조물(206)을 뚫고 기판(202)으로부터 윗방향으로 연장한다. 본 실시예에서 기판(202)은 실리콘 기판이다. 대안적으로, 기판(202)은 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은 또다른 원소 반도체를 포함할 수 있다. 또다른 대안구성에서, 기판(202)은 매립된 유전체층(이 유전체층 상에 핀들(204a, 204b, 204c, 204d)이 기립해 있다)을 갖는 반도체 기판과 같은, SOI(semiconductor-on-insulator)이다. 격리 구조물(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우 k 유전체 물질, 에어 갭, 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 격리 구조물(206)은 STI(shallow trench isolation), 전계 산화물, 및/또는 다른 적절한 구조물들일 수 있다. 격리 구조물(206)은, 예컨대, 하나 이상의 열 산화물 라이너 층들을 갖는, 다층 구조물을 포함할 수 있다.
핀들(204a, 204b, 204c, 204d)은 포토리소그래피 및 에칭 공정들을 포함한 적절한 프로시저들을 이용하여 제조될 수 있다. 몇몇의 실시예들에서, 핀들(204a, 204b, 204c, 204d)은 STI(shallow trench isolation) 피처들(206)을 형성하는 단계; 및 반도체 물질을 에피택셜방식으로 성장시켜서 핀들(204a, 204b, 204c, 204d)을 형성하는 단계를 포함하는 프로시저에 의해 형성된다. 몇몇의 실시예들에서, 핀들(204a, 204b, 204c, 204d)은 STI(shallow trench isolation) 피처들(206)을 형성하는 단계; 및 STI 피처들(206)을 리세싱(recessing)하여 핀들(204a, 204b, 204c, 204d)을 형성하는 단계를 포함하는 프로시저에 의해 형성된다. 몇몇의 예시들에서, STI 피처들(206)의 형성은, 패터닝된 레지스트층을 형성하기 위한 포토리소그래피 공정; 패터닝된 레지스트층의 개구들을 통해 아래에 있는 하드 마스크를 에칭하는 단계; 하드 마스크의 개구들을 통해 기판(202)을 에칭하여 기판(202) 내에 트렌치들을 형성하는 단계; 트렌치들을 하나 이상의 유전체 물질로 채우는 단계; 및 STI 피처들(206)을 형성하기 위해 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정을 수행하는 단계를 포함한다. 포토리소그래피 공정은 기판(202) 위에 포토레지스트(레지스트)층을 형성하는 단계; 레지스트층을 패턴에 따라 노광시키는 단계; 노광후 베이킹을 수행하는 단계; 및 레지스트층을 현상시켜서 패터닝된 레지스트층을 형성하는 단계를 포함할 수 있다. 다양한 예시들에서, 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 공정들을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 플루오린 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 이행할 수 있다. 예를 들어, 습식 에칭 공정은 희석화된 플루오르화수소산(DHF); 수산화 칼륨(KOH) 용액; 암모니아; 플루오르화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유한 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수 있다. 기판(202) 상에서 핀들(204a, 204b, 204c, 204d)을 형성하기 위한 수많은 다른 방법 실시예들도 적합할 수 있다.
도 2c는 도 2a의 “AA,” “BB,” “CC,” 및 “DD” 라인들을 따라 바라본 반도체 구조물(200)의 단면도를 도시하는 반면에, 도 2d는 도 2a의 “EE” 및 “FF” 라인들을 따라 바라본 반도체 구조물(200)의 단면도를 도시한다. 도 2c와 도 2d를 종합하여 참조하면, 핀들(204a, 204b, 204c, 204d)은 각각 소스 및 드레인(S/D) 영역들(210a, 210b, 210c, 210d)과, 채널 영역들(212a, 212b, 212c, 212d)을 포함한다. 게이트 구조물들(208a, 208b, 208c, 208d)은 각각 채널 영역들(212a, 212b, 212c, 212d) 위에 배치된다. 게이트 구조물들(208a, 208b, 208c, 208d) 각각은 게이트 유전체층(222), 게이트 전극층(224), 및 하드 마스크층(226)을 포함할 수 있다. 게이트 구조물들(208a, 208b, 208c, 208d)은 하나 이상의 추가적인 층들을 포함할 수 있다. 실시예에서, 게이트 전극층(224)은 폴리실리콘을 포함한다. 본 실시예에서, 게이트 구조물들(208a, 208b, 208c, 208d)은 희생 게이트 구조물들, 즉 최종적인 게이트 스택들을 위한 플레이스홀더(placeholder)이다.
게이트 유전체층(222)은, 실리콘 산화물과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 게이트 전극층(224)은 단일층 또는 다층 구조물을 포함할 수 있다. 실시예에서, 게이트 전극층(224)은 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘을 포함한다. 게이트 전극층(224)은 저합 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 적절한 퇴적 공정들에 의해 형성될 수 있다. 몇몇의 실시예에서, 하드 마스크층(226)은 실리콘 질화물 또는 실리콘 산화물의 층이다. 몇몇의 예시들에서, 하드 마스크층(226)은 실리콘 산화물막 및 실리콘 질화물막과 같은, 두 개 이상의 막들을 포함할 수 있다. 하드 마스크층(226)은 게이트 유전체층(222)과 게이트 전극층(224)을 형성할 때와 유사한 퇴적 및 에칭 공정들에 의해 형성될 수 있다. 실시예에서, 핀 활성 영역들(204a, 204b, 204c, 204d)을 갖는 기판(202) 위에 층들(222, 224, 226)이 블랭킷층들로서 제일먼저 퇴적된다. 그 후, 이 블랭킷층들은, 포토리소그래피 공정들과 에칭 공정들을 비롯한 공정들을 통해 블랭킷층들의 일부분들을 제거하고 나머지 부분들을 층들(222, 224, 226)로서 기판(202) 위에 남겨둠으로써 패터닝된다.
동작(104)에서, 방법(100)(도 1a 참조)은 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 이온 주입(228)을 수행한다. 도 3을 참조하면, 기판(202) 내에 LDD 영역들을 형성하기 위해 이온 주입(228)이 수행된다. LDD 주입 공정(228)은 NFET의 경우, 인(P) 또는 비소(As)와 같은 n형 도펀트들을 활용하거나, 또는 PFET의 경우, 붕소(B) 또는 인듐(In)과 같은 p형 도펀트들을 활용할 수 있다. 예를 들어, 동작(104)은 n형 도펀트(들)을 영역(200a) 내에 주입시키고, p형 도펀트(들)을 영역(200b) 내에 주입시키거나, 이와 반대로 p형 도펀트(들)을 영역(200a) 내에 주입시키고, n형 도펀트(들)을 영역(200b) 내에 주입시킬 수 있다. LDD 영역들은 게이트 구조물들(208a, 208b)과 자가 정렬된다. 영역(200a)이 이온 주입 공정(228)을 받을 때 영역(200b)을 덮기 위해 마스크층(미도시됨)이 이용될 수 있다. 몇몇의 실시예들에서, 마스크층은 패터닝된 포토레지스트이다. 몇몇의 실시예들에서, 마스크층은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 이들의 조합과 같은 물질로 된 패터닝된 하드 마스크이다. LDD 주입이 영역(200a)에서 완료된 후 마스크층은 제거된다. 마찬가지로, 도시되지는 않았지만, 동작(104)은 마스크층이 영역(200a)을 덮으면서 영역(200b)에서 이온 주입을 수행한다. LDD 주입이 영역(200b)에서 완료된 후 마스크층은 제거된다.
동작(106)에서, 방법(100)(도 1a 참조)은 기판(202) 위와, 게이트 구조물들(208a, 208b, 208c, 208d) 및 핀 활성 영역들(204a, 204b, 204c, 204d)의 측벽들 상에 스페이서들(230)을 형성한다. 도 4a를 참조하면, 스페이서들(230)은 게이트 구조물들(208a, 208b, 208c, 208d)의 측벽들 상에 형성된다. 도 4b를 참조하면, 스페이서들(230)은 핀 활성 영역들(204a, 204b)의 측벽들 상에 형성된다. 도시되지는 않았지만, 스페이서들(230)은 또한 핀 활성 영역들(204c, 204d)의 측벽들 상에 형성된다. 핀 활성 영역들(204a, 204b, 204c, 204d)의 측벽들 상의 스페이서들(230)을 핀 측벽(fin sidewall; FSW) 스페이서들(230)이라고도 칭하는 반면에, 게이트 구조물들(208a, 208b, 208c, 208d)의 측벽들 상의 스페이서들(230)을 게이트 측벽(gate sidewall; GSW) 스페이서들(230)이라고도 칭한다. 스페이서들(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물, 로우 k 질화물, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 스페이서들(230)은 실리콘 산화물막 및 실리콘 질화물막과 같은, 다중 막들을 포함할 수 있다. 실시예에서, 스페이서들(230)은 약 2㎚ 내지 약 10㎚의 범위의 두께를 갖는다. 스페이서들(230)의 형성은 퇴적 및 이방성 에칭을 포함할 수 있다. 몇몇의 예시들에서, 퇴적은 CVD, ALD, 또는 다른 적절한 방법들을 포함할 수 있다. 몇몇의 예시들에서, 이방성 에칭은 CF4, SF6, NF3, CH2F2, 또는 이들의 조합과 같은, 적절한 에천트 및 바이어스를 갖는 플라즈마 에칭과 같은, 건식 에칭을 포함할 수 있다. 실시예에서, FSW 스페이서들(230)은 택일적 사항인데, 즉, 이들은 하나 이상의 선택적 에칭 공정에 의해 제거될 수 있다.
동작(108)에서, 방법(100)(도 1a 참조)은 기판(202), 격리 구조물(206), 및 게이트 구조물들(208a, 208b, 208c, 208d)을 덮는 제1 유전체층(232)을 퇴적한다. 도 5를 참조하면, 제1 유전체층(232)은 기판(202)과 게이트 구조물들(208a, 208b, 208c, 208d)의 최상면들 위, 및 핀 활성 영역들(204a, 204b, 204c, 204d)과 게이트 구조물들(208a, 208b, 208c, 208d)의 측벽들 위에 퇴적된다. 구체적으로, 제1 유전체층(232)은 영역들(200a, 200b) 둘 다 위에 퇴적된다. 실시예에서, 제1 유전체층(232)은 실리콘 질화물 또는 실리콘 산화질화물과 같은 질화물을 포함한다. 제1 유전체층(232)은 컨포멀(conformal)층, 즉 다양한 구조물들 위에서 블랭킷으로서 실질적으로 균일한 두께를 갖는 층으로서 퇴적될 수 있다. 대안적으로, 제1 유전체층(232)의 두께는 비균일할 수 있다. 몇몇의 실시예들에서, 제1 유전체층(232)의 두께는 약 4㎚와 같이, 약 2㎚ 내지 약 10㎚의 범위 내에 있다. 나중에 도시될 바와 같이, 게이트 구조물들(208a, 208b, 208c, 208d)의 측벽들 상에서의 제1 유전체층(232)의 두께는 채널 영역들(212a, 212b, 212c, 212d)에 대한 S/D 에피택시의 근접성에 영향을 미친다. 제1 유전체층(232)은 CVD, ALD, 또는 다른 적절한 방법들을 이용하여 퇴적될 수 있다.
동작(110)에서, 방법(100)(도 1a 참조)은 영역(200b) 위에 마스킹 엘리먼트(234)를 형성한다. 도 6을 참조하면, 영역(200a)에서 제1 유전체층(232)을 노출시키면서, 영역(200b)에서는 다양한 구조물들 위에 마스킹 엘리먼트(234)가 퇴적된다. 실시예에서, 마스킹 엘리먼트(234)는 패터닝된 레지스트이며, 이것은 반도체 구조물(200) 위에 레지스트를 스핀 온 코팅하고, 레지스트를 소프트 베이킹하고, 레지스트를 패턴에 따라 노광시키고, 노광후 베이킹 공정들을 수행하고, 레지스트를 현상하여 레지스트를 포함한 마스킹 엘리먼트(234)를 형성하는 것을 비롯한 공정에 의해 형성된다.
동작(112)에서, 방법(100)(도 1a 참조)은 영역(200b)에서 마스킹 엘리먼트(234)가 제1 유전체층(232)을 보호하면서, 영역(200a)에서는 제1 유전체층(232)에 대해 에칭 공정(236)을 수행한다. 도 7을 참조하면, 에칭 공정(236)은, 게이트 구조물들(208a, 208b)의 측벽들 상에 제1 유전체층(232)의 수직 부분(232a, 232b)을 각각 남겨두면서, 기판(202)과 게이트 구조물들(208a, 208b, 208c, 208d)의 최상면들로부터 제1 유전체층(232)을 제거한다. 실시예에서, 에칭 공정(236)은 제1 유전체층(232)의 물질(들)에 대해 선택적이다. 달리 말하면, 에칭 공정(236)은 제1 유전체층(232)을 에칭하는 동안에, 하드 마스크층(226)과 기판(202)을 에칭하지 않는다(또는 미미하게 에칭한다). 실시예에서, 에칭 공정(236)은 횡적으로보다는 수직적으로 훨씬 빠른 에칭율을 제공하도록 적절하게 바이어싱된 이방성 건식 에칭 공정이다.
도 2a를 참조하여 논의하면, 디바이스 밀도는 반도체 구조물(200)에서의 메모리 디바이스 영역들에서와 로직 디바이스 영역들에서 다르다. 메모리 디바이스 영역들은 일반적으로 로직 디바이스 영역들보다 높은 디바이스 밀도를 갖는다. 예를 들어, 도 2a에서 게이트 피치(P2)는 게이트 피치(P1)보다 작다. 도시되지는 않았지만, 핀 피치들(하나의 핀 활성 영역에서 인접해 있는 핀 활성 영역까지의 거리)도 또한 이 두 개의 영역들에서 상이할 수 있는데, 메모리 디바이스 영역들에서의 핀 피치는 로직 디바이스 영역들에서보다 작다. 핀 활성 영역들(204a, 204b)과 게이트 구조물들(208a, 208b)의 토포그래피(topography)와 결합된, 상이한 디바이스 밀도는 에칭 공정(236)에 대해 로딩 효과(loading effect)를 생성시킨다. 달리 말하면, 에칭 공정(236)은 메모리 디바이스 영역에서와 로직 디바이스 영역에서 약간 상이한 에칭율로 제1 유전체층(232)을 제거할 수 있다. 본 발명개시에서, 에칭 공정(236)은 기판(202)의 최상면으로부터 제1 유전체층(232)을 완전히 제거하되 제1 유전체층(232)에 대해 상이한 횡측 에칭율을 갖도록 튜닝된다. 이로 인한 효과는 제1 유전체층들(232a, 232b)이 각각 상이한 두께들(T1, T2)을 갖는다는 것이다. 이러한 튜닝의 이점들은 본 발명개시의 이후 섹션에서 분명해질 것이다.
실시예에서, 에칭 공정(236)은 에칭 사이클과 퇴적 사이클의 반복을 갖는 순환 공정을 포함한다. 예를 들어, 에칭 공정은 에칭 사이클 및 그 뒤를 이어서 퇴적 사이클을 수행할 수 있고, 에칭 사이클과 퇴적 사이클을 반복한다. 에칭 사이클 동안, 에칭 사이클은 제1 유전체층(232)을 제거하기 위해 플루오린, 염소, 산소, 브롬, 또는 요오드 함유 가스와 같은 에천트 가스를 도입시킨다. 퇴적 사이클 동안, 퇴적 사이클은 반도체 구조물(200)의 표면 위에 몇몇의 폴리머 물질을 형성하기 위해 탄소 함유 가스와 같은 퇴적 가스를 도입시킨다. 퇴적 사이클(들) 동안에 퇴적된 폴리머 물질은 일반적으로 제1 유전체층(232)의 최상면(수평 부분)과 측벽들(수직 부분) 둘 다를 덮는다. 제1 유전체층(232)의 측벽들 위에 퇴적된 폴리머 물질의 부분은 다음 에칭 사이클로부터 제1 유전체층(232)의 수직 부분들을 일시적으로 보호한다. 제1 유전체층(232)의 최상면 위에 퇴적된 폴리머 물질의 부분은 제1 유전체층(232)의 수평 부분에 대해 많은 보호를 제공하지 않는데, 그 이유는 에칭이 수직적으로 배향되어 있고, 폴리머 물질은 많은 에칭 저항을 제공하지 않기 때문이다. 본 발명개시의 발명자들은, 에칭 사이클들과 퇴적 사이클들의 파라미터들을 튜닝함으로써, 상이한 두께들(T1, T2)을 생성하도록 에칭 공정(236)이 제어될 수 있다는 것을 발견하여 왔다. 본 실시예에서, 에칭 공정(236)은 T1이 T2보다 작게 되도록 튜닝된다. 튜닝될 파라미터들은, 비제한적인 예시로서, 에칭 가스와 퇴적 가스의 화학물질뿐만이 아니라, 이 가스들의 유량, 에칭 압력, 에칭 사이클 지속기간, 퇴적 사이클 지속기간, 및 반복 회수를 포함한다.
실시예에서, 제1 유전체층(232)은 약 4㎚의 실리콘 질화물 층이며, 에칭 공정(236)은 에칭 사이클과 퇴적 사이클의 4회보다 많은 순환식 반복들을 포함할 수 있다. 에칭 사이클 동안, 에천트 가스는 CF4 또는 CH3F와 같은 플루오린 함유 화학물질을 포함할 수 있다. 에칭 사이클은 추가적으로 산소를 에칭 촉진제로서 이용할 수 있다. 예를 들어, 에칭 사이클은 CH3F 가스와 산소 가스를 함께 이용할 수 있다. 퇴적 사이클 동안, CH4와 같은, 탄소 및 수소를 함유한 퇴적 가스가 이용될 수 있다. 에칭 사이클들과 퇴적 사이클들 각각은 약 10초 내지 약 20초 동안에 진행될 수 있고, 상기 에칭 및 퇴적 가스들은 약 15SCCM(standard cubic centimeters per minute) 내지 25SCCM의 유량으로 도입될 수 있다. 공정 압력은 약 20mTorr 내지 약 60mTorr로 유지될 수 있다. 이 실시예에서, 에칭 공정(236)이 종료될 때, T2는 예컨대, 1㎚ 내지 2㎚만큼 T1보다 크다.
실시예에서, 에칭 공정(236)은 메인(main) 에칭 공정과 오버(over) 에칭 공정을 포함한다. 예를 들어, 메인 에칭 공정은 제1 유전체층(232)의 수평 부분을 돌파하여, 그 수평 부분의 대부분을 제거하기 위해 이용될 수 있다. 이것은 특히 로직 디바이스 영역에서 효과적일 수 있다. 오버 에칭 공정은 특히, 메모리 디바이스 영역에서, 제1 유전체층(232)의 남겨진 수평 부분이 있으면 그 어떤 것이든 제거하기 위해 이용될 수 있다. 메인 에칭 공정은 오버 에칭 공정보다 더 낮은 압력, 더 높은 바이어스 전압, 및 더 강한 에천트 가스들을 이용할 수 있다. 메인 에칭 공정은 오버 에칭 공정보다 더 짧은 지속기간 동안에 진행될 수 있다. 예를 들어, 메인 에칭 공정은 약 10초 내지 12초 동안 진행될 수 있는 반면에, 오버 에칭 공정은 60초 또는 이보다 더 길게 진행될 수 있다. 실시예에서, 상기 순환 공정은 두께들(T1, T2)을 미세 튜닝하기 위해 오버 에칭 공정에서 이행된다.
동작(114)에서, 방법(100)(도 1b 참조)은 기판(202)을 에칭하는데, 특히 게이트 구조물들(208a, 208b)에 인접해 있는 핀 활성 영역들(204a, 204b)을 에칭한다. 도 8을 참조하면, 동작(114)은 에칭 공정(238)을 수행함으로써 게이트 구조물들(208a, 208b)에 인접해 있는 리세스들(240a, 240b)을 각각 형성한다. 에칭 공정(238)은 건식 에칭 공정, 습식 에칭 공정, 또는 다른 적절한 에칭 공정들일 수 있다. 메모리 디바이스 영역에서보다 로직 디바이스 영역에서 디바이스 피치가 상대적으로 더 크기때문에, 상대적으로 더 많은 에천트가 핀 활성 영역(204b)보다는 핀 활성 영역(204a)에 도달한다. 그 결과로, 리세스들(240a)은 리세스들(240b)보다 깊게 에칭된다. 달리 말하면, 리세스들(240a)의 깊이(D1)는 리세스들(240b)의 깊이(D2)보다 크다. 더 두꺼운 층(232b)은 핀 활성 영역(204b)에 도달하는 에천트의 양을 더욱 제한시키기 때문에 층들(232a, 232b)은 리세스들(240a, 240b)의 깊이들의 차이에 더욱 기여한다. 다양한 실시예들에서, 에칭 공정(238)은, (디바이스 피치들(P1, P2)과 두께들(T1, T2)의 도움으로) 약 50㎚ 내지 약 60㎚의 범위 내에 있는 깊이(D1)와 약 35㎚ 내지 약 45㎚의 범위 내에 있는 깊이(D2)를 생성하도록 튜닝될 수 있다. 본 실시예에서, 후속 에피택셜 성장 공정을 위한 충분한 깊이 로딩을 생성하기 위해 D1은 적어도 15㎚만큼 D2보다 크다.
본 실시예에서, 리세스들(240a, 240b)이 제1 유전체층들(232a, 232b) 아래까지, 그리고 몇몇의 실시예들에서는 심지어 GSW 스페이서들(230) 아래까지 횡측으로 확장되도록, 에칭 공정(238)은 또한 핀 활성 영역들(204a, 204b)을 횡측으로 에칭한다. 근접도(X1)는 게이트 구조물(208a)의 수직 연장부로부터 리세스(240a)의 가장 가까운 가장자리(또는 표면)까지의 수평 거리이도록 정의된 것이다. 근접도(X2)는 게이트 구조물(208b)의 수직 연장부로부터 리세스(240b)의 가장 가까운 가장자리(또는 표면)까지의 수평 거리이도록 정의된 것이다. 본 실시예에서, X2는 X1보다 크다. 예를 들어, X2는 약 5㎚ 내지 약 8㎚의 범위 내에 있는 반면에, X1은 약 3㎚ 내지 약 6㎚의 범위 내에 있을 수 있다. X1과 X2간의 차이는 다른 인자들 중에서도, 상이한 디바이스 피치들(P1, P2), 제1 유전체층(232)의 상이한 두께들(T1, T2)의 결과이다.
동작(116)에서, 방법(100)(도 1b 참조)은 디바이스 영역(200b)으로부터 마스킹 엘리먼트(234)를 제거한다(도 9 참조) 실시예에서, 마스킹 엘리먼트(234)는, 패터닝된 레지스트이며, 레지스트 스트리핑(stripping) 공정 또는 플라즈마 애싱(ashing) 공정에 의해 제거될 수 있다. (논의될 동작(118)과 같은) 후속 에피택셜 성장 공정에서 오염을 방지하기 위해 마스킹 엘리먼트(234)의 제거가 바람직하다. 이어서 동작(116)은 리세스들(240a, 240b)을 세정하기 위해 세정 공정을 수행할 수 있다.
동작(118)에서, 방법(100)(도 1b 참조)은 리세스들(240a, 240b)에서 소스 및 드레인(S/D) 피처들(242a, 242b)을 각각 에피택셜방식으로 성장시킨다. 도 10a와 도 10b를 참조하면, S/D 피처들(242a, 242b)은, 리세스들(240a, 240b)을 채우고, 핀 활성 영역들(204a, 204b)의 최상면 위로 더 성장한다. 본 실시예에서, S/D 피처들(242a, 242b)은 게이트 유전체층(222)의 최상면 위로 더 융기된다. 융기된 S/D 피처들(242a, 242b)은 개선된 디바이스 성능을 위해 채널 영역(212a, 212b)에 응력을 제공한다. 또한, S/D 피처들(242a)은 S/D 피처들(242b)보다 더 깊고 더 큰 부피를 가지며, S/D 피처들(242a)은 채널 영역(212a)에 상대적으로 더 큰 응력을 제공한다. 이와 동시에, 두 개의 인접해 있는 S/D 피처들(242b)은 서로 적절하게 분리된다(도 10b 참조). 따라서, 동작(118)은 로직 디바이스들과 메모리 디바이스들 둘 다에 대한 요건들을 동시에 충족시킨다. 이런 현상에 대한 한가지 설명은 다음과 같다. 리세스들(240b)은 상대적으로 더 얕고 더 작기 때문에, 에피택셜 성장을 위한 실리콘 영역은 상대적으로 더 작다. 그러므로, 에피택셜 피처들(242b)의 성장율은 에피택셜 피처들(242a)보다 상대적으로 더 느리며, 에피택셜 피처들(242a)이 적절하게 융기될 때, 에피택셜 피처들(242b)은 계속해서 분리된 상태로 있게 된다.
실시예에서, 에피택셜 성장 공정은 실리콘계 전구체 가스를 이용하는 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정이다. 또한, 본 예시에서, 에피택셜 성장 공정은, NFET를 위한 소스/드레인 피처들을 형성하기 위해 P, As, 또는 이들의 조합과 같은 n형 도펀트, 또는 PFET를 위한 소스/드레인 피처들을 형성하기 위해 B와 같은 p형 도펀트로, 성장된 S/D 피처들(242a, 242b)을 인시츄(in-situ) 도핑한다. 몇몇의 예시들에서, PFET의 경우, S/D 피처들(242a, 242b)은 실리콘 게르마늄, 게르마늄, 또는 이들의 조합을 포함한다. NFET의 경우, S/D 피처들(242a, 242b)은 실리콘 탄소, 실리콘, 또는 이들의 조합을 포함한다.
동작(120)에서, 방법(100)(도 1b 참조)은 선택적 에칭 공정을 이용하여 반도체 구조물(200)로부터 제1 유전체층(232)을 제거한다. 실시예에서, 제1 유전체층(232)은 실리콘 질화물을 포함하며, 동작(120)은, 도 11에서 도시된 바와 같이, 다양한 다른 구조물들을 실질적으로 그대로 남겨두면서 제1 유전체층(232)을 제거하기 위해, H3PO4를 함유한 화학물질을 이용할 수 있다.
동작(122)에서, 방법(100)(도 1b 참조)은 도 12에서 도시된 바와 같이, 게이트 구조물들(208c, 208d)에 인접해 있는 S/D 피처들(242c, 242d)을 각각 형성하기 위해 상술한 동작들(108, 110, 112, 114, 116, 118)과 유사한 단계들을 수행할 수 있다. 예를 들어, 동작(122)은 기판(202)과 게이트 구조물들(208a, 208b, 208c, 208d)을 비롯하여 반도체 구조물(200)을 덮는 제2 유전체층을 퇴적할 수 있다. 제2 유전체층은 실리콘 질화물과 같은, 제1 유전체층(232)과 유사한 물질을 이용할 수 있다. 동작(122)은 제1 영역(200a)에서 제2 유전체층 위에 제2 마스킹 엘리먼트를 형성하고, 제2 영역(200b)에서 제2 유전체층에 대해 제2 에칭 공정을 수행한다. 제2 에칭 공정은 제1 에칭 공정(236)과 유사할 수 있다. 예를 들어, 제2 에칭 공정은 상술한 에칭 사이클과 퇴적 사이클의 반복을 갖는 순환 공정을 포함할 수 있다. 피치(P3)가 피치(P4)보다 크기 때문에, 제2 에칭 공정은 게이트 구조물들(208c)의 측벽들 상에서보다 게이트 구조물들(208d)의 측벽들 상에서 제2 유전체층의 더 두꺼운 부분을 초래시킨다. 그 후, 동작(122)은 리세스들을 형성하도록 게이트 구조물들(208c, 208d)에 인접해 있는 기판(202)을 에칭한다. 리세스들은 게이트 구조물들(208d)에 인접한 곳보다는 게이트 구조물들(208c)에 인접한 곳에서 더 깊다. 또한, 리세스들은 게이트 구조물들(208d)보다는 게이트 구조물들(208c)에 더 가까이 있다. 다음으로, 동작(122)은 제2 마스킹 엘리먼트를 제거하고, 도 12에서 도시된 바와 같이, 리세스들 내에서 S/D 피처들(242c, 242d)을 에피택셜방식으로 성장시킨다.
동작(124)에서, 방법(100)(도 1b 참조)은 최종적인 IC 디바이스를 제조하기 위해 추가적인 단계들을 수행한다. 실시예에서, 방법(100)은 게이트 구조물들(208a, 208b, 208c, 208d)을 하이 k 금속 게이트 스택들로 대체시킨다. 도 13을 참조하면, 퇴적 및 CMP와 같은 프로시저에 의해, 기판(202) 위에 층간 유전체(interlayer dielectric; ILD)층(244)이 형성된다. 실시예에서, ILD층(244)이 유동가능 CVD(flowable CVD; FCVD) 공정에 의해 형성된다. FCVD 공정은 다양한 구조물들 사이의 갭들을 채우기 위해 기판(202) 상에 (액체 화합물과 같은) 유동가능한 물질을 퇴적하는 단계와, 일례로서 어닐링과 같은 적절한 기술에 의해 이 유동가능한 물질을 고체 물질로 변환시키는 단계를 포함한다. 그 후, 게이트 구조물들(208a, 208b, 208c, 208d)을 노출시키기 위해 ILD층(244)에 대해 CMP 공정이 수행된다. 이어서, 게이트 구조물들(208a, 208b, 208c, 208d)은 하나 이상의 선택적 에칭 공정들에 의해 제거되고, 이로써 영역들(200a, 200b)에서 제1 개구들(246a, 246b, 246c, 246d)이 형성된다. 에칭 공정들 동안에 스페이서들(230)은 남겨진다. 개구들(246a, 246b, 246c, 246d)은 대응하는 스페이서들(230)에 의해 적어도 부분적으로 둘러싸인다. 도 14를 참조하면, 하이 k 금속 게이트들(248a, 248b, 248c, 248d)을 각각 형성하기 위해 개구들(246a, 246b, 246c, 246d) 내에 하나 이상의 물질층들이 퇴적된다. 다양한 실시예들에서, 개별적인 n형 및 p형 디바이스 튜닝을 가능하게 하도록, 게이트 구조물들(208a, 208b)의 대체는 게이트 구조물들(208c, 208d)의 대체와 개별적으로 수행된다.
도 14에서 도시된 예시에서, 최종적인 게이트 스택들(248a~248b 및 248c~248d)은 각각, 계면층들(249a, 249b), 유전체층들(250a, 250b), 일함수 금속층들(252a, 252b), 및 충전 층들(254a, 254b)을 포함한다. 계면층들(249a, 249b)은, 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 유전체층(250a, 250b)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 다른 적절한 금속 산화물들, 또는 이들의 조합들과 같은 하이 k 유전체층을 포함할 수 있다. 유전체층들(250a, 250b)은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 일함수 금속층들(252a, 252b)은, NFET를 위한 n형 일함수층일 수 있거나 또는 PFET를 위한 p형 일함수층일 수 있고, CVD, PVD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다. p형 일함수층은 비제한적인 예시로서, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합의 그룹으로부터 선택된, 충분히 큰 유효 일함수를 갖는 금속을 포함한다. n형 일함수층은 비제한적인 예시로서, 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 또는 이들의 조합의 그룹으로부터 선택된, 충분히 낮은 유효 일함수를 갖는 금속을 포함한다. 충전 층들(254a, 254b)은, 알루미늄(Al), 텅스텐(W), 또는 구리(Cu) 및/또는 다른 적절한 물질들을 포함할 수 있고, CVD, PVD, 도금, 및/또는 다른 적절한 공정들에 의해 형성될 수 있다. 게이트 스택들(248a, 248b, 248c, 248d)로부터 과잉 물질들을 제거하고 반도체 구조물(200)의 최상면을 평탄화하기 위해 CMP 공정이 수행될 수 있다. 이어서 콘택트 및 비아 형성, 상호연결 프로세싱 등과 같은, 추가적인 공정들이 수행되어 반도체 구조물(200)의 제조를 완료할 수 있다.
도 15를 참조하면, 이 도면에서는 몇몇의 다른 실시예들에서 본 발명개시의 다양한 양태들에 따른 반도체 구조물(200)을 형성하는 방법(300)이 도시된다. 방법(300)은 예시에 불과하며, 청구항에서 명시적으로 언급된 것을 넘어서 본 발명개시를 한정시키려는 의도가 있는 것은 아니다. 추가적인 동작들이 방법(300) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 본 발명개시의 다양한 양태들에 따른 반도체 구조물(200)의 단면도들을 도시하는 도 16과 도 17을 참조하여 방법(300)을 아래에서 설명한다.
방법(300)은 방법(100)과 많은 점들에서 유사하지만, 제1 유전체층(232)과 기판(202)의 에칭에서 방법(100)과 상이하다. 도 15를 참조하면, 방법(300)은 또한 상술한 동작들(102, 104, 106, 108, 110)을 포함한다. 동작(110)으로부터, 방법(300)은 도 16에서 도시된 바와 같이 메모리 디바이스 영역에서 게이트 구조물들(208b)과 기판(202)을 덮는 제1 마스킹 엘리먼트(256)를 형성하는 동작(302)으로 진행한다. 실시예에서 제1 마스킹 엘리먼트(256)는 패터닝된 레지스트이다. 그 후, 방법(300)은 게이트 구조물들(208a)에 인접해 있는 리세스들(240a)을 형성하는 동작(304)으로 진행한다. 동작(304)은 로직 디바이스 영역에서 제1 유전체층(232)을 에칭하는 단계와 기판(202)을 에칭하는 단계를 포함한다. 동작(304)은 로직 디바이스 영역만을 에칭하기 때문에, 디바이스 밀도는 더 이상 에칭 로딩에 있어서 관심사항이 아니며, 희망하는 깊이(D1)와 희망하는 근접도(X1)를 비롯하여, 리세스들(240a)에서 희망하는 프로파일을 생성하도록 에칭 공정들은 튜닝될 수 있다. 그 후, 방법(300)은 도 17에서 도시된 바와 같이, 동작(306)에서 제1 마스킹 엘리먼트(256)를 제거하고, 동작(308)에서 로직 디바이스 영역에서 게이트 구조물들(208a)과 기판(202)을 덮는 제2 마스킹 엘리먼트(258)를 형성한다. 그 후, 방법(300)은 게이트 구조물들(208b)에 인접해 있는 리세스들(240b)을 형성하는 동작(310)으로 진행한다. 동작(310)은 메모리 디바이스 영역에서 제1 유전체층(232)을 에칭하는 단계와 기판(202)을 에칭하는 단계를 포함한다. 동작(310)은 메모리 디바이스 영역만을 에칭하기 때문에, 디바이스 밀도는 더 이상 에칭 로딩에 있어서 관심사항이 아니며, 희망하는 깊이(D2)와 희망하는 근접도(X2)를 비롯하여, 리세스들(240b)에서 희망하는 프로파일을 생성하도록 에칭 공정들은 튜닝될 수 있다. 본 실시예에서, 에칭 공정들은 D1이 D2보다 크고 X2가 X1보다 크도록 제어된다. 그 후, 방법(300)은 동작(312)에서 제2 마스킹 엘리먼트(258)를 제거하고, 상술한 동작(118)으로 진행한다.
본 발명개시의 하나 이상의 실시예들은, 제한적인 것으로 의도된 것은 아니지만, 반도체 디바이스 및 그 형성에 대해 많은 이점들을 제공한다. 예를 들어, 본 발명개시의 실시예들은 두 개 유형들의 디바이스들에 대한 상이한 요건들을 충족시키면서 로직 디바이스들과 메모리 디바이스들 둘 다를 위한 융기된 에피택셜 S/D 피처들을 동시에 형성하는 방법들을 제공한다. 예를 들어, 로직 디바이스들에서의 S/D 피처들은 개선된 캐리어 이동도를 위해 디바이스들의 채널 영역들을 스트레이닝하거나 또는 채널 영역들에 응력을 부여하기 위해 큰 부피를 갖는 반면에, 메모리 디바이스들에서의 S/D 피처들은 의도치 않은 회로 단락들을 회피하기 위해 인접하는 S/D 피처들과 떨어진 상태로 남아있을 수 있다. 본 발명개시의 실시예들은 두 개 유형들의 디바이스들에서 상이한 S/D 리세스 프로파일들을 생성함으로써 상기 차이들을 제공한다. 추가적인 실시예는 개별적인 에칭 공정들보다는, 두 개 유형들의 디바이스들을 위한 하나의 에칭 공정을 이용하여 상이한 S/D 리세스 프로파일들을 생성시킨다. 이것은 생산 효율성을 개선시킨다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    전구체(precursor)를 수용하는 단계로서, 상기 전구체는 기판과 상기 기판 위에 복수의 제1 게이트 구조물들 및 복수의 제2 게이트 구조물들을 갖고, 상기 복수의 제1 게이트 구조물들은 상기 복수의 제2 게이트 구조물들보다 큰 피치를 갖는 것인, 상기 전구체를 수용하는 단계;
    적어도 상기 기판과 상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들의 외부 측벽들을 덮는 제1 유전체층을 퇴적하는 단계;
    상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들의 측벽들 위에서는 상기 제1 유전체층의 제2 부분이 남아있도록 하면서, 상기 기판 위의 상기 제1 유전체층의 제1 부분을 제거하도록, 상기 제1 유전체층에 대해 제1 에칭 공정을 수행하는 단계로서, 상기 제1 유전체층의 제2 부분은 상기 복수의 제1 게이트 구조물들의 측벽들 위보다는 상기 복수의 제2 게이트 구조물들의 측벽들 위에서 더 두꺼운 것인, 상기 제1 에칭 공정을 수행하는 단계;
    상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들 각각에 인접해 있는 복수의 제1 리세스들 및 복수의 제2 리세스들을 형성하기 위해 상기 기판을 에칭하는 단계; 및
    상기 복수의 제1 리세스들 및 상기 복수의 제2 리세스들 내에 복수의 제1 반도체 피처들 및 복수의 제2 반도체 피처들을 각각 에피택셜방식으로 성장시키는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 제1 에칭 공정은 에칭 사이클과 퇴적 사이클의 반복들을 갖는 순환 공정인 것인, 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 복수의 제1 리세스들은 상기 복수의 제2 리세스들보다 깊은 것인, 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 복수의 제1 게이트 구조물들 각각에 대한 상기 복수의 제1 리세스들의 제1 근접도는 상기 복수의 제2 게이트 구조물들 각각에 대한 상기 복수의 제2 리세스들의 제2 근접도보다 작은 것인, 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 기판은 핀 활성 영역들을 포함하고,
    상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들은 상기 핀 활성 영역들과 맞물려지며, 상기 복수의 제1 리세스들 및 상기 복수의 제2 리세스들은 상기 핀 활성 영역들 내로 에칭되는 것인, 반도체 디바이스 형성 방법.
  6. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    제1 및 제2 영역들과, 상기 제1 및 제2 영역들 내에서 연장하는 기판을 갖는 전구체를 수용하는 단계로서, 상기 전구체는 상기 제1 영역 내에서 상기 기판 위에 복수의 제1 게이트 구조물들 및 복수의 제2 게이트 구조물들을 더 갖고, 상기 복수의 제1 게이트 구조물들은 상기 복수의 제2 게이트 구조물들보다 큰 피치를 갖고, 상기 전구체는 상기 제2 영역 내에서 상기 기판 위에 복수의 제3 게이트 구조물들 및 복수의 제4 게이트 구조물들을 더 가지며, 상기 복수의 제3 게이트 구조물들은 상기 복수의 제4 게이트 구조물들보다 큰 피치를 갖는 것인, 상기 전구체를 수용하는 단계;
    적어도 상기 기판과 상기 복수의 제1, 제2, 제3 및 제4 게이트 구조물들의 외부 측벽들을 덮는 제1 유전체층을 퇴적하는 단계;
    상기 제2 영역 내에서 상기 제1 유전체층 위에 마스킹 엘리먼트를 형성하는 단계;
    상기 기판을 노출시키도록 상기 제1 영역 내에서 상기 제1 유전체층에 대해 제1 에칭 공정을 수행하는 단계로서, 상기 제1 유전체층의 일부분은 상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들의 측벽들 위에 남고, 상기 제1 유전체층의 일부분은 상기 복수의 제1 게이트 구조물들의 측벽들 위보다는 상기 복수의 제2 게이트 구조물들의 측벽들 위에서 더 두꺼운 것인, 상기 제1 에칭 공정을 수행하는 단계;
    상기 복수의 제1 게이트 구조물들 및 상기 복수의 제2 게이트 구조물들 각각에 인접해 있는 복수의 제1 리세스들 및 복수의 제2 리세스들을 형성하기 위해 상기 기판을 에칭하는 단계; 및
    제1 반도체 물질을 이용하여 상기 복수의 제1 리세스들 및 상기 복수의 제2 리세스들 내에서 소스 및 드레인 피처들을 각각 에피택셜방식으로 성장시키는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  7. 제6항에 있어서,
    상기 기판의 에칭 후에 그리고 상기 복수의 제1 리세스들 및 상기 복수의 제2 리세스들 내에서의 상기 소스 및 드레인 피처들을 에피택셜방식으로 성장시키기 전에, 상기 마스킹 엘리먼트를 제거하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  8. 제6항에 있어서,
    상기 복수의 제1 리세스들 및 상기 복수의 제2 리세스들 내에서의 상기 소스 및 드레인 피처들을 에피택셜방식으로 성장시킨 후에 상기 제1 및 제2 영역들로부터 상기 제1 유전체층을 제거하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 기판과, 상기 복수의 제1, 제2, 제3 및 제4 게이트 구조물들을 덮는 제2 유전체층을 퇴적하는 단계;
    상기 제1 영역 내의 상기 제2 유전체층 위에 또다른 마스킹 엘리먼트를 형성하는 단계;
    상기 기판을 노출시키도록 상기 제2 영역 내의 상기 제2 유전체층에 대해 제2 에칭 공정을 수행하는 단계로서, 상기 제2 유전체층의 일부분은 상기 복수의 제3 게이트 구조물들 및 상기 복수의 제4 게이트 구조물들의 측벽들 위에 남고, 상기 제2 유전체층의 상기 일부분은 상기 복수의 제4 게이트 구조물들의 측벽들 위보다는 상기 복수의 제3 게이트 구조물들의 측벽들 위에서 더 두꺼운 것인, 상기 제2 에칭 공정을 수행하는 단계;
    상기 복수의 제3 게이트 구조물들 및 상기 복수의 제4 게이트 구조물들에 인접해 있는 복수의 제3 리세스들 및 제4 리세스들을 각각 형성하기 위해 상기 기판을 에칭하는 단계; 및
    상기 제1 반도체 물질과는 상이한 제2 반도체 물질을 이용하여 상기 복수의 제3 리세스들 및 상기 복수의 제4 리세스들 내에서 소스 및 드레인 피처들을 각각 에피택셜방식으로 성장시키는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  10. 삭제
KR1020160110676A 2016-03-25 2016-08-30 개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법 KR101934161B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662313430P 2016-03-25 2016-03-25
US62/313,430 2016-03-25
US15/187,976 US9748389B1 (en) 2016-03-25 2016-06-21 Method for semiconductor device fabrication with improved source drain epitaxy
US15/187,976 2016-06-21

Publications (2)

Publication Number Publication Date
KR20170112912A KR20170112912A (ko) 2017-10-12
KR101934161B1 true KR101934161B1 (ko) 2018-12-31

Family

ID=59654817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160110676A KR101934161B1 (ko) 2016-03-25 2016-08-30 개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법

Country Status (5)

Country Link
US (5) US9748389B1 (ko)
KR (1) KR101934161B1 (ko)
CN (1) CN107230674B (ko)
DE (1) DE102016119017B4 (ko)
TW (1) TWI643344B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US10163912B2 (en) * 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US10811507B2 (en) * 2017-09-20 2020-10-20 International Business Machines Corporation Vertical transistors having multiple gate thicknesses for optimizing performance and device density
US10366982B2 (en) * 2017-11-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with embedded memory device and contact isolation scheme
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US11101366B2 (en) * 2018-07-31 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Remote plasma oxide layer
US11508827B2 (en) * 2018-09-26 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer for a gate structure of a transistor
US11210447B2 (en) * 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
KR20200120816A (ko) 2019-04-12 2020-10-22 삼성전자주식회사 반도체 소자 및 그 제조방법
US10755964B1 (en) 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
DE102021104484A1 (de) * 2020-03-30 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schaltungsstruktur mit gatekonfiguration
US11588038B2 (en) 2020-03-30 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit structure with gate configuration
US20220254778A1 (en) * 2021-02-05 2022-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method for Manufacturing the Same

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4737829A (en) * 1985-03-28 1988-04-12 Nec Corporation Dynamic random access memory device having a plurality of one-transistor type memory cells
US6949768B1 (en) * 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
KR100697291B1 (ko) * 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
DE102006019936B4 (de) 2006-04-28 2015-01-29 Globalfoundries Inc. Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
KR100764059B1 (ko) * 2006-09-22 2007-10-09 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US20110256682A1 (en) * 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
EP2803077A4 (en) * 2012-01-13 2015-11-04 Tela Innovations Inc CIRCUITS WITH LINEAR FINFET STRUCTURES
KR20130096953A (ko) * 2012-02-23 2013-09-02 삼성전자주식회사 반도체 장치의 제조 방법
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
CN103832965B (zh) 2012-11-23 2017-02-08 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8927377B2 (en) * 2012-12-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming FinFETs with self-aligned source/drain
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
TWI555064B (zh) 2013-02-21 2016-10-21 聯華電子股份有限公司 形成鰭狀結構的方法
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
KR102170856B1 (ko) * 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9257529B2 (en) 2014-03-11 2016-02-09 Tokyo Electron Limited Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
KR102212267B1 (ko) * 2014-03-19 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9390976B2 (en) * 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9214462B2 (en) * 2014-05-01 2015-12-15 International Business Machines Corporation Recessed source drain contact regions independent of device pitch by unmerged epitaxy on fin portions
KR20150133012A (ko) 2014-05-19 2015-11-27 삼성전자주식회사 반도체 장치
US20150372107A1 (en) 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US20170103981A1 (en) * 2015-10-12 2017-04-13 United Microelectronics Corp. Method for fabricating contacts to non-planar mos transistors in semiconductor device
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy

Also Published As

Publication number Publication date
US20170373189A1 (en) 2017-12-28
DE102016119017B4 (de) 2023-10-12
DE102016119017A1 (de) 2017-09-28
CN107230674B (zh) 2020-03-20
TWI643344B (zh) 2018-12-01
US20190123200A1 (en) 2019-04-25
KR20170112912A (ko) 2017-10-12
US11031498B2 (en) 2021-06-08
US10629736B2 (en) 2020-04-21
US20210296498A1 (en) 2021-09-23
US10158017B2 (en) 2018-12-18
US11710792B2 (en) 2023-07-25
US20200251594A1 (en) 2020-08-06
CN107230674A (zh) 2017-10-03
TW201735365A (zh) 2017-10-01
US9748389B1 (en) 2017-08-29

Similar Documents

Publication Publication Date Title
KR101934161B1 (ko) 개선된 소스 드레인 에피택시를 갖는 반도체 디바이스 제조 방법
US11239341B2 (en) Horizontal gate all-around device having wrapped-around source and drain
US11961900B2 (en) Integrated circuit with a fin and gate structure and method making the same
US10490552B2 (en) FinFET device having flat-top epitaxial features and method of making the same
KR101656952B1 (ko) Ｆｉｎ 피처의 구조물 및 그 제조 방법
US11532728B2 (en) Method semiconductor device fabrication with improved epitaxial source/drain proximity control
US11245036B1 (en) Latch-up prevention
US11158545B2 (en) Methods of forming isolation features in metal gates
US20190237543A1 (en) Method for FinFET LDD Doping
US20230378181A1 (en) Finfet device having flat-top epitaxial features and method of making the same
US20230387113A1 (en) Fin end isolation structure for semiconductor devices
US20230088288A1 (en) Air Spacer For A Gate Structure Of A Transistor
US20230135084A1 (en) Reduction of damages to source/drain features

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant