CN103832965A - 基片刻蚀方法 - Google Patents

基片刻蚀方法 Download PDF

Info

Publication number
CN103832965A
CN103832965A CN201210482401.6A CN201210482401A CN103832965A CN 103832965 A CN103832965 A CN 103832965A CN 201210482401 A CN201210482401 A CN 201210482401A CN 103832965 A CN103832965 A CN 103832965A
Authority
CN
China
Prior art keywords
etching operation
chamber pressure
etching
scope
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210482401.6A
Other languages
English (en)
Other versions
CN103832965B (zh
Inventor
蒋中伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing North Microelectronics Co Ltd
Original Assignee
Beijing North Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing North Microelectronics Co Ltd filed Critical Beijing North Microelectronics Co Ltd
Priority to CN201210482401.6A priority Critical patent/CN103832965B/zh
Priority to TW102138574A priority patent/TWI506692B/zh
Priority to SG11201503933RA priority patent/SG11201503933RA/en
Priority to US14/646,909 priority patent/US9478439B2/en
Priority to KR1020157016574A priority patent/KR101735089B1/ko
Priority to EP13857651.7A priority patent/EP2924000B1/en
Priority to PCT/CN2013/086420 priority patent/WO2014079315A1/zh
Publication of CN103832965A publication Critical patent/CN103832965A/zh
Application granted granted Critical
Publication of CN103832965B publication Critical patent/CN103832965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00523—Etching material
    • B81C1/00531—Dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0111—Bulk micromachining
    • B81C2201/0112—Bosch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Geometry (AREA)

Abstract

本发明提供一种基片刻蚀方法，其包括以下步骤：沉积作业，用以在硅槽侧壁上沉积聚合物；刻蚀作业，用以对所述硅槽侧壁进行刻蚀；重复所述沉积作业和刻蚀作业至少两次；其中，在完成所述刻蚀作业的所有循环次数的过程中，反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值。本发明提供的基片刻蚀方法能够避免产生侧壁伤害的问题，从而可以使侧壁形貌光滑。

Description

基片刻蚀方法
技术领域
本发明涉及微电子技术领域，特别涉及一种基片刻蚀方法。
背景技术
随着MEMS器件和MEMS系统被越来越广泛地应用于汽车和消费电子领域，以及TSV通孔刻蚀(Through Silicon Etch)技术在未来封装领域的广阔前景，干法等离子体深硅刻蚀工艺逐渐成为MEMS加工领域及TSV技术中最炙手可热的工艺之一。
深硅刻蚀工艺相对于一般的硅刻蚀工艺，主要区别在于：深硅刻蚀工艺的刻蚀深度远大于一般的硅刻蚀工艺，深硅刻蚀工艺的刻蚀深度一般为几十微米甚至可以达到上百微米，而一般硅刻蚀工艺的刻蚀深度则小于1微米。要刻蚀厚度为几十微米的硅材料，就要求深硅刻蚀工艺具有更快的刻蚀速率，更高的选择比及更大的深宽比。
目前主流的深硅刻蚀工艺为德国Robert Bosch公司发明的Bosch工艺或在Bosch工艺上进行的优化。其主要特点为：整个刻蚀过程为一个循环单元的多次重复，该循环单元包括刻蚀作业和沉积作业，即整个刻蚀过程是刻蚀作业与沉积作业的交替循环。其中刻蚀作业所采用的工艺气体为SF6，而且，在进行刻蚀作业的过程中，为了能够产生更多的活性自由基，以提高该工艺气体刻蚀硅基底的刻蚀速率，通常需要在进行刻蚀作业的过程中始终保持较高的腔室压力，然而，这会产生这样的问题，即：在较高的腔室压力下，刻蚀后产生的反应生成物不易从硅槽中排出，导致积压在硅槽中的反应生成物损伤硅槽的侧壁，从而使硅槽的侧壁形貌粗糙，进而使刻蚀方法的工艺结果不理想。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种基片刻蚀方法，其能够避免产生侧壁伤害的问题，从而可以使侧壁形貌光滑。
为实现本发明的目的而提供一种基片刻蚀方法，包括以下步骤：
沉积作业，用以在硅槽侧壁上沉积聚合物；
刻蚀作业，用以对所述硅槽侧壁进行刻蚀；
重复所述沉积作业和刻蚀作业至少两次；
并且，在完成所述刻蚀作业的所有循环次数的过程中，反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值。
其中，降低腔室压力的所述预设规则包括以下步骤：
在自第一次所述刻蚀作业开始的预定时间之内，所述腔室压力在进行刻蚀作业时保持所述的最高压力值不变；
在经过所述预定时间之后，所述腔室压力在完成后续的刻蚀作业的循环次数的过程中按函数关系自所述最高压力值降低至所述最低压力值。
其中，在经过所述预定时间之后，每次刻蚀作业所对应的腔室压力保持不变，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按函数关系有所降低。
其中，在经过所述预定时间之后，每次刻蚀作业所对应的腔室压力按函数关系逐渐降低，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力降低。
其中，降低腔室压力的所述预设规则包括以下步骤：在完成刻蚀作业的所有循环次数的过程中，所述腔室压力按预设的函数关系逐渐降低。
其中，所述函数关系包括线性、分段、指数或多项式。
其中，所述预定时间的范围在0.5～20s；所述最高压力值的范围在20mT～200mT；并且激励功率的范围在50～3000W；偏压功率的范围在0～100W；刻蚀气体的流量范围在50～1000sccm。
其中，所述预定时间的范围在1～10s；所述最高压力值的范围在40mT～120mT；并且激励功率的范围在500～2000W；偏压功率的范围在10～40W；刻蚀气体的流量范围在200～700sccm。
其中，在经过所述预定时间之后，完成刻蚀作业的循环次数的时间范围在0.1～100s；所述压力最低值为的范围在1～40mT；并且激励功率的范围在50～3000W；偏压功率的范围在0～100W；所述刻蚀气体的流量范围在50～1000sccm。
本发明具有以下有益效果：
本发明提供的基片刻蚀方法，其通过在完成刻蚀作业的所有循环次数的过程中，使反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值，可以使刻蚀后产生的反应生成物因腔室压力的降低而从硅槽中排出，从而可以避免出现硅槽侧壁出现损伤的问题，进而可以提高硅槽侧壁形貌的光滑性，提高工艺质量。
附图说明
图1本发明提供的基片刻蚀方法的流程图；
图2a为本发明第一实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图；
图2b为本发明第一实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图；
图2c为本发明第一实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图；
图3a为采用现有的基片刻蚀方法获得的硅槽侧壁形貌的扫描电镜图；
图3b为采用本发明提供的基片刻蚀方法获得的硅槽侧壁形貌的扫描电镜图；
图4a为本发明第二实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图；
图4b为本发明第二实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图；以及
图4c为本发明第二实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明提供的基片刻蚀方法及基片处理设备进行详细描述。
根据本发明的实施例，沉积作业用于在硅槽侧壁上沉积聚合物；刻蚀作业用于对所述硅槽侧壁进行刻蚀；而且，在整个刻蚀工艺过程中，沉积作业和刻蚀作业交替循环至少两次。在实际应用中，可以先进行沉积作业，后进行刻蚀作业；或者，也可以先进行刻蚀作业，后进行沉积作业，二者的先后顺序可以根据具体情况设定。
下面针对本发明提供的基片刻蚀方法进行详细的描述。具体地，图1为本发明提供的基片刻蚀方法的流程图。请参阅图1，该方法包括以下步骤：
步骤S1，将待处理的硅晶片等基片放入反应腔室。
步骤S2，进行沉积作业，该沉积作业的具体流程至少包括以下步骤：向反应腔室内输入沉积气体；开启激励电源(例如射频电源)，以在反应腔室内产生等离子体；开启偏压电源，以向待处理基片施加偏压功率。该沉积气体可以为C4F8或C2F4。
步骤S3，进行刻蚀作业，该刻蚀作业的具体流程至少包括以下步骤：停止向反应腔室内输入沉积气体，同时向反应腔室内输入刻蚀气体；开启激励电源(例如射频电源)，以在反应腔室内产生等离子体；开启偏压电源以向待处理基片施加偏压功率。该刻蚀气体可以为SF6。
步骤S4，重复上述步骤S2-S3，直至完成基片的刻蚀。
而且，在完成步骤S3的所有循环次数的过程中，反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值。此外，上述步骤S2和S3的先后顺序也可以调换，即：也可以先进行刻蚀作业，后进行沉积作业。
下面对降低腔室压力的几种预设规则进行详细地描述。具体地，图2a为本发明第一实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图。请参阅图2a，图2a中横坐标为刻蚀作业(即，上述步骤S3)的循环次数N，且N为大于0的整数；纵坐标为腔室压力值P(单位为mT，毫托)。在本实施例中，降低腔室压力的预设规则包括以下步骤：
步骤S30，在自第一次刻蚀作业开始的预定时间T之内，腔室压力保持最高压力值Pmax不变。
步骤S31，在经过预定时间T之后，腔室压力在完成后续的刻蚀作业的循环次数的过程中按线性的函数关系自最高压力值Pmax降低至最低压力值Pmin。最高压力值Pmax和最低压力值Pmin可以根据具体情况自由设定。
在步骤S31中，每次刻蚀作业所对应的腔室压力按线性关系逐渐降低，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按线性关系有所降低。
需要说明的是，如图2b所示，在步骤S31中，每次刻蚀作业所对应的腔室压力也可以按分段函数的关系有所降低，而且，本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力也可以按分段函数的关系有所降低。当然，在实际应用中，还可以采用诸如指数或多项式等其他任意函数关系，其可以根据具体情况设定。
此外，如图2c所示，在步骤S31中，还可以使每次刻蚀作业所对应的腔室压力保持不变，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按线性函数或分段函数等的关系有所降低。
为了验证本实施例提供的刻蚀基片方法是否能够改善硅槽的侧壁形貌的光滑性，下面针对本实施例提供的刻蚀基片方法和现有技术中采用保持高腔室压力不变的刻蚀基片方法分别进行基片刻蚀实验，在该基片刻蚀实验中，本实施例和现有技术所使用的基片处理设备除腔室压力不同之外，其余规格和参数均大致相同。
具体地，如图3a和图3b所示，分别为采用现有的基片刻蚀方法获得的硅槽侧壁形貌的扫描电镜图和采用本发明提供的基片刻蚀方法获得的硅槽侧壁形貌的扫描电镜图。比较图3a和图3b可以看出，在现有技术中，由于在进行刻蚀作业的过程中始终保持较高的腔室压力，因而刻蚀后产生的反应生成物不易从硅槽中排出，导致积压在硅槽中的反应生成物损伤硅槽的侧壁，从而使硅槽的侧壁形貌粗糙，进而使刻蚀方法的工艺结果不理想。与之相比，在本实施例提供的基片刻蚀方法，其通过在完成刻蚀作业的所有循环次数的过程中，使反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值，可以使刻蚀后产生的反应生成物因腔室压力的降低而从硅槽中排出，从而可以避免出现硅槽侧壁出现损伤的问题，进而可以提高硅槽侧壁形貌的光滑性，提高工艺质量。
图4a为本发明第二实施例提供的基片刻蚀方法的腔室压力降低规则的坐标图。请参阅图4a，图4a中横坐标为刻蚀作业(即，上述步骤S3)的循环次数N，且N为大于0的整数；纵坐标为腔室压力值P(单位为mT，毫托)。在本实施例中，降低腔室压力的预设规则包括以下步骤：
在完成刻蚀作业的所有循环次数的过程中，腔室压力P按线性关系逐渐降低。
需要说明的是，虽然在本实施例中，上述函数关系为线性函数，但是本发明并不局限于此，在实际应用中，也可以采用以下两种函数关系，即：第一种函数关系为：如图4b所示，每次刻蚀作业所对应的腔室压力保持不变，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按分段函数的关系有所降低；第二种函数关系为：如图4c所示，每次刻蚀作业所对应的腔室压力按线性关系有所降低，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按分段函数的关系有所降低。
优选地，预定时间T的范围可以在0.5～20s；最高压力值的范围可以在20mT～200mT；并且激励功率的范围可以在50～3000W；偏压功率的范围可以在0～100W；刻蚀气体的流量范围可以在50～1000sccm。
更优选地，预定时间T的范围在1～10s；最高压力值的范围在40mT～120mT；并且激励功率的范围可以在500～2000W；偏压功率的范围可以在10～40W；刻蚀气体的流量范围在200～700sccm。另外，经过预定时间T之后，完成后续的刻蚀作业的循环次数的时间可以在0.1-100s；压力最低值的范围可以在1～40mT；并且激励功率的范围在50～3000W；偏压功率的范围在0～100W；刻蚀气体的流量范围在50～1000sccm。
综上所述，本实施例提供的基片刻蚀方法，其通过在完成刻蚀作业的所有循环次数的过程中，使反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值，可以使刻蚀后产生的反应生成物因腔室压力的降低而从硅槽中排出，从而可以避免出现硅槽侧壁出现损伤的问题，进而可以提高硅槽侧壁形貌的光滑性，提高工艺质量。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种基片刻蚀方法，包括以下步骤：
沉积作业，用以在硅槽侧壁上沉积聚合物；
刻蚀作业，用以对所述硅槽侧壁进行刻蚀；
重复所述沉积作业和刻蚀作业至少两次；
其特征在于，在完成所述刻蚀作业的所有循环次数的过程中，反应腔室的腔室压力按预设规则由预设的最高压力值降低至最低压力值。
2.如权利要求1所述的基片刻蚀方法，其特征在于，降低腔室压力的所述预设规则包括以下步骤：
在自第一次所述刻蚀作业开始的预定时间之内，所述腔室压力在进行刻蚀作业时保持所述的最高压力值不变；
在经过所述预定时间之后，所述腔室压力在完成后续的刻蚀作业的循环次数的过程中按函数关系自所述最高压力值降低至所述最低压力值。
3.如权利要求2所述的基片刻蚀方法，其特征在于，在经过所述预定时间之后，每次刻蚀作业所对应的腔室压力保持不变，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力按函数关系有所降低。
4.如权利要求2所述的基片刻蚀方法，其特征在于，在经过所述预定时间之后，每次刻蚀作业所对应的腔室压力按函数关系逐渐降低，且本次刻蚀作业所对应的腔室压力比前一次刻蚀作业所对应的腔室压力降低。
5.如权利要求1所述的基片刻蚀方法，其特征在于，降低腔室压力的所述预设规则包括以下步骤：在完成刻蚀作业的所有循环次数的过程中，所述腔室压力按预设的函数关系逐渐降低。
6.如权利要求2-5所述的基片刻蚀方法，其特征在于，所述函数关系包括线性、分段、指数或多项式。
7.如权利要求2-5所述的基片刻蚀方法，其特征在于，所述预定时间的范围在0.5～20s；所述最高压力值的范围在20mT～200mT；并且
激励功率的范围在50～3000W；偏压功率的范围在0～100W；刻蚀气体的流量范围在50～1000sccm。
8.如权利要求2-5所述的基片刻蚀方法，其特征在于，所述预定时间的范围在1～10s；所述最高压力值的范围在40mT～120mT；并且
激励功率的范围在500～2000W；偏压功率的范围在10～40W；刻蚀气体的流量范围在200～700sccm。
9.如权利要求8所述的基片刻蚀方法，其特征在于，在经过所述预定时间之后，完成刻蚀作业的循环次数的时间范围在0.1～100s；所述压力最低值为的范围在1～40mT；并且
激励功率的范围在50～3000W；偏压功率的范围在0～100W；所述刻蚀气体的流量范围在50～1000sccm。
CN201210482401.6A 2012-11-23 2012-11-23 基片刻蚀方法 Active CN103832965B (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201210482401.6A CN103832965B (zh) 2012-11-23 2012-11-23 基片刻蚀方法
TW102138574A TWI506692B (zh) 2012-11-23 2013-10-25 Substrate etching method
US14/646,909 US9478439B2 (en) 2012-11-23 2013-11-01 Substrate etching method
KR1020157016574A KR101735089B1 (ko) 2012-11-23 2013-11-01 기판 에칭 방법
SG11201503933RA SG11201503933RA (en) 2012-11-23 2013-11-01 Substrate etching method
EP13857651.7A EP2924000B1 (en) 2012-11-23 2013-11-01 Substrate etching method
PCT/CN2013/086420 WO2014079315A1 (zh) 2012-11-23 2013-11-01 基片刻蚀方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210482401.6A CN103832965B (zh) 2012-11-23 2012-11-23 基片刻蚀方法

Publications (2)

Publication Number Publication Date
CN103832965A true CN103832965A (zh) 2014-06-04
CN103832965B CN103832965B (zh) 2017-02-08

Family

ID=50775520

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210482401.6A Active CN103832965B (zh) 2012-11-23 2012-11-23 基片刻蚀方法

Country Status (7)

Country Link
US (1) US9478439B2 (zh)
EP (1) EP2924000B1 (zh)
KR (1) KR101735089B1 (zh)
CN (1) CN103832965B (zh)
SG (1) SG11201503933RA (zh)
TW (1) TWI506692B (zh)
WO (1) WO2014079315A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548933A (zh) * 2015-09-23 2017-03-29 北京北方微电子基地设备工艺研究中心有限责任公司 一种刻蚀工艺
CN107230674A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 用于具有改进的源极漏极外延的半导体器件制造的方法
CN108364867A (zh) * 2018-02-28 2018-08-03 清华大学 深硅刻蚀方法
CN113097062A (zh) * 2021-03-22 2021-07-09 北京北方华创微电子装备有限公司 刻蚀工艺方法及装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105261561B (zh) * 2014-07-16 2018-05-25 北京北方华创微电子装备有限公司 黑硅制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6299788B1 (en) * 1999-03-29 2001-10-09 Mosel Vitelic Inc. Silicon etching process
CN101477096A (zh) * 2009-01-05 2009-07-08 大连理工大学 一种聚合物平面纳米沟道制作方法
WO2011001778A1 (ja) * 2009-07-01 2011-01-06 住友精密工業株式会社 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
CN101962773A (zh) * 2009-07-24 2011-02-02 北京北方微电子基地设备工艺研究中心有限责任公司 一种深硅刻蚀方法
CN102515089A (zh) * 2011-12-21 2012-06-27 北京大学 一种mems集成化方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228949A (en) 1991-11-07 1993-07-20 Chemcut Corporation Method and apparatus for controlled spray etching
US6008139A (en) * 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
US7115520B2 (en) * 2003-04-07 2006-10-03 Unaxis Usa, Inc. Method and apparatus for process control in time division multiplexed (TDM) etch process
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
FR2887073B1 (fr) * 2005-06-14 2007-08-10 Alcatel Sa Procede de pilotage de la pression dans une chambre de procede
CN100554514C (zh) * 2006-11-02 2009-10-28 北京北方微电子基地设备工艺研究中心有限责任公司 一种反应腔室压力控制的装置和方法
CN100521102C (zh) * 2006-12-14 2009-07-29 北京北方微电子基地设备工艺研究中心有限责任公司 多晶硅刻蚀的方法
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法，基板処理装置，プログラムを記録した記録媒体
JP5416280B2 (ja) * 2010-08-19 2014-02-12 株式会社アルバック ドライエッチング方法及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6299788B1 (en) * 1999-03-29 2001-10-09 Mosel Vitelic Inc. Silicon etching process
CN101477096A (zh) * 2009-01-05 2009-07-08 大连理工大学 一种聚合物平面纳米沟道制作方法
WO2011001778A1 (ja) * 2009-07-01 2011-01-06 住友精密工業株式会社 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
CN101962773A (zh) * 2009-07-24 2011-02-02 北京北方微电子基地设备工艺研究中心有限责任公司 一种深硅刻蚀方法
CN102515089A (zh) * 2011-12-21 2012-06-27 北京大学 一种mems集成化方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
K.J. OWEN, ET AL.: ""HIGH ASPECT RATIO DEEP SILICON ETCHING"", 《MEMS 2012》, 2 February 2012 (2012-02-02), pages 251 - 254 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548933A (zh) * 2015-09-23 2017-03-29 北京北方微电子基地设备工艺研究中心有限责任公司 一种刻蚀工艺
CN106548933B (zh) * 2015-09-23 2020-07-17 北京北方华创微电子装备有限公司 一种刻蚀工艺
CN107230674A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 用于具有改进的源极漏极外延的半导体器件制造的方法
CN107230674B (zh) * 2016-03-25 2020-03-20 台湾积体电路制造股份有限公司 半导体结构和半导体器件的制造方法
CN108364867A (zh) * 2018-02-28 2018-08-03 清华大学 深硅刻蚀方法
CN108364867B (zh) * 2018-02-28 2019-04-30 清华大学 深硅刻蚀方法
CN113097062A (zh) * 2021-03-22 2021-07-09 北京北方华创微电子装备有限公司 刻蚀工艺方法及装置

Also Published As

Publication number Publication date
KR20150089044A (ko) 2015-08-04
EP2924000B1 (en) 2020-06-17
SG11201503933RA (en) 2015-06-29
KR101735089B1 (ko) 2017-05-24
EP2924000A1 (en) 2015-09-30
EP2924000A4 (en) 2016-07-06
TW201421578A (zh) 2014-06-01
TWI506692B (zh) 2015-11-01
CN103832965B (zh) 2017-02-08
US20150311091A1 (en) 2015-10-29
US9478439B2 (en) 2016-10-25
WO2014079315A1 (zh) 2014-05-30

Similar Documents

Publication Publication Date Title
CN111295731B (zh) 用于实现具有低角分散的峰值离子能量增强的系统和方法
CN103832965A (zh) 基片刻蚀方法
CN105895490B (zh) 等离子体处理系统中的混合模式脉冲蚀刻
CN103950887B (zh) 一种深硅刻蚀方法
CN103915330A (zh) 基片刻蚀方法
JP2008085288A (ja) 基板のプラズマ処理装置及びプラズマ処理方法
CN104285283A (zh) 半导体基板的制造方法
CN105655283A (zh) 高深宽比的浅沟槽隔离刻蚀方法
TWI591719B (zh) 用於平滑側壁快速交替式蝕刻程序之受控氣體混合
KR101919641B1 (ko) 높은 에칭 레이트를 제공하기 위한 방법
CN109841475A (zh) 预处理方法及晶片处理方法
CN102931052B (zh) 一种脉冲射频输出功率控制反应等离子体刻蚀的方法
CN107611027A (zh) 一种改善深硅刻蚀侧壁粗糙度的方法
CN105679700A (zh) 硅深孔刻蚀方法
CN104925739A (zh) 二氧化硅的刻蚀方法
CN108573867A (zh) 硅深孔刻蚀方法
CN107359113B (zh) 一种使用RIE设备刻蚀InP材料的方法及刻蚀InP材料
CN101894750A (zh) 干法刻蚀TaN电极的方法
CN104671193A (zh) 深硅刻蚀方法
CN104425240A (zh) 基片刻蚀方法
CN105097494B (zh) 刻蚀方法
CN103887164A (zh) 一种深硅刻蚀方法
CN108133888B (zh) 一种深硅刻蚀方法
CN106548933B (zh) 一种刻蚀工艺
KR102316457B1 (ko) 불소 가스 혼합물로 이방성 drie 에칭을 하기 위한 장치 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 100176 No. 8 Wenchang Avenue, Beijing economic and Technological Development Zone

Patentee after: Beijing North China microelectronics equipment Co Ltd

Address before: 100176 Beijing economic and Technological Development Zone, Wenchang Road, No. 8, No.

Patentee before: Beifang Microelectronic Base Equipment Proces Research Center Co., Ltd., Beijing