KR101735089B1 - 기판 에칭 방법 - Google Patents

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Abstract

기판 에칭 방법은 실리콘 트렌치 측벽에 폴리머를 퇴적하기 위한 퇴적 작업 단계; 실리콘 트렌치 측벽을 에칭하기 위한 에칭 작업 단계; 퇴적 작업과 에칭 작업을 적어도 2회 반복하는 단계를 포함한다. 상기 에칭 작업의 모든 사이클들을 완료하는 과정에서, 반응 챔버의 챔버 압력이 사전 설정 규칙에 따라 사전 설정된 최고 압력값으로부터 최저 압력값으로 감소된다. 이러한 기판 에칭 방법은 측벽 손상 문제를 방지할 수 있으며, 나아가 측벽 형상을 매끄럽게 만들 수 있다.

Description

기판 에칭 방법{Substrate etching method}
본 발명은 마이크로전자 기술분야에 관한 것으로서, 보다 상세하게는, 기판 에칭 방법에 관한 것이다.
MEMS(Micro-Elcetro-Mechanical Systems, 마이크로 전자기계 시스템) 소자와 MEMS 시스템이 점점 자동차와 소비전자 분야에 광범위하게 응용되고 있고, TSV(Through-Silicon Via, 실리콘 관통 전극) 에칭 기술이 미래 패키징 분야에서 전망이 밝음에 따라, 건식 플라즈마 딥 실리콘 에칭 공정(dry plasma deep silicon etching process)은 점차 MEMS 가공 분야 및 TSV 기술 중 가장 관심을 받는 공정 중의 하나가 되고 있다.
딥 실리콘 에칭 공정과 일반적인 실리콘 에칭 공정의 주요 차이점은, 딥 실리콘 에칭 공정의 에칭 깊이가 일반적인 실리콘 에칭 공정보다 훨씬 깊다는데 있다. 딥 실리콘 에칭 공정의 에칭 깊이는 일반적으로 수십 미크론에서 심지어 수백 미크론에 달할 수 있는 반면, 일반 실리콘 에칭 공정의 에칭 깊이는 1 미크론 미만이다. 두께가 수십 미크론인 실리콘 재료를 에칭하기 위해서는, 딥 실리콘 에칭 공정은 보다 빠른 에칭 속도, 보다 높은 선택비 및 보다 큰 깊이-폭 비가 요구된다.
현재 주류인 딥 실리콘 에칭 공정은 독일 Robert Bosch사가 발명한 보쉬(Bosch) 공정 또는 Bosch 공정의 최적화로서, 그 주요 특징은 다음과 같다. 전체적인 에칭 과정은 하나의 사이클 유닛을 여러 차례 반복하는 것으로, 상기 사이클 유닛은 에칭 작업과 퇴적 작업을 포함한다. 즉 전체적인 에칭 과정은 에칭 작업과 퇴적 작업을 교대로 순환하는 것이다. 이 경우 에칭 작업에 사용되는 공정가스는 SF6이며, 또한 에칭 작업을 실시하는 과정에서, 상기 실리콘 기판 상에서 공정 가스의 에칭율이 높아지도록 보다 많은 활성 래디컬을 생산하기 위하여, 통상적으로 에칭 작업을 실시하는 과정에서 일반적으로 비교적 높은 챔버 압력을 유지해야 한다. 그러나 이는 다음과 같은 문제가 발생할 수 있다. 즉 비교적 높은 챔버 압력 하에서는 에칭 후 발생되는 반응 생성물이 실리콘 트렌치로부터 배출되기 쉽지 않아 실리콘 트렌치에 축적된 반응 생성물이 실리콘 트렌치의 측벽에 손상을 입힘으로써 실리콘 트렌치의 측벽 형상(프로파일)을 거칠게 만들고, 나아가 이상적이지 못한 에칭 결과를 초래할 수 있다.
본 발명의 목적은 적어도 종래 기술에 존재하는 기술적인 문제들 중의 적어도 하나를 해결하고자 하는 데 있으며, 측벽 손상 문제를 방지하여 측벽 형상을 매끄럽게 할 수 있는 기판 에칭 방법을 제시하였다.
본 발명의 목적을 구현하기 위해 제공되는 기판 에칭 방법은, 실리콘 트렌치의 측벽에 폴리머를 퇴적하기 위한 퇴적 작업 및 상기 실리콘 트렌치 측벽을 에칭하기 위한 에칭 작업을 포함하고, 또한 상기 퇴적 작업과 에칭 작업을 적어도 2회 반복 수행한다. 또한 상기 에칭 작업의 모든 사이클들을 완료하는 과정에서, 반응 챔버의 챔버 압력을 사전 설정 규칙에 따라 사전 설정된 최고 압력값에서 최저 압력값으로 낮춘다.
여기서, 상기 사전 설정 규칙은, 첫 번째 상기 에칭작업이 시작되는 때로부터의 사전 설정 시간 내에, 상기 챔버 압력이 에칭 작업 진행 시 상기 최고 압력값으로 유지되도록 하고; 첫 번째 상기 에칭 작업이 시작된 때로부터 상기 사전 설정 시간이 경과한 후, 상기 챔버 압력이 후속되는 에칭 작업의 과정에서 함수관계에 따라 상기 최고 압력값으로부터 상기 최저 압력값까지 낮아지도록 하는 규칙을 포함한다.
첫 번째 상기 에칭 작업이 시작되는 때로부터 상기 사전 설정 시간이 경과한 후, 매 회 에칭 작업 과정마다, 챔버 압력이 불변하도록 유지시키고; 또한 매 회 에칭 작업에 대응되는 챔버 압력이 전 회 에칭 작업에 대응되는 챔버 압력보다 낮아지도록 한다.
첫 번째 상기 에칭 작업이 시작되는 때로부터 상기 사전 설정 시간이 경과한 후, 매 회 에칭 작업 과정마다, 챔버 압력이 함수관계에 따라 점차로 낮아지도록 하고, 매 회 에칭 작업에 대응되는 챔버 압력이 전 회 에칭 작업에 대응되는 챔버 압력보다 낮아지도록 한다.
상기 사전 설정 시간의 범위는 0.5~20s이다. 예를 들어, 상기 사전 설정 시간의 범위는 1~10s일 수 있다.
상기 사전 설정 규칙은, 상기 에칭 작업의 모든 사이클들을 완료하는 과정에서, 상기 챔버 압력이 사전 설정된 함수 관계에 따라 점차 낮아지도록 하는 규칙을 포함한다.
상기 함수 관계는 선형 함수관계, 개별식 함수관계, 지수 함수관계 또는 다항식 함수관계를 포함한다.
상기 최고 압력값의 범위는 20mT~200mT이고, 상기 압력 최저값의 범위는 1~40mT이며, 여기 전력의 범위는 50~3000W이고, 바이어스 전력의 범위는 0~100W이며, 에칭 가스 유량의 범위는 50~1000sccm이다.
에칭 작업의 모든 반복 사이클들을 완료하는 시간은 0.1~100s이다.
본 발명은 다음과 같은 유익한 효과를 갖는다.
본 발명의 실시예들에 따라 제공하는 기판 에칭 방법은 에칭 작업의 모든 사이클들을 완료하는 과정에서, 반응 챔버의 챔버 압력이 사전 설정된 규칙에 따라 사전 설정된 최고 압력값으로부터 최저 압력값까지 낮아지도록 함으로써, 에칭 후 발생되는 반응 생성물이 챔버 압력의 저하로 인해 실리콘 트렌치로부터 배출될 수 있고, 따라서 실리콘 트렌치 측벽이 손상되는 문제를 방지할 수 있으며, 나아가 실리콘 트렌치 측벽 형상의 평활도를 높여 공정 품질을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따라 제공되는 기판 에칭 방법의 흐름도이다.
도 2a는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제1 사전 설정 규칙의 시퀀스 도면이다.
도 2b는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제2 사전 설정 규칙의 시퀀스 도면이다.
도 2c는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제3 사전 설정 규칙의 시퀀스 도면이다.
도 2d는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제4 사전 설정 규칙의 시퀀스 도면이다.
도 2e는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제5 사전 설정된 규칙의 시퀀스 도면이다.
도 2f는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에서 채택된 챔버 압력을 낮추기 위해 사용된 제6 사전 설정된 규칙의 시퀀스 도면이다.
도 3a는 종래의 기판 에칭 방법으로 획득된 실리콘 트렌치 측벽 형상의 주사전자현미경도이다.
도 3b는 도 3a 중의 영역 Ⅰ의 확대도이다.
도 3c는 본 발명의 실시예에 따라 제공되는 기판 에칭 방법으로 획득된 실리콘 트렌치 측벽 형상의 주사전자현미경도이다.
도 3d는 도 3c 중의 영역 M의 확대도이다.
본 영역의 기술자가 본 발명의 기술방안을 더욱 잘 이해할 수 있도록 하기 위해, 이하 첨부 도면을 결합하여 본 발명에 따라 제공되는 에칭 방법에 대해 상세히 설명한다.
본 발명의 실시예에 따르면, 퇴적 작업은 실리콘 트렌치 측벽에 폴리머를 퇴적하기 위한 작업이고, 에칭 작업은 상기 실리콘 트렌치 측벽을 에칭하기 위한 작업이다. 또한 전체 에칭 공정 과정에서, 퇴적 작업과 에칭 작업은 적어도 2회 교대로 순환한다. 즉 퇴적 작업과 에칭작업의 1회 수행을 하나의 완전한 퇴적-에칭 작업 과정으로 간주하며, 또한 전체적인 에칭 공정 과정에서, 퇴적-에칭 작업 과정은 적어도 2회 반복 수행된다. 실제 응용 시, 하나의 완전한 퇴적-에칭 작업 과정에서, 먼저 퇴적 작업을 실시한 후 에칭 작업을 실시할 수도 있고, 먼저 에칭 작업을 실시한 후 퇴적 작업을 실시할 수도 있으며, 두 작업의 선후 순서는 구체적인 상황에 따라 결정할 수 있다.
이하, 도 1을 참조하여 본 발명의 실시예에 따라 제공되는 기판 에칭 방법에 대해 상세히 설명한다.
도 1을 참조하면, 본 발명의 실시예가 제공하는 기판 에칭 방법의 흐름도로서, 구체적으로 상기 방법은 이하 단계를 포함한다:
단계 S1: 처리할 실리콘 웨이퍼 등의 기판을 반응 챔버에 배치한다.
단계 S2: 퇴적 작업을 실시한다. 상기 퇴적 작업은 구체적으로 반응 챔버 내로 퇴적가스를 주입하는 단계; 여기(excitation) 전원(예를 들어, RF전원)을 턴온하여 반응 챔버 내에 플라즈마들을 발생시키는 단계; 바이어스 전원을 턴온하여 처리해야 할 기판에 바이어스 전력을 인가하는 단계를 적어도 포함한다. 상기 퇴적 가스는 C4F8 또는 C2F2 일 수 있다.
단계 S3: 에칭 작업을 실시한다. 상기 에칭 작업은 구체적으로 반응챔버 내로의 퇴적가스 주입을 중지함과 동시에, 반응 챔버 내로 에칭가스를 주입하는 단계; 여기 전원(예를 들어, RF전원)을 턴온하여 반응 챔버 내에 플라즈마들을 발생시키는 단계; 바이어스 전원을 턴온하여 처리해야 할 기판에 바이어스 전력을 인가하는 단계를 적어도 포함한다. 상기 에칭 가스는 SF6 일 수 있다.
단계 S4: 기판의 에칭이 완료될 때까지 상기 단계 S2-S3를 반복한다.
설명해야 할 점으로, 단계 S3의 에칭 작업의 모든 사이클 횟수를 완료하는 과정에서, 에칭 작업에 대응되는 반응 챔버의 압력(이하 챔버 압력이라 약칭함)은 사전 설정 규칙(preset rule)에 따라 사전 설정된 최고 압력값으로부터 최저 압력값까지 점차 낮아진다. 여기서, "단계 S3의 에칭 작업의 모든 사이클 횟수를 완료하는 과정"이라 함은 전체 에칭 공정 과정에서의 모든 에칭 작업 과정을 말하며, 또한 "모든 에칭 작업 과정"이란 전체 에칭 공정 과정 중 모든 에칭 작업을 추출하여, 시간 순서에 따라 각 회의 에칭 작업을 배열하여 모든 에칭 작업 과정을 형성하는 것으로 이해할 수 있다.
이하, 도 2a 내지 도 2f의 시퀀스 도면들을 참조하여 챔버 압력을 낮추는 6가지 사전 설정 규칙에 대해 상세히 설명한다. 그 중, 각 도면 중의 세로 좌표는 모두 챔버 압력을 나타내며, P로 표시된다. 가로 좌표는 모두 2개의 파라미터를 나타낸 것으로 그 중 하나는 매 회 에칭 작업의 사이클 순서로서, 즉 상기 단계 S3의 현재 에칭 작업이 몇 번째 반복인지 나타내며, N으로 표시된다. 두 번째는 누계 에칭 시간으로서, t로 표시된다. 누계 에칭 시간이란 에칭 작업을 완료하는 모든 사이클 회수의 시간을 말한다.
도 2a를 참조하면, 그 중 본 발명의 실시예가 제공하는 기판 에칭 방법에 사용된 챔버 압력을 낮추는 제2의 사전 설정 규칙의 시퀀스 도면을 나타낸 것이다.
도 2a에 도시된 바와 같이, 첫 번째 에칭 작업이 시작된 때로부터의 사전 설정 시간 T 내에서, 각 회의 에칭 작업에 대응되는 챔버 압력은 사전 설정된 최고 압력값 Pmax를 유지한다. 또한, 사전 설정 시간 T 이후의 후속되는 모든 에칭 작업 과정에서, 챔버 압력은 선형(linear) 함수 관계에 따라 최고 압력값 Pmax로부터 최저 압력값 Pmin으로 낮아진다. 즉, 챔버 압력 P와 누계 에칭 시간 t 및 매 회 에칭 작업의 사이클 순서 N은 선형 함수의 관계이며, 또한 누계 에칭 시간 t와 매회 에칭 작업의 사이클 순서 N이 증가함에 따라, 챔버 압력은 Pmax로부터 Pmin으로 점차로 낮아진다.
구체적으로, 사전 설정 시간 T 이후의 후속되는 모든 에칭 작업 과정에서, 매 회 에칭 작업의 경우, 챔버 압력과 누계 에칭 시간(또는 본 회 에칭 작업 중의 에칭 시간)은 선형 함수 관계의 변화를 나타낸다. 또한, 사전 설정된 시간 T 이후의 후속되는 모든 에칭 작업 과정의 경우, 매 회 에칭 작업에 대응되는 챔버 압력과 전 회 에칭 작업에 대응되는 챔버 압력을 비교해 보면 역시 선형함수의 관계로 점차 낮아진다. 본 실시예에서, 누계 에칭 시간은 소위 사전 설정 시간 T를 포함한다.
도 2b를 참조하면, 그 중 본 발명의 실시예가 제공하는 기판 에칭 방법에 사용된 챔버 압력을 낮추는 제2의 사전 설정 규칙의 시퀀스 도면을 나타낸 것이다.
도 2b에 도시된 바와 같이, 첫 번째 에칭 작업이 시작된 때로부터의 사전 설정 시간 T 내에서, 각 회의 에칭 작업에 대응되는 챔버 압력은 시종 사전 설정된 최고 압력값 Pmax를 유지한다. 또한, 사전 설정 시간 T 이후의 후속되는 모든 에칭 작업 과정에서, 챔버 압력은 개별적(piecewise) 함수 관계에 따라 최고 압력값 Pmax로부터 최저 압력값 Pmin으로 낮아지며, 즉 챔버 압력 P와 누계 에칭 시간 t 및 매 회 에칭 작업의 사이클 순서 N은 개별적 함수의 관계이며, 또한 누계 에칭 시간 t와 매회 에칭 작업의 사이클 순서 N이 증가함에 따라, 챔버 압력은 Pmax로부터 Pmin으로 점차로 낮아진다. 상기 개별적 함수(piecewise function)의 분계점은 매 회 에칭 작업의 사이클 순서 N의 변경점이며, 다시 말해 매 회 에칭 작업의 종료점이다.
구체적으로, 사전 설정 시간 T 이후의 후속되는 모든 에칭 작업 과정에서, 매 회 에칭 작업의 경우, 챔버 압력과 누계 에칭 시간(또는 본 회 에칭 작업 중의 에칭 시간)은 선형함수 관계의 변화를 나타낸다. 또한, 사전 설정된 시간 T 이후의 후속되는 모든 에칭 작업 과정의 경우, 매 회 에칭 작업에 대응되는 챔버 압력은 전 회 에칭 작업에 대응되는 챔버 압력보다 낮고, 또한 매 회 에칭 작업 시작점에 대응되는 챔버 압력은 전 회 에칭작업 종료점에 대응되는 챔버 압력보다 낮다. 매 회 에칭 작업은 개별적 함수 중의 어느 한 구간 함수 정의역에 대응되고, 또한 도 2b에 도시된 시퀀스 도면으로 대표되는 개별적 함수의 각각의 분계점 좌우 양측의 표현식은 다르며, 즉 매 회 에칭 작업에 대응되는 선형함수 관계가 다르다. 그러나 실제 응용에서는 이에 제한될 필요가 없다. 본 실시예에서, 누계 에칭 시간은 소위 사전 설정 시간 T를 포함한다.
도 2c를 참조하면, 본 발명의 실시예가 제공하는 기판 에칭 방법에 사용된 챔버 압력을 낮추는 제3의 사전 설정 규칙의 시퀀스 도면를 나타낸 것이다. 제3의 사전 설정 규칙은 제2의 사전 설정 규칙과 유사하며, 즉 사전 설정 시간 T 이후의 후속되는 모든 에칭 작업 과정에서, 챔버 압력은 개별적 함수의 관계에 따라 최고 압력값 Pmax로부터 최저 압력값 Pmin으로 낮아진다. 양자의 차이는 단지 사전 설정 시간 T 이후의 각 에칭 작업에 대응되는 각 구간의 함수가 모두 상수 함수(constant function)의 형식으로 표현된다는데 있으며, 즉 매 회 에칭 작업에서, 챔버 압력은 에칭 시간의 증가에 따라 변화되지 않는다. 본 실시예에서, 누계 에칭 시간은 소위 사전 설정 시간 T를 포함한다.
도 2d 내지 2f를 함께 참조하면, 각각 본 발명의 실시예가 제공하는 기판 에칭 방법에 사용된 챔버 압력을 낮추는 제4 내지 제6의 사전 설정 규칙의 시퀀스 도면들을 나타낸 것이다. 도 2d 내지 도 2f의 시퀀스 도면들은 각각 도 2a 내지 도 2c와 유사하며, 전후 양자의 차이는 단지 사전 설정 시간 T가 존재하지 않는다는데 있다. 바꿔 말하면, 후자는 첫 번째 에칭 작업이 시작되는 때부터 바로 상응하는 선형 함수 또는 개별적 함수의 관계에 따라 챔버 압력이 최고 압력값 Pmax으로부터 최저 압력값 Pmin으로 낮아진다.
비록 상기 실시예 중의 개별적 함수가 각기 다른 에칭 작업 과정에서 선형 함수 또는 상수 함수로 표현되나, 실제 응용에서는 이에 제한되지 않을 수 있다. 예를 들어 지수(exponential) 또는 다항식(polynomial) 등 기타 임의의 함수관계로 표현할 수도 있으며, 전체 에칭 작업 과정에 대해, 챔버 압력이 에칭 시간이 증가함에 따라 낮아지도록 보장할 수 있기만 하면 된다.
이하 본 발명의 실시예가 제공하는 기판 에칭 방법 중의 각 공정 파라미터의 값들에 대해 상세히 설명한다.
실제 응용에서, 최고 압력값의 범위는 20mT~200mT이고, 최저 압력값의 범위는 1~40mT이며, 여기 전력의 범위는 50~3000W이고, 바이어스 전력의 범위는 0~100W이며, 에칭가스의 유량 범위는 50~1000sccm이고, 에칭 작업의 전체 사이클 회수 완료 시간(즉 누계 에칙 시간 t)은 0.1~100s일 수 있다. 또한, 만약 기판 에칭 방법에 사용된 챔버 압력을 낮추는 사전 설정 규칙이 제1 내지 제3 규칙일 경우, 사전 설정 시간 T의 범위를 0.5~20s로 설정하며, 이 경우, 에칭 작업의 모든 사이클 회수를 완료하는 시간은 필연적으로 사전 설정 시간 T보다 크며, 예를 들어 0.5~99.5s일 수 있다.
바람직하게는, 최고 압력값의 범위는 40mT~120mT이고, 최저 압력값의 범위는 1~40mT이며, 여기 전력의 취득값 범위는 500~2000W이고, 바이어스 전력의 범위는 10~40W이며, 에칭가스의 유량 범위는 200~700sccm이고, 에칭 작업의 전체 사이클 회수 완료 시간은 0.1~100s일 수 있다. 또한, 기판 에칭 방법에 사용된 챔버 압력을 낮추는 사전 설정 규칙이 제1 내지 제3 규칙일 경우, 사전 설정 시간 T의 범위는 1~10s일 수 있고, 에칭 작업의 모든 사이클 회수를 완료하는 시간은 필연적으로 사전 설정 시간 T보다 크며, 예를 들어 1~99s일 수 있다.
본 발명의 실시예가 제공하는 기판 에칭 방법은 에칭 작업의 모든 사이클 회수를 완료하는 과정에서, 챔버 압력을 사전 설정 규칙에 따라 사전 설정된 최고 압력값으로부터 최저 압력값까지 낮추는 방식을 통해 이루어지는 것이지, 종래 기술 중의 에칭 작업 과정과 같이, 항상 비교적 높은 챔버 압력을 유지하여야 하는 방식이 아니다. 따라서, 본 발명의 실시예가 제공하는 기판 에칭 방법은 에칭 후 발생되는 반응 생성물이 챔버 압력의 저하로 인해 실리콘 트렌치로부터 배출될 수 있어, 실리콘 트렌치 측벽이 손상되는 문제를 방지할 수 있으며, 나아가 실리콘 트렌치 측벽 형상의 평활도를 높여 공정 품질을 향상시킬 수 있다.
본 발명의 실시예가 제공하는 기판 에칭 방법이 실리콘 트렌치의 측벽 형상의 평활성을 개선할 수 있는지 여부를 검증하기 위하여, 이하 각각 본 발명의 실시예가 제공하는 기판 에칭 방법과 종래 기술 중의 기판 에칭 방법으로 기판에 대해 에칭 실험을 실시하다. 또한 상기 비교 실험 과정에서, 2가지 방법이 채택한 공정 조건은 챔버 압력 이외에, 나머지는 모두 대체로 동일하다.
도 3a 내지 도 3d를 동시에 참조하면, 도 3a와 도 3b는 종래의 기판 에칭 방법으로 획득된 실리콘 트렌치 측벽 형상의 주사전자현미경도이고, 도 3c와 도 3d는 본 발명의 실시예가 제공하는 기판 에칭방법으로 획득된 실리콘 트렌치 측벽 형상의 주사전자현미경도이다. 도 3a, 3b를 도 3c, 3d와 함께 비교해보면 알 수 있듯이, 종래 기술에서, 에칭 작업을 실시하는 과정에서 항상 비교적 높은 챔버 압력을 유지하기 때문에, 에칭 후 발생되는 반응 생성물이 실리콘 트렌치로부터 배출되기 쉽지 않아 실리콘 트렌치에 축적된 반응 생성물이 실리콘 트렌치의 측벽을 손상시킴으로써, 실리콘 트렌치의 측벽 형상을 거칠게 만들고, 나아가 이상적이지 못한 에칭 방법의 공정 결과를 초래한다. 이에 비해, 본 발명의 실시예가 제공하는 기판 에칭 방법은 에칭 작업의 모든 사이클 회수를 완료하는 과정에서, 챔버 압력을 사전 설정 규칙에 따라 사전 설정된 최고 압력값으로부터 최저 압력값까지 낮추는 방식을 통해 이루어지므로, 에칭 후 발생되는 반응 생성물이 챔버 압력의 저하로 인해 실리콘 트렌치로부터 배출될 수 있어, 실리콘 트렌치 측벽이 손상되는 문제를 방지할 수 있으며, 나아가 실리콘 트렌치 측벽 형상의 평활성을 높여 공정 품질을 향상시킬 수 있다.
이상의 실시예들은 단지 본 발명의 원리를 설명하기 위해 채택된 예시적 실시예들일 뿐으로, 본 발명은 결코 이에 제한되지 않는다는 것을 이해할 수 있을 것이다. 본 발명이 속하는 분야 내의 통상의 기술자에게 있어서, 본 발명의 정신과 실질을 벗어나지 않는 상황에서 각종 변형과 개선을 실시할 수 있으며, 이러한 변형과 개선 역시 본 발명의 보호범위로 간주한다.

Claims (10)

  1. 실리콘 트렌치 측벽에 폴리머를 퇴적하기 위한 퇴적 작업 단계 및 상기 실리콘 트렌치 측벽에 대하여 에칭을 실시하기 위한 에칭 작업 단계을 포함하며, 상기 퇴적 작업과 상기 에칭 작업은 적어도 2회 교대로 반복되는 기판 에칭 방법으로서,
    상기 에칭 작업의 모든 사이클 횟수를 완료하는 과정에서, 에칭 후 발생되는 반응 생성물이 반응 챔버의 챔버 압력의 저하로 인해 상기 실리콘 트렌치로부터 배출되도록, 반응 챔버의 챔버 압력을 사전 설정 규칙에 따라 사전 설정된 최고 압력값에서 사전 설정된 최저 압력값으로 점차 낮아지도록 하는 것을 특징으로 하는 기판 에칭 방법.
  2. 제1 항에 있어서,
    상기 사전 설정 규칙은,
    첫 번째 상기 에칭작업이 시작되는 때로부터의 사전 설정 시간 내에, 상기 챔버 압력이 에칭 작업 진행 시 상기 최고 압력값으로 유지되도록 하는 규칙; 및
    첫 번째 상기 에칭 작업이 시작된 때로부터 상기 사전 설정 시간이 경과한 후, 상기 챔버 압력이 후속되는 에칭 작업의 과정에서 함수 관계에 따라 상기 최고 압력값으로부터 상기 최저 압력값까지 낮아지도록 하는 규칙을 포함하는 것을 특징으로 하는 기판 에칭 방법.
  3. 제2 항에 있어서,
    첫 번째 상기 에칭 작업이 시작되는 때로부터 상기 사전 설정 시간이 경과한 후, 매 회 에칭 작업 과정마다, 챔버 압력이 불변하도록 유지시키고, 또한 매 회 에칭 작업에 대응되는 챔버 압력이 전 회 에칭 작업에 대응되는 챔버 압력보다 낮아지도록 하는 것을 특징으로 하는 기판 에칭 방법.
  4. 제2 항에 있어서,
    첫 번째 상기 에칭 작업이 시작되는 때로부터 상기 사전 설정 시간이 경과한 후, 매 회 에칭 작업 과정마다, 챔버 압력이 함수관계에 따라 점차로 낮아지도록 하고, 매 회 에칭 작업에 대응되는 챔버 압력이 전 회 에칭 작업에 대응되는 챔버 압력보다 낮아지도록 하는 것을 특징으로 하는 기판 에칭 방법.
  5. 제2 항에 있어서,
    상기 사전 설정 시간의 범위는 0.5~20s인 것을 특징으로 하는 기판 에칭 방법.
  6. 제5 항에 있어서,
    상기 사전 설정 시간의 범위는 1~10s인 것을 특징으로 하는 기판 에칭 방법.
  7. 제1 항에 있어서,
    상기 사전 설정 규칙은, 상기 에칭 작업의 모든 사이클 횟수를 완료하는 과정에서, 상기 챔버 압력이 사전 설정된 함수 관계에 따라 점차 낮아지도록 하는 규칙을 포함하는 것을 특징으로 하는 기판 에칭 방법.
  8. 제2 항 내지 제7 항 중의 어느 한 항에 있어서,
    상기 함수 관계는 선형(linear) 함수관계, 개별식(piecewise) 함수관계, 지수(exponential) 함수관계 또는 다항식(polynomial) 함수관계를 포함하는 것을 특징으로 하는 기판 에칭 방법.
  9. 제8 항에 있어서,
    상기 최고 압력값의 범위는 20mT~200mT이고, 상기 최저 압력값의 범위는 1~40mT이며, 여기 전력의 범위는 50~3000W이고, 바이어스 전력의 범위는 0~100W이며, 에칭 가스 유량의 범위는 50~1000sccm인 것을 특징으로 하는 기판 에칭 방법.
  10. 제1 항에 있어서,
    상기 에칭 작업의 모든 사이클 횟수를 완료하는 시간은 0.1~100s인 것을 특징으로 하는 기판 에칭 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105261561B (zh) * 2014-07-16 2018-05-25 北京北方华创微电子装备有限公司 黑硅制备方法
CN106548933B (zh) * 2015-09-23 2020-07-17 北京北方华创微电子装备有限公司 一种刻蚀工艺
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
CN108364867B (zh) * 2018-02-28 2019-04-30 清华大学 深硅刻蚀方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993009563A1 (en) 1991-11-07 1993-05-13 Atotetch Usa, Inc. Method and apparatus for controlled spray etching
US20110117288A1 (en) * 2009-11-16 2011-05-19 Tokyo Electron Limited Substrate processing method, substrate processing apparatus and storage medium storing program

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008139A (en) * 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
US6299788B1 (en) * 1999-03-29 2001-10-09 Mosel Vitelic Inc. Silicon etching process
US7115520B2 (en) * 2003-04-07 2006-10-03 Unaxis Usa, Inc. Method and apparatus for process control in time division multiplexed (TDM) etch process
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
FR2887073B1 (fr) * 2005-06-14 2007-08-10 Alcatel Sa Procede de pilotage de la pression dans une chambre de procede
CN100554514C (zh) * 2006-11-02 2009-10-28 北京北方微电子基地设备工艺研究中心有限责任公司 一种反应腔室压力控制的装置和方法
CN100521102C (zh) * 2006-12-14 2009-07-29 北京北方微电子基地设备工艺研究中心有限责任公司 多晶硅刻蚀的方法
CN101477096B (zh) * 2009-01-05 2012-11-21 大连理工大学 一种聚合物平面纳米沟道制作方法
WO2011001778A1 (ja) * 2009-07-01 2011-01-06 住友精密工業株式会社 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
CN101962773B (zh) * 2009-07-24 2012-12-26 北京北方微电子基地设备工艺研究中心有限责任公司 一种深硅刻蚀方法
JP5416280B2 (ja) * 2010-08-19 2014-02-12 株式会社アルバック ドライエッチング方法及び半導体装置の製造方法
CN102515089B (zh) * 2011-12-21 2014-10-15 北京大学 一种mems集成化方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993009563A1 (en) 1991-11-07 1993-05-13 Atotetch Usa, Inc. Method and apparatus for controlled spray etching
US20110117288A1 (en) * 2009-11-16 2011-05-19 Tokyo Electron Limited Substrate processing method, substrate processing apparatus and storage medium storing program

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