CN108573867B - 硅深孔刻蚀方法 - Google Patents

硅深孔刻蚀方法 Download PDF

Info

Publication number
CN108573867B
CN108573867B CN201710146151.1A CN201710146151A CN108573867B CN 108573867 B CN108573867 B CN 108573867B CN 201710146151 A CN201710146151 A CN 201710146151A CN 108573867 B CN108573867 B CN 108573867B
Authority
CN
China
Prior art keywords
etching
silicon
stage
lower electrode
deep hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710146151.1A
Other languages
English (en)
Other versions
CN108573867A (zh
Inventor
胡竞之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Naura Microelectronics Equipment Co Ltd
Original Assignee
Beijing Naura Microelectronics Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Naura Microelectronics Equipment Co Ltd filed Critical Beijing Naura Microelectronics Equipment Co Ltd
Priority to CN201710146151.1A priority Critical patent/CN108573867B/zh
Publication of CN108573867A publication Critical patent/CN108573867A/zh
Application granted granted Critical
Publication of CN108573867B publication Critical patent/CN108573867B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00055—Grooves
    • B81C1/00063—Trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供的硅深孔刻蚀方法，其包括第一阶段，交替进行第一沉积步骤和第一刻蚀步骤至少一次；其中，通过提高第一沉积步骤和第一刻蚀步骤中的腔室压力，降低第一刻蚀步骤中的下电极功率，来提高刻蚀选择比；第二阶段，采用氧气进行干法清洗工艺，以去除第一阶段中残留的沉积物和反应产物；第三阶段，交替进行第二沉积步骤和第二刻蚀步骤至少一次；其中，通过降低第二沉积步骤和第二刻蚀步骤中的腔室压力，提高第二刻蚀步骤中的下电极功率，来获得所需的形貌和刻蚀深度。本发明提供的硅深孔刻蚀方法，其可以在获得理想的刻蚀形貌的前提下，提高刻蚀选择比。

Description

硅深孔刻蚀方法
技术领域
本发明涉及微电子技术领域，特别涉及一种硅深孔刻蚀方法。
背景技术
近年来，随着MEMS器件和系统被越来越广泛地应用于汽车和消费电子领域，以及TSV(Through Silicon Etch，通孔刻蚀)在未来封装领域的广阔前景，深硅刻蚀工艺逐渐成为MEMS加工领域及TSV技术中最炙手可热的工艺之一。深硅刻蚀工艺相对于一般的
深硅刻蚀工艺相对于一般的硅刻蚀工艺，主要区别在于：深硅刻蚀工艺的刻蚀深度远大于一般的硅刻蚀工艺，深硅刻蚀工艺的刻蚀深度一般为几十微米甚至可以达到上百微米，而一般硅刻蚀工艺的刻蚀深度则小于1微米。要刻蚀厚度为几十微米的硅材料，就要求深硅刻蚀工艺具有更快的刻蚀速率，更高的选择比及更大的深宽比。
目前主流的深硅刻蚀工艺为德国Robert Bosch公司发明的Bosch工艺或在Bosch工艺上进行的优化。其主要特点为：整个刻蚀过程是刻蚀步骤与沉积步骤的交替循环。其中刻蚀步骤所采用的刻蚀气体为SF6，并通过采用较高的腔室压力来增加活性自由基，从而有利于获得较高的刻蚀速率和刻蚀选择比(硅基底相对于掩膜)。沉积步骤所采用的沉积气体为C4F8，其可以在硅孔侧壁沉积一层聚合物保护膜来保护硅孔侧壁不被刻蚀，同时通过采用较低的腔室压力来增强刻蚀反应物的运输，从而避免刻蚀剖面硅孔侧壁损伤。在一般的Bosch工艺中，光刻胶对硅的选择比在50:1左右，该选择比限制了TSV及MEMS器件的刻蚀深度在250um以下，若要追求更高的刻蚀深度，就需要继续提高光刻胶对硅的选择比。
目前，为了获得选择比高的刻蚀工艺结果，通常可以采用提高沉积步骤的腔室压力和降低刻蚀步骤的下电极偏压这两种方法。但是，这两种方法都会引起硅孔底部收缩或长草，这是因为无论是提高沉积步骤的腔室压力，还是降低刻蚀步骤的下电极偏压，都会使单步沉积硅孔侧壁和硅孔底部聚合物加重，即，在沉积步骤获得较厚的聚合物保护层。随着刻蚀深度的增加，单步刻蚀速率减慢，在到达一定的刻蚀深度时，单步刻蚀除去硅孔侧壁和硅孔底部聚合物的速度跟不上单步沉积聚合物的速度，即已进入下一步循环，这会导致在下一步循环中刻蚀初始尺寸小，从而在经过多个循环之后，会出现硅孔底部收缩的现象，同时较高的腔室压力会引起硅孔底部长草的现象，如图1所示。
虽然可以通过增加刻蚀时间或提高下电极偏压的方法，使之后的沉积与刻蚀的循环重新进入正常的Bosch工艺的循环流程，以保证形貌恢复，但是，这会造成选择比恶化。例如，为了改善硅孔底部长草，在提高下电极偏压之后，选择比降低至30:1。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种硅深孔刻蚀方法，其可以在获得理想的刻蚀形貌的前提下，提高刻蚀选择比。
为实现本发明的目的而提供一种硅深孔刻蚀方法，包括：
第一阶段，交替进行第一沉积步骤和第一刻蚀步骤至少一次；其中，通过提高所述第一沉积步骤和第一刻蚀步骤中的腔室压力，降低所述第一刻蚀步骤中的下电极功率，来提高刻蚀选择比；
第二阶段，采用氧气进行干法清洗工艺，以去除所述第一阶段中残留的沉积物和反应产物；
第三阶段，交替进行第二沉积步骤和第二刻蚀步骤至少一次；其中，通过降低所述第二沉积步骤和第二刻蚀步骤中的腔室压力，提高所述第二刻蚀步骤中的下电极功率，来获得所需的形貌和刻蚀深度。
优选的，所述第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～80mT。
优选的，所述第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～70mT。
优选的，所述第一刻蚀步骤中的下电极功率的取值范围在5～30W。
优选的，在所述第一阶段中，交替进行所述第一沉积步骤和第一刻蚀步骤的循环50次。
优选的，所述第二沉积步骤和第二刻蚀步骤中的腔室压力的取值范围在20～40mT。
优选的，所述第二刻蚀步骤中的下电极功率的取值范围在40～200W。
优选的，所述第二刻蚀步骤中的下电极功率的取值范围在50～100W。
优选的，在所述第三阶段中，交替进行所述第二沉积步骤和第二刻蚀步骤的循环100次。
优选的，所述第二阶段中的腔室压力为60mT；上电极功率为1200W；下电极功率为0W；所述氧气的气流量为100sccm。
本发明具有以下有益效果：
本发明提供的硅深孔刻蚀方法，其分成三个阶段，第一阶段通过提高第一沉积步骤和第一刻蚀步骤中的腔室压力，降低第一刻蚀步骤中的下电极功率，来提高刻蚀选择比；第二阶段采用氧气进行干法清洗工艺，以去除第一阶段中残留的沉积物和反应产物，从而可以避免因工艺参数突变造成形貌上的显著分断，进而可以避免在进行后续第三阶段出现硅孔底部收缩或长草的现象。第三阶段通过降低第二沉积步骤和第二刻蚀步骤中的腔室压力，提高第二刻蚀步骤中的下电极功率，可以获得所需的形貌和刻蚀深度，由此，最终可以在获得理想的刻蚀形貌的前提下，提高刻蚀选择比。
附图说明
图1为采用现有的硅深孔刻蚀方法获得的硅片的刻蚀形貌图；
图2为本发明实施例提供的硅深孔刻蚀方法的流程框图；
图3为采用本发明实施例提供的硅深孔刻蚀方法获得的刻蚀形貌图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明提供的硅深孔刻蚀方法进行详细描述。
图2为本发明实施例提供的硅深孔刻蚀方法的流程框图。请参阅图2，硅深孔刻蚀方法包括：
第一阶段，交替进行第一沉积步骤和第一刻蚀步骤至少一次。
上述刻蚀步骤或沉积步骤的具体过程为，即：向反应腔室同时通入工艺气体(刻蚀气体或沉积气体)，并开启上电极电源(例如射频电源)，上电极电源向反应腔室施加上电极功率，以使反应腔室内的工艺气体激发形成等离子体；开启下电极电源，下电极电源向基片施加下电极功率，以使等离子体刻蚀基片，直至对基片刻蚀预定刻蚀深度。
在第一阶段中，通过提高第一沉积步骤和第一刻蚀步骤中的腔室压力，降低第一刻蚀步骤中的下电极功率，来提高刻蚀选择比。这是因为在刻蚀初始阶段，刻蚀形貌的深宽比较低，此时采用较高的腔室压力，可以使沉积在光刻胶掩膜上的聚合物的厚度大于沉积在硅孔底部的聚合物的厚度，从而可以起到保护光刻胶掩膜的作用。同时，通过在第一刻蚀步骤中采用较低的下电极功率，不仅可以去除硅孔底部的聚合物沉积层，而且由于该聚合物沉积层较薄，在其被去除之后，等离子体可以继续刻蚀硅层，从而可以达到提高刻蚀选择比的效果。
这里，所谓提高腔室压力和降低下电极功率，是指与现有技术中刻蚀方法所采用的工艺参数相比，采用了相对较高的腔室压力和较低的下电极功率，以达到提高刻蚀选择比的目的，换言之，腔室压力和下电极功率的取值只要能够达到提高刻蚀选择比的效果，均可以被本实施例提供的刻蚀方法所采用。
可选的，第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～80mT，在该范围内的腔室压力值均可以实现提高刻蚀选择比的效果，优选的，第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～70mT，在该范围内的的腔室压力值提高刻蚀选择比的效果更佳。
可选的，第一刻蚀步骤中的下电极功率的取值范围在5～30W，在该范围内的下电极功率值均可以实现提高刻蚀选择比的效果。
可选的，在上述第一阶段中，交替进行第一沉积步骤和第一刻蚀步骤的循环50次，以实现提高刻蚀选择比的效果。
第二阶段，采用氧气进行干法清洗工艺，以去除第一阶段中残留的沉积物和反应产物。
上述干法清洗工艺的具体过程为，即：向反应腔室同时通入氧气，并开启上电极电源(例如射频电源)，上电极电源向反应腔室施加上电极功率，以使反应腔室内的氧气激发形成等离子体，等离子体刻蚀基片。
借助第二阶段，可以去除在第一阶段中硅孔侧壁上残余的沉积物、排出反应产物，以及清理反应腔室气氛，这样，可以使工艺环境恢复至第一阶段之前的状态，使第三阶段能够进入正常的Bosch工艺刻蚀循环。
第三阶段，交替进行第二沉积步骤和第二刻蚀步骤至少一次。
其中，通过降低第二沉积步骤和第二刻蚀步骤中的腔室压力，提高第二刻蚀步骤中的下电极功率，来获得所需的形貌和刻蚀深度。这是因为：较低的腔室压力可以改善刻蚀深度增加之后，物质传输困难的状况，同时较高的下电极功率可以提高刻蚀深度较大时等离子体到达硅孔底部的速率，增强等离子体对高深宽比的硅孔底部的轰击，从而可以改善因刻蚀深度增加导致刻蚀速率变慢而引起的硅孔底部收缩的问题。
这里，所谓降低腔室压力和提高下电极功率，是指与现有技术中刻蚀方法所采用的工艺参数相比，采用了相对较低的腔室压力和较高的下电极功率，以达到获得所需的形貌和刻蚀深度的目的，换言之，腔室压力和下电极功率的取值只要能够达到提高获得所需的形貌和刻蚀深度的效果，均可以被本实施例提供的刻蚀方法所采用。
可选的，第二沉积步骤和第二刻蚀步骤中的腔室压力的取值范围在20～40mT，在该范围内的腔室压力值均可以实现获得所需的形貌和刻蚀深度的效果，
可选的，第二刻蚀步骤中的下电极功率的取值范围在40～200W，在该范围内的下电极功率值可以实现获得所需的形貌和刻蚀深度的效果。优选的，第二刻蚀步骤中的下电极功率的取值范围在50～100W，在该范围内的的下电极功率值获得所需的形貌和刻蚀深度的效果更佳。
可选的，在第三阶段中，交替进行第二沉积步骤和第二刻蚀步骤的循环100次，以达到获得所需的形貌和刻蚀深度的效果。
下面对本发明实施例提供的硅深孔刻蚀方法进行实验，实验所采用的工艺参数如下：
第一阶段，第一沉积步骤中的腔室压力为60mT；上电极功率为2000W；下电极功率为0W；沉积气体包括C4F8；C4F8的气流量为100sccm；第一刻蚀步骤中的腔室压力为60mT；上电极功率为2500W；下电极功率为20W；刻蚀气体包括SF6；SF6的气流量为200sccm。
第二阶段，腔室压力为60mT；上电极功率为1200W；下电极功率为0W；所述氧气的气流量为100sccm。
第三阶段，第二沉积步骤中的腔室压力为30mT；上电极功率为2000W；下电极功率为0W；沉积气体包括C4F8；C4F8的气流量为100sccm；第二刻蚀步骤中的腔室压力为30mT；上电极功率为2500W；下电极功率为60W；刻蚀气体包括SF6；SF6的气流量为200sccm。
图3为采用本发明实施例提供的硅深孔刻蚀方法获得的刻蚀形貌图。如图3所示，本发明实施例提供的硅深孔刻蚀方法，其通过采用上述实验的工艺参数，最终可以获得的硅孔的深宽比达到30:1，刻蚀选择比大于40:1，而且刻蚀形貌得到了明显的优化。
综上所述，本发明实施例提供的硅深孔刻蚀方法，其分成三个阶段，第一阶段通过提高第一沉积步骤和第一刻蚀步骤中的腔室压力，降低第一刻蚀步骤中的下电极功率，来提高刻蚀选择比；第二阶段采用氧气进行干法清洗工艺，以去除第一阶段中残留的沉积物和反应产物，从而可以避免因工艺参数突变造成形貌上的显著分断，进而可以避免在进行后续第三阶段出现硅孔底部收缩或长草的现象。第三阶段通过降低第二沉积步骤和第二刻蚀步骤中的腔室压力，提高第二刻蚀步骤中的下电极功率，可以获得所需的形貌和刻蚀深度，由此，最终可以在获得理想的刻蚀形貌的前提下，提高刻蚀选择比。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种硅深孔刻蚀方法，其特征在于，包括：
第一阶段，交替进行第一沉积步骤和第一刻蚀步骤至少一次；其中，通过提高所述第一沉积步骤和第一刻蚀步骤中的腔室压力，降低所述第一刻蚀步骤中的下电极功率，来提高刻蚀选择比；
第二阶段，采用氧气进行干法清洗工艺，以去除所述第一阶段中残留的沉积物和反应产物；
第三阶段，交替进行第二沉积步骤和第二刻蚀步骤至少一次；其中，通过降低所述第二沉积步骤和第二刻蚀步骤中的腔室压力，提高所述第二刻蚀步骤中的下电极功率，来获得所需的形貌和刻蚀深度。
2.如权利要求1所述的硅深孔刻蚀方法，其特征在于，所述第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～80mT。
3.如权利要求2所述的硅深孔刻蚀方法，其特征在于，所述第一沉积步骤和第一刻蚀步骤中的腔室压力的取值范围在40～70mT。
4.如权利要求1所述的硅深孔刻蚀方法，其特征在于，所述第一刻蚀步骤中的下电极功率的取值范围在5～30W。
5.如权利要求1-4任意一项所述的硅深孔刻蚀方法，其特征在于，在所述第一阶段中，交替进行所述第一沉积步骤和第一刻蚀步骤的循环50次。
6.如权利要求1所述的硅深孔刻蚀方法，其特征在于，所述第二沉积步骤和第二刻蚀步骤中的腔室压力的取值范围在20～40mT。
7.如权利要求1所述的硅深孔刻蚀方法，其特征在于，所述第二刻蚀步骤中的下电极功率的取值范围在40～200W。
8.如权利要求7所述的硅深孔刻蚀方法，其特征在于，所述第二刻蚀步骤中的下电极功率的取值范围在50～100W。
9.如权利要求1,6-8任意一项所述的硅深孔刻蚀方法，其特征在于，在所述第三阶段中，交替进行所述第二沉积步骤和第二刻蚀步骤的循环100次。
10.如权利要求1所述的硅深孔刻蚀方法，其特征在于，所述第二阶段中的腔室压力为60mT；上电极功率为1200W；下电极功率为0W；所述氧气的气流量为100sccm。
CN201710146151.1A 2017-03-13 2017-03-13 硅深孔刻蚀方法 Active CN108573867B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710146151.1A CN108573867B (zh) 2017-03-13 2017-03-13 硅深孔刻蚀方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710146151.1A CN108573867B (zh) 2017-03-13 2017-03-13 硅深孔刻蚀方法

Publications (2)

Publication Number Publication Date
CN108573867A CN108573867A (zh) 2018-09-25
CN108573867B true CN108573867B (zh) 2020-10-16

Family

ID=63578445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710146151.1A Active CN108573867B (zh) 2017-03-13 2017-03-13 硅深孔刻蚀方法

Country Status (1)

Country Link
CN (1) CN108573867B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109725375A (zh) * 2018-12-21 2019-05-07 中国电子科技集团公司第四十四研究所 一种ⅲ-ⅴ族材料纳米光栅刻蚀方法
CN111243950B (zh) * 2020-01-16 2023-12-22 北京北方华创微电子装备有限公司 一种刻蚀方法
CN113800466B (zh) * 2021-09-23 2023-08-29 华东光电集成器件研究所 一种mems悬浮结构的深硅刻蚀方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102405512A (zh) * 2009-04-24 2012-04-04 朗姆研究公司 用于高深宽比的电介质蚀刻的方法及装置
CN102822947A (zh) * 2010-03-10 2012-12-12 应用材料公司 循环氧化与蚀刻的设备及方法
CN104465365A (zh) * 2013-09-24 2015-03-25 东京毅力科创株式会社 等离子体处理方法
CN104952788A (zh) * 2014-03-27 2015-09-30 北京北方微电子基地设备工艺研究中心有限责任公司 一种斜孔刻蚀方法
CN105679700A (zh) * 2014-11-21 2016-06-15 北京北方微电子基地设备工艺研究中心有限责任公司 硅深孔刻蚀方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242512A1 (en) * 2008-03-27 2009-10-01 Dalsa Semiconductor Inc. Deep reactive ion etching

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102405512A (zh) * 2009-04-24 2012-04-04 朗姆研究公司 用于高深宽比的电介质蚀刻的方法及装置
CN102822947A (zh) * 2010-03-10 2012-12-12 应用材料公司 循环氧化与蚀刻的设备及方法
CN104465365A (zh) * 2013-09-24 2015-03-25 东京毅力科创株式会社 等离子体处理方法
CN104952788A (zh) * 2014-03-27 2015-09-30 北京北方微电子基地设备工艺研究中心有限责任公司 一种斜孔刻蚀方法
CN105679700A (zh) * 2014-11-21 2016-06-15 北京北方微电子基地设备工艺研究中心有限责任公司 硅深孔刻蚀方法

Also Published As

Publication number Publication date
CN108573867A (zh) 2018-09-25

Similar Documents

Publication Publication Date Title
JP5207406B2 (ja) プラズマ処理方法
US6287974B1 (en) Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6218309B1 (en) Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
KR102434563B1 (ko) 처리 방법
US9054050B2 (en) Method for deep silicon etching using gas pulsing
US7226868B2 (en) Method of etching high aspect ratio features
US20200027746A1 (en) Pre-cleaning for etching of dielectric materials
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
CN108573867B (zh) 硅深孔刻蚀方法
US20120270404A1 (en) Methods for etching through-silicon vias with tunable profile angles
US20200273711A1 (en) Plasma etch processes
KR101919641B1 (ko) 높은 에칭 레이트를 제공하기 위한 방법
WO2017210139A1 (en) Method of silicon extraction using a hydrogen plasma
KR100893959B1 (ko) 처리 방법 및 플라즈마 에칭 방법
CN103050434A (zh) 硅通孔的刻蚀方法
WO2014079315A1 (zh) 基片刻蚀方法
CN105679700A (zh) 硅深孔刻蚀方法
TWI514470B (zh) Deep silicon etching method
US10937662B2 (en) Method of isotropic etching of silicon oxide utilizing fluorocarbon chemistry
US10546756B2 (en) Method for generating vertical profiles in organic layer etches
TWI747931B (zh) 成膜方法
JP2008243918A (ja) ドライエッチング方法
US9607847B1 (en) Enhanced lateral cavity etch
CN105097440A (zh) 一种深硅刻蚀方法
JP5284679B2 (ja) プラズマエッチング方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant