CN104285283A - 半导体基板的制造方法 - Google Patents

半导体基板的制造方法 Download PDF

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Abstract

对导入到反应腔室(10)内的第1气体进行等离子体化，在半导体晶片(20)上刻蚀沟槽(22)。对导入到上述反应腔室(10)内的第2导入气体进行等离子体化，在上述沟槽(22)的壁面形成保护膜(23)。对导入到上述反应腔室(10)内的第3导入气体进行等离子体化，将形成在上述沟槽(22)的底面的上述保护膜(23)除去。在除去了形成在上述沟槽(22)的底面的保护膜(23)后，将上述反应腔室(10)内排气。

Description

半导体基板的制造方法
相关申请
本公开基于2012年5月7日申请的日本申请号2012－106014号以及2013年3月26日申请的日本申请号2013－64490，这里引用其记载内容。
技术领域
本公开涉及通过刻蚀而形成有沟槽的半导体基板的制造方法。
背景技术
以往以来，为了得到低导通电阻的同时得到高耐压，已知有如下方案，即：使用具有通过将P型区域和N型区域在面方向上重复配置而形成了PN柱(column)构造的超结构造的半导体基板来构成半导体装置。
作为上述半导体基板的制造方法，例如在专利文献1中提出了下面的方法。首先，对具有多个芯片形成区域的半导体晶片的各芯片形成区域形成沟槽。之后，通过反复执行对C4F8气体进行等离子体化而在沟槽的壁面形成保护膜的保护膜形成步骤、和将C4F8气体进行排气的排气步骤、和对SF6气体进行等离子体化而将在沟槽的底面形成的保护膜除去、进而将沟槽深挖的刻蚀步骤的各步骤，从而形成具有期望的深度的沟槽。
由此，通过向各沟槽埋入外延膜等而制造具有PN柱构造的半导体基板。并且，通过在执行了一般的半导体制造工序后以芯片为单位进行分割，而制造具有PN柱构造的半导体装置。
并且，由于在形成了保护膜后将C4F8气体排气，所以能够抑制在刻蚀工序时C4F8气体与SF6气体混合。因此，能够抑制在刻蚀工序时保护膜的强度降低，能够抑制对半导体晶片施加破坏。
现有技术文献
专利文献
专利文献1：日本特开2008－205436号公报
发明的概要
发明要解决的课题
但是，在上述制造方法中，在通过刻蚀步骤将保护膜除去时生成氟类的反应气体，该反应气体滞留在沟槽内。并且，在刻蚀步骤中，通常，通过将SF6等离子体从与半导体晶片的面方向垂直的方向照射、对半导体晶片进行处理来进行，但在半导体晶片的中央部与外缘部，SF6等离子体的流速不同。具体来说，向半导体晶片的中央部照射的SF6等离子体与向外缘部照射的SF6等离子体相比，流速变大。
因此，若反应气体在沟槽内滞留，则SF6等离子体中的自由基到达形成在半导体晶片的中央部的沟槽的底面的比例与SF6等离子体中的自由基到达形成在半导体晶片的外缘部的沟槽的底面的比例不同。从而，在半导体晶片的面内，各芯片形成区域中的刻蚀速率产生偏差。即，在半导体晶片的面内，形成在各芯片形成区域的沟槽的深度产生偏差。
此外，若使用这样形成在各芯片形成区域的沟槽的深度产生偏差的半导体晶片来制造具有PN柱构造的半导体装置，则耐压按照每个芯片产生偏差。
发明内容
本公开鉴于上述点，其目的在于提供在半导体晶片的面内能够抑制形成在各芯片形成区域的沟槽的深度产生偏差的半导体基板的制造方法。
用于解决课题的手段
本公开的一方式的半导体基板的制造方法中，将在表面形成有施加了规定的图案化的掩膜件的半导体晶片导入到反应腔室内。向上述反应腔室内导入第1气体，对该第1导入气体进行等离子体化而处理上述半导体晶片，从而按照上述掩膜件的图案在上述半导体晶片刻蚀沟槽。向上述反应腔室内导入第2导入气体，对该第2导入气体进行等离子体化而处理上述半导体晶片，从而在上述沟槽的壁面形成保护膜。向上述反应腔室内导入第3导入气体，对该第3导入气体进行等离子体化而处理上述半导体晶片，从而将形成在上述沟槽的底面的保护膜除去。在上述半导体晶片上残留有上述掩膜件的状态下，重复进行上述沟槽的刻蚀、上述保护膜的形成、形成在上述沟槽的底面的保护膜的除去，从而将上述沟槽逐渐深挖。在除去了形成在上述沟槽的底面上的保护膜后，将上述反应腔室内的排气至少进行一次。
在上述制造方法中，在除去了形成在上述沟槽的底面上的保护膜后，至少将上述反应腔室内排气一次，因此能够将滞留在上述沟槽内的反应气体排气。由此，在深挖上述沟槽时，能够抑制在上述半导体晶片的面内、各芯片形成区域中刻蚀速率产生偏差。即，能够抑制在上述半导体晶片的面内、形成在各芯片形成区域的上述沟槽的深度产生偏差。
附图说明
边参照下述的附图边通过以下的详细说明，本公开中的上述或者其他的目的、构成、优点变得更加明白。在附图中，
图1是在本公开的第1实施方式的半导体基板的制造方法中使用的刻蚀装置的示意图。
图2A是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2B是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2C是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2D是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2E是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2F是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图2G是表示第1实施方式的半导体基板的制造工序的一部分的剖面图。
图3A是表示不进行排气步骤而形成了沟槽时的沟槽的深度偏差的图。
图3B是表示通过第1实施方式的半导体基板的制造方法形成了沟槽时的沟槽的深度偏差的图。
图4是示意地表示形成在Si晶片上的沟槽的图。
图5是表示Si晶片的芯片形成区域的平面示意图。
图6是表示反应腔室内的压力与沟槽的深度偏差的关系的图。
图7是表示排气步骤时的反应腔室内的压力相对于刻蚀步骤时的反应腔室内的压力的比、与沟槽的深度偏差的关系的图。
图8是表示排气步骤时的反应腔室内的压力相对于刻蚀步骤时的反应腔室内的压力的比、与沟槽的深度偏差的关系的图。
图9是表示反应腔室内的压力与锥角的关系的图。
图10是表示排气步骤时的反应腔室内的压力相对于刻蚀步骤时的反应腔室内的压力的比、与锥角的关系的图。
图11是表示纵横比与沟槽的深度偏差的关系的图。
具体实施方式
以下，对本公开的实施方式基于附图进行说明。另外，在以下的各实施方式相互中，对于相互相同或等同的部分赋予同一符号而进行说明。
(第1实施方式)
参照附图来说明本公开的第1实施方式。另外，本实施方式的半导体基板的制造方法适宜适用于特别是形成了用于构成PN柱构造的沟槽的半导体基板的制造方法。首先，对在本实施方式的半导体基板的制造方法中使用的刻蚀装置进行说明。
如图1所示，刻蚀装置1具备反应腔室10。反应腔室10构成真空室，具有气体导入口11以及气体排气口12。在气体导入口11上以可进行多种气体导入的方式连接着与导入的气体种类的数量对应的气体线路11a～11c，在各气体线路11a～11c上分别具有切换阀13a～13c。此外，通过控制各切换阀13a～13c而能够向反应腔室10内导入期望的气体种类，并且能够控制向反应腔室10内的流量。
另外，本实施方式中，在气体导入口11具备3个气体线路11a～11c，以使能够将用于进行刻蚀步骤的SF6气体、用于进行保护膜形成步骤的C4F8气体、以及用于进行保护膜除去步骤的O2气体这3种气体导入。
在气体排气口12具备排气阀14。此外，通过该排气阀14以及各气体线路11a～11c所具备的切换阀13a～13c能够使反应腔室10内的压力为期望的值。
并且，在反应腔室10中内置有RF线圈15。该RF线圈15被从等离子体生成用的电源16提供电力，使反应腔室10内发生RF电场。
进而，在反应腔室10中具备配置刻蚀对象的Si晶片20的设置台17。该设置台17与偏压用的电源18连接，能够向Si晶片20施加规定的偏压。并且，虽然没有特别图示，但成为向设置台17导入用于将Si晶片20从背面侧冷却的冷却用He气体的机构。
以上是本实施方式的刻蚀装置1的构成。接着，参照图2来说明使用了上述刻蚀装置1的半导体基板的制造方法。
本实施方式中，在Si晶片20上形成沟槽时，具体来说如后所述，但通过重复进行刻蚀步骤、保护膜形成步骤、保护膜除去步骤、排气步骤，将沟槽深挖直到期望的深度。
此时，在刻蚀步骤、保护膜形成步骤、保护膜除去步骤中，从气体导入口11将切换阀13a～13c适当开合，将期望的气体种类向反应腔室10内导入，并且将气体排气口12的排气阀14适当调整而排气，使反应腔室10内的压力成为期望的值而进行。
并且，在刻蚀步骤、保护膜形成步骤、保护膜除去步骤中，对等离子体生成用的电源16施加高频电场而使基于导入的气体种类的等离子体发生，对偏压用的电源18施加高频电场而向Si晶片20照射等离子体，从而通过对Si晶片20进行等离子体处理而进行。
没有特别限定，但例如能够对等离子体生成用的电源16投入1400～1500W左右的电力而对导入的气体种类进行等离子体化，并对偏压用的电源18投入0W～50W左右的电力而对Si晶片20进行等离子体处理。并且，能够使等离子体生成用的电源16以及偏压用的电源18的频率为例如300kHz。
以下说明具体的制造工序，但图2A～图2G中仅示出了Si晶片20中的一部分，实际上在Si晶片20的整个区域进行相同的工序。并且，本实施方式中，作为Si晶片20而使用了具有多个芯片形成区域的6英寸的晶片，该Si晶片20相当于半导体晶片。
首先，如图2A所示，准备在Si晶片20的表面20a上形成实施了图案化的由SiO2或抗蚀剂等构成的掩膜件21后的结构，将该Si晶片20配置在反应腔室10的设置台17上。
然后，如图2B所示，进行对Si晶片20形成沟槽22的刻蚀步骤。在刻蚀步骤中，将SF6气体向反应腔室10内导入约200～300sccm，使反应腔室10内的压力为1～2Pa。并且，对SF6气体进行等离子体化，将Si晶片20通过SF6等离子体处理1.0～1.5秒，从而形成沟槽22。另外，所谓刻蚀步骤中的压力是指，从导入SF6气体从而反应腔室10内的压力上升到规定压力开始、到对Si晶片20的处理结束为止的平均压力。
接着，如图2C所示，进行在沟槽22的壁面形成保护膜23的保护膜形成步骤。在保护膜形成步骤中，将C4F8气体向反应腔室10内导入270sccm，使反应腔室10内的压力为1～2Pa。并且，对C4F8气体进行等离子体化，将Si晶片20通过C4F8等离子体处理0.5～1.0秒。由此，在沟槽22的壁面形成碳氟类的聚合物膜。该聚合物膜是本实施方式的保护膜23。
另外，在该工序中，通过向偏压用电源投入0W的电力并形成保护膜23，能够抑制形成保护膜23时掩膜件21被刻蚀。并且，所谓保护膜形成步骤中的压力是指，从导入C4F8气体从而反应腔室10内的压力上升到规定压力开始、到对Si晶片20的处理结束为止的压力。
接着，如图2D所示，进行将形成在沟槽22的底面上的保护膜23除去的保护膜除去步骤。在保护膜除去步骤中，将O2气体向反应腔室10内导入100～150sccm，使反应腔室10内的压力为1～2Pa。并且，对O2气体进行等离子体化，将Si晶片20通过O2等离子体处理0.5～1.0秒，从而将形成在沟槽22的底面上的保护膜23除去。
另外，若进行该步骤，则在沟槽22内滞留由O2等离子体与保护膜23反应而生成的氟类的反应气体24。图2D中，将该反应气体24示意地以圆标记表示。并且，所谓保护膜形成步骤中的压力是指，从将O2气体导入从而反应腔室10内的压力上升到规定压力开始、到对Si晶片20的处理结束为止的平均压力。
接着，如图2E所示，进行将通过保护膜除去步骤生成的反应气体24排气的排气步骤。排气步骤具体来说如后所述，以使排气阀14为开、排气步骤的压力为0.65Pa以下的方式进行0.2～0.5秒。由此，反应腔室10内的气体(等离子体)被排气，并且滞留在沟槽22内的反应气体24也被排气。
另外，所谓排气步骤的压力是指，从开始排气步骤从而反应腔室10内的压力下降到规定压力开始、到排气结束为止的平均压力。
之后，如图2F所示，进行将沟槽22深挖的刻蚀步骤。在该刻蚀步骤中，与图2A同样地，将SF6气体向反应腔室10内导入200～300sccm，使反应腔室10内的压力为2Pa。并且，对SF6气体进行等离子体化，将Si晶片20通过SF6等离子体处理1.0～2.0秒，从而将沟槽22深挖。
此时，通过图2E的排气步骤，反应气体24被排气。因此，能够对在Si晶片20的面内、SF6等离子体中的自由基到达形成在各芯片形成区域的各沟槽22的底面的比例偏差进行抑制。即，能够对在Si晶片20的面内、在各芯片形成区域中刻蚀速率偏差进行抑制。
之后，如图2G所示，通过反复执行上述保护膜形成步骤、保护膜除去步骤、排气步骤、刻蚀步骤，将沟槽22深挖直到期望的深度。
由此，形成了在Si晶片20的各芯片形成区域形成有沟槽22的Si晶片20。此外，通过在该Si晶片20使外延膜生长，或在进行了一般的半导体制造工序后以芯片为单位进行分割，来制造使用了具有PN柱构造的半导体基板的半导体装置。
另外，在本实施方式中，进行刻蚀步骤时所导入的SF6相当于第1气体，进行保护膜形成步骤时所导入的C4F8气体相当于第2气体，进行保护膜除去步骤时所导入的O2气体相当于第3气体。以上是本实施方式中的半导体基板的制造方法。
根据这样的制造方法，在保护膜除去步骤后进行排气步骤，所以能够将在沟槽22内滞留的反应气体24除去。因此，在通过刻蚀步骤将沟槽22深挖时，能够对在Si晶片20的面内、在各芯片形成区域刻蚀速率产生偏差进行抑制。即，能够对在Si晶片20的面内、形成在各芯片形成区域的沟槽22的深度产生偏差进行抑制。
具体来说，如图3A以及图3B所示，能够通过进行排气步骤而减小3σ，能够将沟槽22的深度偏差减小到0.9～1.1％。所谓沟槽22的深度偏差是指，用{3σ/Ave(平均)}×100运算出的值，在图3A以及图3B中用％表示。
另外，图3A以及图3B是以深度为45～50μm的方式形成了沟槽22时的图，所谓沟槽22的深度是指，如图4所示从Si晶片20的表面20a开始到沟槽22的底面为止的长度L。
并且，图3A以及图3B是以图5所示的在Si晶片20的各芯片形成区域中的芯片形成区域a～i的9处形成的沟槽22为评价对象的结果。这里，各芯片形成区域a～i被设为1边是3～5mm的正方形状，各个600～800条的沟槽22在规定方向上延伸设置。并且，Si晶片20以使芯片形成区域c与设置台17的中心一致的方式被配置并处理。
进而，在图3A以及图3B中，批次(lot)是指25片Si晶片20，Ave是指形成在25片Si晶片20中的沟槽22的深度平均。
并且，本实施方式中，使排气步骤时反应腔室10内的压力为0.65Pa以下，因此能够充分得到排气步骤的效果。
即，如图6所示，若排气步骤时的反应腔室10内的压力比0.65Pa高，则不能将反应气体24充分地除去，不能充分减小沟槽22的深度偏差。与此相对，若排气步骤时的反应腔室10内的压力为0.65Pa以下，则沟槽22的深度偏差急剧地变小。因此，本实施方式中，设为能够充分得到排气步骤的效果，使排气步骤时的反应腔室10内的压力为0.65Pa以下。另外，图6是以深度为45～50μm的方式形成了沟槽22时的图。
并且，也能够从图6导出排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力的比。该情况下，如图7所示，可以说通过使排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力的比为0.5以下，能够充分得到排气步骤的效果。
另外，如图8所示，排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力的比不依赖于进行刻蚀步骤时的SF6气体的导入量。此外，排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力是指，(排气步骤时的反应腔室10内的压力)/(刻蚀步骤时的反应腔室10内的压力)。
并且，排气步骤是，若越减小反应腔室10内的压力则越能够将沟槽22内滞留的反应气体24除去，但若将压力过度减小则沟槽22变成倒锥形状。
即，刻蚀步骤时中也生成SF6与保护膜23的反应气体，该反应气体滞留在沟槽22内。并且，在进行保护膜形成步骤时，与进行刻蚀步骤时相同，在Si晶片20的中央部与外缘部，C4F8等离子体的流速不同，与向外缘部照射的C4F8等离子体相比，向Si晶片20的中央部照射的C4F8等离子体的流速大。
因此，若反应气体滞留在沟槽22内，则C4F8等离子体中的自由基到达形成在Si晶片20的中央部的沟槽22的底部的比例、与C4F8等离子体中的自由基到达形成在Si晶片20的外缘部的沟槽22的底部的比例不同。因此，在Si晶片20的面内，各芯片形成区域中的保护膜23的厚度不同，特别是位于Si晶片20的外缘部的芯片形成区域中形成的保护膜23的厚度变薄。
从而，在进行了保护膜除去步骤时，特别是在位于Si晶片20的外缘部的芯片形成区域中，不仅沟槽22的底面，形成在侧壁的保护膜23也被除去。
此外，在该状态下进行刻蚀步骤的情况下，若使排气步骤中的反应腔室10内的压力过小，则刻蚀步骤时的SF6等离子体容易到达沟槽22的底面以及底面侧的侧壁，因此沟槽22的一部分(底面侧的侧壁)也被刻蚀，形成倒锥形状的沟槽22。
此外，若向该沟槽22埋入外延膜则有时在沟槽22内形成空洞，若使用这样的半导体基板来制造半导体装置，则由于空洞，耐压降低。
从而，排气步骤如图9所示优选的是反应腔室10内的压力为0.25Pa以上。即，优选的是使进行排气步骤时的压力为0.25Pa以上且0.65以下。由此，能够在Si晶片20的面内，在抑制沟槽22的深度偏差的同时抑制沟槽22变成倒锥形状。
另外，图9是以深度为45～50μm的方式形成了沟槽22时的图，将进行刻蚀步骤时的SF6气体导入约200～300sccm，对图5中的形成在芯片形成区域c的沟槽22进行评价而得到的。并且，所谓锥角是指，如图4所示Si晶片20的表面20a与沟槽22的侧壁所成的角度θ。
并且，也能够从图9导出排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力的比。该情况下，如图10所示，可以说通过使排气步骤时的反应腔室10内的压力相对于刻蚀步骤时的反应腔室10内的压力的比为0.2以下，能够抑制沟槽22成为倒锥形状。
(其他的实施方式)
在上述第1实施方式中，在保护膜除去步骤时将O2气体导入了反应腔室10内，但也可以在保护膜除去步骤时将SF6气体导入。即，也能够作为第1、第3气体而都使用SF6气体。
并且，在上述第1实施方式中，对通过重复进行刻蚀步骤、保护膜形成步骤、保护膜除去步骤、排气步骤而将沟槽22深挖的制造方法进行了说明。但是，也可以每次不进行排气步骤。即，在由(沟槽深度)/(开口部的宽度)表示的纵横比小的情况下，反应气体24不易滞留在沟槽22内，反应气体24自然地从沟槽22内抽出，因此可以在形成纵横比大的沟槽22的刻蚀步骤之前进行排气步骤。
具体来说，如图11所示，在不进行排气步骤而形成了沟槽22的情况下，若形成纵横比为10以上的沟槽22，则沟槽22的深度偏差急剧地变大。因此，可以在形成纵横比为10以上的沟槽22的刻蚀步骤之前进行排气步骤。
即，在即使进行刻蚀步骤也形成纵横比为10以下的沟槽22的情况下，边重复进行刻蚀步骤、保护膜形成步骤、保护膜除去步骤边将沟槽22深挖。此外，也可以在形成纵横比为10以上的沟槽22的刻蚀步骤之前将排气步骤编入，通过重复进行刻蚀步骤、保护膜形成步骤、保护膜除去步骤、排气步骤来将沟槽22深挖。
另外，图11中的有排气是以反应腔室10内的压力为0.3Pa的方式进行了排气步骤时的情况。
并且，也可以在将刻蚀步骤、保护膜形成步骤、保护膜除去步骤重复多次后进行排气步骤，之后再次进行刻蚀步骤、保护膜形成步骤、保护膜除去步骤而形成具有期望的深度的沟槽22。即，只要使排气步骤进行至少1次以上，就能够与以往的半导体基板的制造方法相比抑制沟槽22的深度偏差。
进而，在上述第1实施方式中，说明了优选的是为了抑制沟槽22成为倒锥形状而通过排气步骤使反应腔室10内的压力为0.25Pa以上，但也可以如下所示那样。即，也可以在刻蚀步骤之后也进行排气步骤。由此，能够将刻蚀步骤时所生成的反应气体排气。因此，在保护膜形成步骤时C4F8等离子体容易到达沟槽22的底部，能够抑制形成在沟槽22的底部的保护膜23变薄。由此，能够抑制通过刻蚀步骤对沟槽22进行了深挖时沟槽22成为倒锥形状。

Claims (6)

1.一种半导体基板的制造方法，其特征在于，
将在表面形成有实施了规定的图案化的掩膜件(21)的半导体晶片(20)向反应腔室(10)内导入，
向上述反应腔室(10)内导入第1气体，对该第1导入气体进行等离子体化而处理上述半导体晶片(20)，从而按照上述掩膜件(21)的图案在上述半导体晶片(20)上蚀刻沟槽(22)，
向上述反应腔室(10)内导入第2导入气体，对该第2导入气体进行等离子体化而处理上述半导体晶片(20)，从而在上述沟槽(22)的壁面形成保护膜(23)，
向上述反应腔室(10)内导入第3导入气体，对该第3导入气体进行等离子体化而处理上述半导体晶片(20)，从而将形成在上述沟槽(22)的底面的保护膜(23)除去，
在上述半导体晶片(20)上残留有上述掩膜件(21)的状态下，通过重复进行上述沟槽(22)的刻蚀、上述保护膜(23)的形成、和形成在上述沟槽(22)的底面的保护膜(23)的除去，将上述沟槽(22)逐渐深挖，
在除去了形成在上述沟槽(22)的底面的保护膜(23)后，将上述反应腔室(10)内的排气至少执行一次。
2.如权利要求1所述的半导体基板的制造方法，其特征在于，
通过重复进行上述沟槽(22)的刻蚀、上述保护膜(23)的形成、形成在上述沟槽(22)的底面的保护膜(23)的除去、和上述反应腔室(10)内的排气，将上述沟槽(22)深挖。
3.如权利要求1或2所述的半导体基板的制造方法，其特征在于，
上述反应腔室(10)内的排气以上述反应腔室(10)内的压力为0.65Pa以下的方式进行。
4.如权利要求1或2所述的半导体基板的制造方法，其特征在于，
使将上述反应腔室(10)内排气时的上述反应腔室(10)内的压力相对于将上述沟槽(22)刻蚀时的上述反应腔室(10)内的压力的比为0.5以下。
5.如权利要求1～4中任一项所述的半导体基板的制造方法，其特征在于，
上述反应腔室(10)内的排气在对纵横比为10以上的上述沟槽(22)进行刻蚀前进行，所述纵横比由上述沟槽(22)的开口部的深度相对于宽度的比例表示。
6.如权利要求1～5中任一项所述的半导体基板的制造方法，其特征在于，
在刻蚀了上述沟槽(22)后且形成上述保护膜(23)前也对上述反应腔室(10)内进行排气。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558541A (zh) * 2015-09-25 2017-04-05 松下知识产权经营株式会社 元件芯片的制造方法
CN110998798A (zh) * 2017-07-20 2020-04-10 岩谷产业株式会社 切割加工方法
CN113113302A (zh) * 2021-03-11 2021-07-13 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
CN105448737A (zh) * 2014-09-30 2016-03-30 联华电子股份有限公司 用以形成硅凹槽的蚀刻制作工艺方法与鳍式场效晶体管
US20170092470A1 (en) * 2015-09-28 2017-03-30 Applied Materials, Inc. Plasma reactor for processing a workpiece with an array of plasma point sources
JP2017079273A (ja) * 2015-10-21 2017-04-27 パナソニックＩｐマネジメント株式会社 プラズマ処理方法
JP6524419B2 (ja) * 2016-02-04 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2018110156A (ja) * 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
DE102020115687B4 (de) 2020-06-15 2024-05-16 Infineon Technologies Ag Herstellung von halbleitervorrichtungen durch dünnen und zerteilen
DE102021200431A1 (de) * 2021-01-19 2022-07-21 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050287815A1 (en) * 2004-06-29 2005-12-29 Shouliang Lai Method and apparatus for reducing aspect ratio dependent etching in time division multiplexed etch processes
US7205226B1 (en) * 2005-02-24 2007-04-17 Lam Research Corporation Sacrificial layer for protection during trench etch
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
CN102751160A (zh) * 2012-07-13 2012-10-24 中微半导体设备(上海)有限公司 刻蚀装置及对应的刻蚀方法
CN103730411A (zh) * 2013-11-15 2014-04-16 中微半导体设备(上海)有限公司 一种深硅通孔刻蚀方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162177A (ja) 1995-12-12 1997-06-20 Sony Corp ドライエッチング方法及びその装置
EP0822582B1 (en) 1996-08-01 2003-10-01 Surface Technology Systems Plc Method of etching substrates
ATE352868T1 (de) 1998-07-23 2007-02-15 Surface Technology Systems Plc Verfahren für anisotropes ätzen
JP2004311673A (ja) 2003-04-07 2004-11-04 Denso Corp 半導体装置の製造方法
JP2008205436A (ja) 2007-01-26 2008-09-04 Toshiba Corp 微細構造体の製造方法
JP2009141307A (ja) 2007-11-15 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP5223878B2 (ja) * 2010-03-30 2013-06-26 株式会社デンソー 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
US20050287815A1 (en) * 2004-06-29 2005-12-29 Shouliang Lai Method and apparatus for reducing aspect ratio dependent etching in time division multiplexed etch processes
US7205226B1 (en) * 2005-02-24 2007-04-17 Lam Research Corporation Sacrificial layer for protection during trench etch
CN102751160A (zh) * 2012-07-13 2012-10-24 中微半导体设备(上海)有限公司 刻蚀装置及对应的刻蚀方法
CN103730411A (zh) * 2013-11-15 2014-04-16 中微半导体设备(上海)有限公司 一种深硅通孔刻蚀方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558541A (zh) * 2015-09-25 2017-04-05 松下知识产权经营株式会社 元件芯片的制造方法
CN106558541B (zh) * 2015-09-25 2021-11-23 松下知识产权经营株式会社 元件芯片的制造方法
CN110998798A (zh) * 2017-07-20 2020-04-10 岩谷产业株式会社 切割加工方法
CN113113302A (zh) * 2021-03-11 2021-07-13 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备
CN113113302B (zh) * 2021-03-11 2024-05-03 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备

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Publication number Publication date
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