DE102021200431A1 - Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems - Google Patents

Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems Download PDF

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Robert Bosch GmbH
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Abstract

Es wird ein Verfahren zum Bilden eines Trenchgrabens (3) in einer ersten Halbleiterschicht (1) eines Mehrschichtsystems mit den folgenden Schritten vorgeschlagen: Aufbringen einer Maskenschicht (4) auf der ersten Halbleiterschicht (1), wobei eine Ausnehmung (5) in der Maskenschicht derart gebildet wird, dass die erste Halbleiterschicht (1) innerhalb der Ausnehmung (5) freigelegt wird; Aufbringen einer Schutzschicht (6), wobei die Schutzschicht (6) die innerhalb der Ausnehmung (5) freiliegende erste Halbleiterschicht (1) vollständig bedeckt oder modifiziert; Aufbringen einer zweiten Halbleiterschicht (2); Ätzen der zweiten Halbleiterschicht (2) derart, dass sie in einem, die Ausnehmung (5) der Maskenschicht (4) umgebenden Teilbereich (7) vollständig abgetragen wird, wobei die Schutzschicht (6) als Ätzstopp wirkt; Ätzen der Schutzschicht (6) derart, dass die erste Halbleiterschicht (1) innerhalb der Ausnehmung (5) freigelegt wird; Bilden des Trenchgrabens (3) in der ersten Halbleiterschicht (1), wobei die Ausnehmung (5) der Maskenschicht (4) als Ätzmaske dient und der Trenchgraben (3) durch einen zyklischen Wechsel zwischen Ätzschritten und Passivierungsschritten gebildet wird, wobei der erste Ätzschritt länger ist als die nachfolgenden Ätzschritte, so dass an einem oberen Rand des Trenchgrabens ein größerer lateraler Materialabtrag (8) erfolgt als in den darunter liegenden Bereichen.

Description

  • Stand der Technik
  • Die Erfindung geht aus von einem Verfahren nach dem Oberbegriff des Anspruchs 1.
  • Verfahren zur Strukturierung von Halbleiterschichten mittels Grabenätzung („Trenching“) sind aus dem Stand der Technik in zahlreichen Ausführungsformen bekannt. So werden beispielsweise bei der Herstellung von mikroelektromechanischen Systemen (MEMS) durch einen oder mehrere Trenchgräben Strukturen freigelegt, die mit entsprechender elektrischer Kontaktierung versehen als bewegliche Massen fungieren können. Hierzu ist insbesondere aus der US 5,501,893 A („Method of anisotropically etching silicon“) der MEMS-Funktionstrench mittels reaktivem lonentiefenätzen (Deep Reactive Ion Etching, DRIE) bekannt, bei dem in einer Halbleiterschicht über eine zyklische Abfolge von Ätz- und Passivierungsschritten ein Graben mit nahezu perfekt vertikal verlaufenden Innenwänden gebildet werden kann. Der Materialabtrag verläuft dabei jedoch unmittelbar unter der als Ätzmaske dienenden Schicht (Hartmaske) etwas langsamer, so dass dort weniger Material entfernt wird als in den tieferen Abschnitten. Durch diesen geringeren Abtrag bleibt nach Entfernen der Maske am oberen Rand des Grabens ein leichter Überhang („Klinge“) bestehen, der nach der Freistellung der beweglichen Strukturen mechanisch anschlagen und abbrechen kann, so dass abgebrochene Halbleiterpartikel oder Verhakungen der frei beweglichen Struktur entstehen können. Um die Bildung dieser „Klinge“ zu vermeiden, wird zu Beginn der Grabenätzung ein verlängerter Ätzzyklus durchgeführt, so dass unmittelbar unter der Maske eine ausgeprägte „erste Rille“ in der Grabenwand erzeugt wird und ein Vorstehen von Material entsprechend verhindert wird.
  • Für einige Anwendungen wird jedoch eine vergrabene Hartmaske benötigt, d.h. auf die Maskenschicht wird zunächst eine zweite Halbleiterschicht abgeschieden, die dann in einem nachfolgenden Ätzprozess teilweise wieder entfernt wird. Wird nun die Abtragung der (über der Hartmaske angeordneten) zweiten Halbleiterschicht und die Grabenbildung in der (unterhalb der Maskenschicht liegenden) ersten Halbleiterschicht in einem kontinuierlichen Ätzprozess vorgenommen, ergibt sich das Problem, dass die „erste Rille“ des Trenchgrabens nicht präzise am oberen Rand des Grabens positioniert werden kann. Der verlängerte Ätzzyklus zur Bildung dieser Rille muss möglichst exakt beim Übergang zwischen erster und zweiter Halbleiterschicht erfolgen, zu dem Zeitpunkt also, an dem die erste Halbleiterschicht durch Entfernen der zweiten Halbleiterschicht freigelegt wurde. Das kontinuierliche Voranschreiten des Trenchvorgangs und die Variation der Schichtdicken und Ätzraten über den Wafer hinweg machen es nahezu unmöglich, diesen Zeitpunkt präzise festzulegen. Anders ausgedrückt trifft die Ätzfront an verschiedenen Stellen des Wafers zu unterschiedlichen Zeitpunkten auf die Oberseite der ersten Halbleiterschicht, wo die gewünschte Rille erzeugt werden soll. Eine exakte Vorhersage, wann dieser Zeitpunkt eintritt, ist aufgrund der Streuungen über einen einzelnen Wafer hinweg, der Streuung zwischen verschiedenen Wafern und Unterschieden im Trench-Equipment nicht möglich.
  • Offenbarung der Erfindung
  • Vor diesem Hintergrund ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, mit dem sich beim Ätzen eines Schichtsystems mit vergrabener Ätzmaske ein Überhang an der Oberkante des Trenchgrabens vermeiden lässt.
  • Das Verfahren gemäß Anspruch 1 erlaubt es gegenüber dem Stand der Technik, eine definierte „ersten Rille“ an den Oberkanten von Trenchgräben zu erzeugen, insbesondere auch dann, wenn die Trenchgräben parallel an verschiedenen Stellen des Wafers gebildet werden und die Bildung der ersten Rille daher homogen über den gesamten Wafer hinweg erfolgen muss. Hierdurch wird das Risiko einer ungewollten mechanischen Kontaktierung zweier benachbarter „Klingen“ an der Oberfläche der ersten Halbeiterschicht vermieden.
  • Das Mehrschichtsystem, das durch das erfindungsgemäße Verfahren erzeugt und strukturiert wird, weist zu Beginn mindestens eine erste Halbleiterschicht auf, die parallel zu einem Substrat angeordnet ist. Durch die Haupterstreckungsebene der ersten Halbleiterschicht bzw. des Substrats werden laterale (d.h. parallel zur Haupterstreckungsebene verlaufende) Richtungen festgelegt und eine senkrecht zur Haupterstreckungsebene verlaufende Richtung, die im Folgenden auch als vertikale Richtung bezeichnet wird. Die Ausdehnung der verschiedenen Schichten in vertikaler Richtung werden als Dicke und die gegenseitige Lage der Schichten mit den Begriffen „oberhalb“ und „unterhalb“ bezeichnet.
  • Auf die erste Halbleiterschicht wird zunächst eine Maskenschicht aufgebracht und mit mindestens einer Ausnehmung versehen, so dass die derart strukturierte Maskenschicht als Ätzmaske für den späteren Trenchprozess verwendet werden kann. Im Folgenden wird das Verfahren der Einfachheit halber anhand einer einzelnen Ausnehmung beschrieben, wobei jedoch selbstverständlich der Fall eingeschlossen ist, dass die Maskenschicht eine Mehrzahl von Ausnehmungen aufweist, mit der sich entsprechend mehrere Trenchgräben vorbereiten lassen. Auf die Maskenschicht wird in einem unmittelbar nachfolgenden Schritt eine Schutzschicht derart aufgebracht, dass die Maskenschicht außerhalb der Ausnehmung vollständig durch die Schutzschicht bedeckt wird und die innerhalb der Ausnehmung freiliegende Fläche der ersten Halbleiterschicht ebenfalls vollständig durch die Schutzschicht bedeckt wird. Die Schutzschicht kann auch durch eine Modifikation der innerhalb der Ausnehmung freiliegenden Fläche erzeugt werden, insbesondere durch eine Oxidation des Halbleitermaterials derart, dass sich die Oxidschicht (z.B. Si02) über die gesamte Ausnehmung erstreckt. Die Oberfläche der ersten Halbleiterschicht wird unter der Maskenschicht vor einer weiteren Oxidation der Oberfläche durch die Maskenschicht selbst teilweise geschützt. Die Oxidation könnte zu einer Aufoxidation der Maskenschicht führen, was für die weitere Prozessierung nicht hinderlich sein muss. Gleichzeitig führt die Oxidation von selbst zu einer Unterwanderung der Maskenschicht und einem Rückzug der „Klinge“. Auf die Schutzschicht wird anschließend eine zweite Halbleiterschicht aufgetragen, die die Schutzschicht und die Maskenschicht unter sich begräbt. Oberhalb der zweiten Halbleiterschicht können dann insbesondere weitere Funktionsschichten abgeschieden werden, die nachfolgend zusammen mit der zweiten Halbleiterschicht in bestimmten Bereichen entfernt werden, in anderen Bereichen jedoch bestehen bleiben. In einem auf die Bildung der zweiten Halbleiterschicht nachfolgenden Schritt wird dann die zweite Halbleiterschicht in einem, die Ausnehmung der Maskenschicht umgebenden Teilbereich vollständig abgetragen. Anders ausgedrückt wird in einer lateralen Umgebung der Ausnehmung die darüber liegende zweite Halbleiterschicht vollständig entfernt, so dass die Schutzschicht in diesem, die Ausnehmung umfassenden Bereich freigelegt wird. Die Schutzschicht wirkt bei diesem Vorgang als Ätzstopp, d.h. die Ätzrate des Materials der Schutzschicht ist wesentlich kleiner als die der zweiten Halbleiterschicht, so dass der Ätzvorgang bei Erreichen der Schutzschicht im Wesentlichen zum Erliegen kommt oder sich zumindest stark verlangsamt.
  • Nach dem Ätzen der zweiten Halbleiterschicht wird die dadurch freigelegte Schutzschicht zumindest im Bereich der Ausnehmung in der Maskensicht in kontrollierter Weise entfernt bzw. durchbrochen, so dass die darunter liegende Fläche der ersten Halbleiterschicht freigelegt wird. Beim anschließenden Ätzen der ersten Halbleiterschicht definiert die laterale Form und Ausdehnung der Ausnehmung in der Maskenschicht die laterale Geometrie des Trenchgrabens. Die Grabenbildung erfolgt dabei durch eine alternierende Abfolge von Ätz- und Passivierungszyklen, vorzugsweise durch Reaktives lonentiefenätzen (deep reactive ion etching, DRIE). Der erster Ätzzyklus nach dem Abtragen der Schutzschicht ist dabei erfindungsgemäß gegenüber den nachfolgenden Ätzzyklen verlängert, d.h. die Einwirken des Ätzmittels erfolgt über einen längeren Zeitraum, so dass durch den verstärkten Materialabtrag die gewünschte „erste Rille“ in der Nähe der Oberfläche der ersten Halbleiterschicht entsteht. Denkbar ist hier auch, dass statt einer Verlängerung der Einwirkzeit des Ätzmittels eine Intensivierung des Ätzprozesses erfolgt, so dass im entsprechenden Zeitraum durch die größere Abtragrate mehr Material entfernt werden kann. Das Abtragen der zweiten Halbleiterschicht, das Durchbrechen der Schutzschicht und die anschließende Bildung des Trenchgrabens in der ersten Halbleiterschicht erfolgen dabei insbesondere als aufeinanderfolgende Sequenzen eines integrierten Gesamtprozesses, der vorzugsweise in einer Trenchkammer ohne zwischenzeitlichem Entladen des Wafers durchgeführt wird.
  • Die ersten und/oder die zweite Halbleiterschicht können beispielsweise aus polykristallinem Silizium (Polysilizium) bestehen und durch die in der ersten Halbleiterschicht gebildeten Trenchgräben kann insbesondere eine bewegliche Struktur für ein mikroelektromechanisches System (MEMS) gebildet werden. Die zweite Halbleiterschicht wird oberhalb der durch die Trenchgräben definierten Struktur vollständig abgetragen, beispielsweise um die bewegliche Struktur nach oben hin freizulegen. In mindestens einem anderen lateralen Teilbereich kann die zweite Halbleiterschicht dagegen teilweise oder vollständig bestehen bleiben. Dieser beim Ätzen ausgesparte Teilbereich der zweite Halbleiterschicht kann insbesondere als Standoff fungieren und definiert beispielsweise den Abstand zwischen der ersten Halbleiterschicht, bzw. den aus dieser Schicht gebildeten Funktionsstrukturen, und den darüber angeordneten Elementen, wie beispielsweise einem Kappen- oder CMOS-Wafer. Der Standoff kann dabei weitere strukturierte Funktionsschichten aufweisen und beispielsweise zur elektrischen Kontaktierung der in der ersten Halbleiterschicht gebildeten Strukturen dienen.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnungen entnehmbar.
  • Gemäß einer bevorzugten Ausführungsform ist vorgesehen, dass nach dem Aufbringen der Maskenschicht mindestens eine weitere Ausnehmung in der Maskenschicht gebildet wird und die erste Halbleiterschicht innerhalb der weiteren Ausnehmung freigelegt wird, wobei die Schutzschicht derart aufgebracht wird, dass sie die innerhalb der weiteren Ausnehmung freiliegende erste Halbleiterschicht vollständig bedeckt, wobei die Schutzschicht innerhalb der weiteren Ausnehmung vor dem Aufbringen der zweiten Halbleiterschicht entfernt wird, so dass die zweite Halbleiterschicht über die Ausnehmung in Kontakt mit der ersten Halbleiterschicht ist. Über die zweite Ausnehmung grenzen die erste und die zweite Halbleiterschicht unmittelbar aneinander an, so dass eine elektrisch leitende Verbindung zwischen beiden Schichten hergestellt wird. Um diesen Kontakt über die weitere Ausnehmung herzustellen, muss die Schutzschicht, die zunächst über die gesamte laterale Ausdehnung der Maskenschicht hinweg aufgebracht wird, im Bereich der Ausnehmung entfernt werden, bevor die zweite Halbleiterschicht abgeschieden wird. Die Ausnehmung, die als Maske für den Trenchgraben dient, wird im Folgenden auch als erste Ausnehmung bezeichnet, während die weitere Ausnehmung, die den Kontakt zwischen erster und zweiter Halbleiterschicht herstellt als zweite Ausnehmung bezeichnet wird. Das Schema ist dabei nicht auf lediglich zwei Ausnehmungen beschränkt, es können als sowohl mehrere Ausnehmungen für die Bildung von Trenchgräben vorhanden sein, als auch mehrere Ausnehmungen zur Kontaktierung. Die zweite Halbleiterschicht wird beim Ätzen der zweiten Halbleiterschicht im lateralen Bereich der (ersten) Ausnehmung bis zur Schutzschicht abgetragen, während sie im Bereich der weiteren (zweiten) Ausnehmung bestehen bleibt. Die Ausnehmung und die weitere Ausnehmung sind insbesondere in lateraler Richtung voneinander beabstandet, liegen also in unterschiedlichen lateralen Bereichen der Maskenschicht. In dem laterale Bereich, der beim Ätzen bestehen bleibt, können dabei insbesondere eine oder mehrere zusätzliche Funktionsschichten auf der zweiten Halbleiterschicht aufgebracht werden. Die zweite Halbleiterschicht und/oder die Funktionsschichten können strukturiert werden und die so gebildete Struktur kann über die zweite Halbleiterschicht mit der ersten Halbleiterschicht leitend verbunden werden.
  • Gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens wird ein, die weitere Ausnehmung der Maskenschicht umgebender Teilbereich der zweiten Halbleiterschicht beim Ätzen der zweiten Halbleiterschicht durch eine Lackschicht vor Materialabtrag geschützt. Der Teilbereich um die weitere Ausnehmung wird durch die Lackschicht geschützt und im Gegensatz zum Teilbereich um die Ausnehmung nicht abgetragen, d.h. die die zweite Halbleiterschicht bleibt in diesem Teilbereich bestehen, so dass die erste Halbleiterschicht bei der fertigen Struktur in diesem Bereich unter der zweiten Halbleiterschicht vergraben ist.
  • Vorzugsweise wird die Schutzschicht innerhalb der weiteren Ausnehmung durch Aufbringen und Strukturieren einer weiteren Maskenschicht und anschließendes lokales Ätzen entfernt. Die Strukturierung der weiteren Maskenschicht kann insbesondere durch einen lithographischen Prozess erfolgen. Dabei wird die weitere Maskenschicht aus Fotolack gebildet und so belichtet, dass ein Teilbereich des über der weiteren Ausnehmung liegenden Fotolacks anschließend aufgelöst werden kann und die darunter liegende Schutzschicht beim anschließenden Ätzen lokal entfernt wird.
  • Gemäß einer bevorzugten Ausführungsform wird die Schutzschicht mittels Niederdruck-Gasphasenabscheidung, LPCVD (low pressure chemical vapour deposition), aus Tetraethylorthosilicat, TEOS, gebildet. Alternativ können auch andere Materialien verwendet werden, wie beispielsweise Siliziumnitrid (SiN), Aluminiumnitrid (AIN) oder Siliziumoxid (Si02), das sich insbesondere durch thermische Aufoxidation erzeugen lässt.
  • Gemäß einer bevorzugten Ausführungsform erfolgen die Ätzschritte beim Bilden des Trenchgrabens mittels eines aus Schwefelhexafluorid, SF6, gebildeten Plamas.
  • Gemäß einer bevorzugten Ausführungsform wird die Maskenschicht durch eine Hartmaske aus mittels Niederdruck-Gasphasenabscheidung, LPCVD, aufgebrachtem Tetraethylorthosilicat, TEOS, gebildet. Alternativ können auch andere Materialien wie Siliziumnitrid (SiN), Aluminiumnitrid (AIN) oder Oxide wie Siliziumoxid (Si02) oder Aluminiumoxide (AlxOy) verwendet werden.
  • Vorzugsweise erfolgt das lokale Ätzen der Schutzschicht mittels Tetrafluormethan, CF4, oder mittels Schwefelhexafluorid, SF6, insbesondere mittels SF6-Ionenbeschuss.
  • Gemäß einer bevorzugten Ausführungsform ist vorgesehen, dass das Ätzen der zweiten Halbleiterschicht beendet wird bevor die Schutzschicht innerhalb der Ausnehmung der Maskenschicht durchätzt wird, wobei ein Erreichen der Schutzschicht durch Endpunkt-Detektierung erkannt wird oder die Anzahl an Ätzzyklen beim Ätzen der zweiten Halbleiterschicht derart festgelegt wird, dass die Schutzschicht innerhalb der Ausnehmung der Maskenschicht nicht durchätzt wird. Bei einer Durchätzung der Schutzschicht wird beim Ätzen zumindest lokal so viel Material der Schutzschicht abgetragen, dass ein Durchbruch in der Schutzschicht entsteht und die darunter liegende erste Halbleiterschicht an dieser Stelle freigelegt wird. Um einen solchen Durchbruch zu vermeiden kann die Anzahl an Ätzzyklen so auf die Dicke der zweiten Halbleiterschicht abgestimmt werden, dass die Schutzschicht an keiner Stelle durchätzt wird. Bei paralleler Bearbeitung mehrerer Teilbereiche des Wafers ist hierbei zu beachten, dass diese Bedingung über den gesamten Wafer hinweg erfüllt ist, wobei Toleranzen und Schwankungen sowohl der Schichtdicke als auch der lokalen Ätzrate berücksichtigt werden müssen. Ein gegenüber solchen Abweichungen robuster Ätzprozess lässt sich über eine entsprechend gewählte Dicke der Schutzschicht und die passende Dauer des Ätzvorgangs erreichen.
  • Vorzugsweise werden die Schritte gleichzeitig in mehreren Regionen eines Wafers durchgeführt und parallel eine Mehrzahl von mikroelektromechanischen Strukturen erzeugt, von denen jede mindestens einen, in der ersten Halbleiterschicht gebildeten Trenchgraben aufweist. Das erfindungsgemäße Verfahren wird auf diese Weise gleichzeitig in den verschiedenen Regionen angewandt und aus den, durch die parallele Bearbeitung erzeugten mikroelektromechanischen Strukturen werden in einem nachfolgenden Schritt durch Zerteilen des Wafers eine Mehrzahl an entsprechenden Bauteilen gewonnen.
  • Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Figurenliste
    • 1 zeigt einen Vergleich zweier Grabenprofile mit und ohne Überhang.
    • 2a bis 2f illustrieren das der Erfindung zugrunde liegende Problem.
    • 3a bis 3g illustrieren das erfindungsgemäße Verfahren.
    • 4a bis 4e illustrieren eine Variante des erfindungsgemäßen Verfahrens.
  • Ausführungsformen der Erfindung
  • In 1 sind zwei durch Grabenätzung mittels DRIE (deep reactive ion etching) erzeugte Strukturen schematisch dargestellt. Bei beiden Strukturen kann es sich beispielsweise um auslenkbare Massen eines mikroelektromechanischen Systems handeln. Die vertikal verlaufenden Wände werden dabei durch einen zyklischen Wechsel zwischen Ätz- und Passivierungsschritten gebildet, so dass die für dieses Verfahren typischen Rillen 9 an der Grabenwand entstehen. Die Breite (d.h. die bezüglich der Zeichenebene horizontale Ausdehnung) der Gräben und der erzeugten Strukturen wird dabei durch eine Ätzmaske definiert, die nach der Bildung der Gräben entfernt wird. Wie in der rechten 1b dargestellt, erfolgt unmittelbar unter der Ätzmaske am oberen Rand des Trenchgrabens ein etwas geringerer Materialabtrag, so dass nach dem Entfernen der Ätzmaske dort ein Überhang 16 („Klinge“) stehen bleibt. Diese „Klinge“ 16 kann bei einer Auslenkung der beweglichen Masse an eine benachbarte Struktur anstoßen und abbrechen oder zu Verhakungen führen. Um den Überhang zu vermeiden lässt sich durch einen verlängerten ersten Ätzzyklus zu Beginn der Grabenätzung ein erhöhter Materialabtrag 8 in Form einer ausgeprägten „ersten Rille“ erzeugen, durch den der Überhang 16 verhindert wird.
  • In 2 ist ein Verfahren zur Trenchätzung einer vergrabenen Halbleiterschicht 1 dargestellt, wodurch die kontrollierte Bildung der in 1a dargestellten „ersten Rille“ 8 erschwert ist. Auf der ersten Halbleiterschicht 1 wird, wie in 2a dargestellt, zunächst eine Maskenschicht 4 (Hartmaske, z.B. Siliziumoxid) aufgebracht und mit Ausnehmungen 5, 15 versehen, von denen die erste Ausnehmung 5 als Ätzmaske für später erfolgenden Trenchprozess dient. Auf die Maskenschicht 4 wird im nachfolgenden Schritt die in 2b dargestellte zweite Halbleiterschicht 2 abgeschieden, auf die nachfolgend weitere Funktionsschichten 11, 12 aufgebracht werden können. In dem in den 2d, 2e und 2f dargestellten Ätzprozess werden die über der Maskenschicht 4 liegenden Schichten 2, 11, 12 in einem die Ausnehmung 5 umfassenden Teilbereich 7 entfernt und innerhalb des durch die Ausnehmung 5 definierten Bereichs der ersten Halbleiterschicht 1 ein Trenchgraben 3 gebildet. Sowohl das Entfernen des Teilbereichs 7 der zweiten Halbleiterschicht 2, als auch die Grabenätzung der ersten Halbleiterschicht 1 finden nacheinander als Teil eines fortlaufenden Ätzvorgangs statt. Durch die Schwankungen der Schichtdicken und der lokalen Ätzraten lässt sich dabei der Zeitpunkt, an dem der Übergang von der zweiten zur ersten Halbleiterschicht 2, 1 stattfindet, nicht exakt vorherbestimmt, so dass der ideale Zeitpunkt für die Bildung der „ersten Rille“ 8 nicht genau festgelegt werden kann. Damit ist jedoch die Positionierung der „ersten Rille“ 8 notwendigerweise ungenau, so dass sich der Überhang 16 an der Oberkante des Grabens 3 (vgl. 1b) nicht zuverlässig vermeiden lässt.
  • 3 zeigt eine Ausführungsform des erfindungsgemäßen Verfahrens, bei dem das in 2 illustrierte Problem durch die Bildung einer zusätzlichen Schutzschicht 6 gelöst wird. Die in 3a gezeigte Bildung der Maskenschicht 4 mit den Ausnehmungen 5, 15 erfolgt dabei analog wie in 2a. Vor dem Aufbringen der zweiten Halbleiterschicht 2 wird hier jedoch wie in 3b dargestellt, eine Schutzschicht 6 (z.B. eine mittels LPCVD abgeschiedene TEOS-Schicht) aufgebracht, die sowohl die gesamte Oberfläche der Maskenschicht 4, als auch die innerhalb der Ausnehmungen 5, 15 freiliegenden Flächen der ersten Halbleiterschicht 1 zumindest leicht bedeckt. Die erste Ausnehmung 5 dient wieder als Ätzmaske für die Trenchbildung, während durch die zweite Ausnehmung eine elektrische Kontaktierung der ersten Halbleiterschicht bzw. der aus ihr gebildeten Schichten ermöglicht wird. Für diese Kontaktierung muss jedoch vor dem Aufbringen der zweiten Halbleiterschicht 2 zunächst die Schutzschicht in dem Bereich 13 beispielsweise durch Fotolithographie maskiert und lokal entfernt werden. Nach dem Aufbringen der zweiten Halbleiterschicht (3c) grenzen die ersten und zweite Halbleiterschicht 1, 2 innerhalb der Ausnehmung 15 unmittelbar aneinander an, so dass der gewünschte elektrisch leitende Kontakt hergestellt wird. Auf die zweite Halbleiterschicht 2 können, wie in 3d dargestellt, weitere Funktionsschichten 11, 12 aufgebracht werden, die anschließend zusammen mit der zweiten Halbleiterschicht 2 in einem, die Ausnehmung 5 umfassenden Teilbereich 7 durch einen SF6-Trench entfernt werden (3e). Der verbleibende Teil 17 wird beim Ätzen durch eine Lackmaske geschützt und dient bei der fertigen Struktur als Standoff, kann also insbesondere dazu verwendet werden, den Abstand zu einem auf der mikroelektromechanischen Struktur aufgebrachten Kappenwafer zu definieren, bzw. die im Kappenwafer angeordneten Funktionselemente, z.B. eine anwendungsspezifische integrierte Schaltung (application-specific integrated circuit, ASIC) zu kontaktieren.
  • Die aufgebrachte Schutzschicht 6 führt nun dazu, dass der SF6-Trench aufgrund der Selektivitätsänderung auf der Schutzschicht 6 nach dem Strukturieren des Standoffs definiert gestoppt werden kann (entweder per Endpunkt-Detektierung oder per voreingestellter Ätzzyklus-Anzahl). Dabei muss die Streuung der Ätzrate über den Wafer berücksichtigt werden, d.h. die Dicke der Schutzschicht 6 muss so gewählt werden, dass trotz notwendiger Überätzung lokal noch kein Durchbruch erfolgt. Wie in 3f gezeigt, wird die Schutzschicht 6 anschließend entfernt, so dass innerhalb der Ausnehmung 5 eine Fläche der ersten Halbleiterschicht 1 freiliegt. Beim Ätzen der ersten Halbleiterschicht kann nun die „erste Rille“ 8 relativ exakt unmittelbar unter der Schutzschicht 6 platziert werden, so dass bei dem in 3g dargestellten Trenchgraben 3 kein Überhang an der Oberkante bestehen bleibt. Das Verfahren erlaubt es dabei insbesondere die vorstehend beschriebenen Schritte parallel an mehreren Stellen des Wafers durchzuführen und so eine Anordnung aus einer Vielzahl identisch aufgebauter elektromechanischer Strukturen zu schaffen die durch Teilen des Wafers in getrennte Bauelemente aufgeteilt werden.
  • 4 zeigt eine weitere Ausführungsform des erfindungsgemäßen Verfahrens, bei dem die Schutzschicht 6 durch eine gezielte Oxidation der Oberfläche der ersten Halbleiterschicht 1 erfolgt. Die in den 4a bis 4e dargestellten Schritte ersetzen dabei die entsprechenden Schritte aus den 3b bis 3f, wobei die Details der Schritte bis auf die Bildung der Oxid-Schutzschicht 6 analog verlaufen. Vor dem Aufbringen der zweiten Halbleiterschicht 2 werden hier wie in 4a dargestellt, die in den Ausnehmungen 5, 15 der Maskenschicht 4 freiligenden Flächen der ersten Halbleiterschicht 1 oxidiert, so dass der oxidierte Teil 18 der Oberfläche die für das erfindungsgemäße Verfahren benötigte Schutzschicht 6 bildet. Die erste Ausnehmung 5 dient wieder als Ätzmaske für die Trenchbildung, während durch die zweite Ausnehmung 15 eine elektrische Kontaktierung der ersten Halbleiterschicht 1 bzw. der aus ihr gebildeten Strukturen ermöglicht wird. Für diese Kontaktierung muss jedoch vor dem Aufbringen der zweiten Halbleiterschicht 2 zunächst die Oxidschicht 18 innerhalb der Ausnehmung 14 lokal entfernt werden. Nach dem Aufbringen der zweiten Halbleiterschicht 2 (4a) wird dann durch die Ausnehmung 15 der gewünschte elektrisch leitende Kontakt gebildet. Auf die zweite Halbleiterschicht 2 können, wie in den 4c und 4d dargestellt, weitere Funktionsschichten 11, 12 aufgebracht werden, die anschließend zusammen mit der zweiten Halbleiterschicht 2 in einem, die Ausnehmung 5 umfassenden Teilbereich 7 durch einen SF6-Trench entfernt werden. Die Oxidschicht 18 in der Ausnehmung 5 wirkt dabei wieder als Ätzstopp, der wie in 4e gezeigt, anschließend entfernt wird, so dass der der Trenchgraben 3 mit der ersten Rille 8 gebildet werden kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 5501893 A [0002]

Claims (10)

  1. Verfahren zum Bilden eines Trenchgrabens (3) in einer ersten Halbleiterschicht (1) eines Mehrschichtsystems, gekennzeichnet durch die folgenden Schritte: -- Aufbringen einer Maskenschicht (4) auf der ersten Halbleiterschicht (1), wobei mindestens eine Ausnehmung (5) in der Maskenschicht derart gebildet wird, dass die erste Halbleiterschicht (1) innerhalb der Ausnehmung (5) freigelegt wird, -- Aufbringen einer Schutzschicht (6), wobei die Schutzschicht (6) die Maskenschicht (4) und die innerhalb der Ausnehmung (5) freiliegende erste Halbleiterschicht (1) vollständig bedeckt oder modifiziert, -- Aufbringen einer zweiten Halbleiterschicht (2) auf der Schutzschicht (6), -- Ätzen der zweiten Halbleiterschicht (2) derart, dass die zweite Halbleiterschicht (2) in einem, die Ausnehmung (5) der Maskenschicht (4) umgebenden Teilbereich (7) vollständig abgetragen wird, wobei die Schutzschicht (6) als Ätzstopp wirkt und die Schutzschicht (6) in dem abgetragenen Teilbereich (7) freigelegt wird, -- Ätzen der Schutzschicht (6) derart, dass die erste Halbleiterschicht (1) innerhalb der Ausnehmung (5) freigelegt wird, -- Bilden des Trenchgrabens (3) in der ersten Halbleiterschicht (1), wobei die Ausnehmung (5) der Maskenschicht (4) als Ätzmaske dient und der Trenchgraben (3) durch einen zyklischen Wechsel zwischen Ätzschritten und Passivierungsschritten gebildet wird, wobei durch die Ätzschritte sukzessive Material der ersten Halbleiterschicht (1) abgetragen wird und durch die Passivierungsschritte eine Passivierung der Innenwände des Trenchgrabens (3) erfolgt, wobei der erste Ätzschritt länger ist als die nachfolgenden Ätzschritte, so dass an einem oberen Rand des Trenchgrabens ein größerer lateraler Materialabtrag (8) erfolgt als in den darunter liegenden Bereichen.
  2. Verfahren nach Anspruch 1, wobei nach dem Aufbringen der Maskenschicht (4) mindestens eine weitere Ausnehmung (15) in der Maskenschicht (4) gebildet wird und die erste Halbleiterschicht (1) innerhalb der weiteren Ausnehmung (15) freigelegt wird, wobei die Schutzschicht (6) derart aufgebracht wird, dass sie die innerhalb der weiteren Ausnehmung (15) freiliegende erste Halbleiterschicht (1) vollständig bedeckt, wobei die Schutzschicht (6) innerhalb der weiteren Ausnehmung (15) vor dem Aufbringen der zweiten Halbleiterschicht (2) entfernt wird, so dass die zweite Halbleiterschicht (2) über die Ausnehmung (15) in Kontakt mit der ersten Halbleiterschicht (1) ist.
  3. Verfahren nach Anspruch 2, wobei ein, die weitere Ausnehmung (15) der Maskenschicht (4) umgebender Teilbereich (17) der zweiten Halbleiterschicht (2) beim Ätzen der zweiten Halbleiterschicht (2) durch eine Lackschicht vor Materialabtrag geschützt wird.
  4. Verfahren nach Anspruch 2 oder 3, wobei die Schutzschicht (6) innerhalb der weiteren Ausnehmung (15) durch Aufbringen und Strukturieren einer weiteren Maskenschicht und anschließendes lokales Ätzen entfernt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schutzschicht (6) mittels Niederdruck-Gasphasenabscheidung, LPCVD, aus Tetraethylorthosilicat, TEOS, gebildet wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ätzschritte beim Bilden des Trenchgrabens (3) mittels eines aus Schwefelhexafluorid, SF6, gebildeten Plasmas erfolgen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Maskenschicht (4) durch eine Hartmaske aus mittels Niederdruck-Gasphasenabscheidung, LPCVD, aufgebrachtem Tetraethylorthosilicat, TEOS, gebildet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das lokale Ätzen der Schutzschicht (6) mittels Tetrafluormethan, CF4, oder mittels Schwefelhexafluorid, SF6 erfolgt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen der zweiten Halbleiterschicht (2) beendet wird bevor die Schutzschicht (6) innerhalb der Ausnehmung (5) der Maskenschicht (4) durchätzt wird, wobei ein Erreichen der Schutzschicht (6) durch Endpunkt-Detektierung erkannt wird oder die Anzahl an Ätzzyklen beim Ätzen der zweiten Halbleiterschicht (2) derart festgelegt wird, dass die Schutzschicht (6) innerhalb der Ausnehmung (5) der Maskenschicht nicht durchätzt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schritte gleichzeitig in mehreren Regionen eines Wafers durchgeführt werden und parallel eine Mehrzahl von mikroelektromechanischen Strukturen erzeugt wird, von denen jede mindestens einen, in der ersten Halbleiterschicht (1) gebildeten Trenchgraben (3) aufweist.
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