CN114823322A - 用于在多层系统的第一半导体层中形成沟道的方法 - Google Patents

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Abstract

本发明涉及用于在多层系统的第一半导体层中形成沟道的方法，其包括在第一半导体层上施加掩模层，其中形成槽口，从而槽口内的第一半导体层暴露；施加保护层，其覆盖掩膜层和第一半导体层；在保护层上施加第二半导体层；蚀刻第二半导体层，使得其在包围掩模层槽口的区域中被去除，保护层起蚀刻停止层作用并在去除的子区域中暴露；蚀刻保护层，使得槽口内的第一半导体层暴露；在第一半导体层中形成沟道，掩模层槽口用作蚀刻掩模，且沟道通过蚀刻与钝化步骤之间的周期性交替形成，通过蚀刻步骤去除第一半导体层的材料，且通过钝化步骤钝化沟道内壁，第一蚀刻步骤比后续步骤时间长，从而在沟道上边缘的材料去除量比在位于其下方区域中的材料去除量大。

Description

用于在多层系统的第一半导体层中形成沟道的方法
技术领域
本发明涉及一种用于在多层系统的第一半导体层中形成沟道的方法。
背景技术
由现有技术在许多实施方式中，用于借助沟道蚀刻(“开槽”：trenching)对半导体层结构化的方法是已知的。因此，例如在制造微机电系统(MEMS)时，通过一个或多个沟道使结构暴露，这些结构可以设置有相应的电接触部并且可以用作可运动上的质量。为此，尤其由美国专利US5,501,893A(“各向异性蚀刻硅的方法”)已知一种借助反应离子蚀刻(DeepReactive Ion Etching，DRIE)制成的MEMS功能沟槽，其中在半导体层中通过蚀刻和钝化步骤(Passivierungszyklen)的周期序列可以形成沟道，所述沟道具有几乎完美垂直走向的内壁。然而在此，材料去除直接在用作蚀刻掩模的层(硬掩模)的下方进行得稍微更慢，使得在那里移除的材料比在更深的区段中去除的材料少。由于这种更少的去除，在移除掩模后，在沟道的上边缘保留了轻微的凸缘
Figure BDA0003477998450000011
(“刃口”)，该凸缘可以在可运动的结构暴露后机械撞击和破碎，从而可能出现可自由运动的结构的破碎的半导体颗粒或勾住(Verhakung)。为了避免形成这种“刃口”，在沟道蚀刻开始时执行一个延长的蚀刻周期，从而直接在掩膜的下方在沟道壁中形成压印的“第一沟槽”，并且相应地防止了材料的突出。
然而，对于一些应用情况，需要掩埋的硬掩模，即首先在掩模层上沉积出第二半导体层，所述第二半导体层然后在随后的蚀刻工艺中部分地再次被移除。如果现在在连续刻蚀工艺中去除(布置在硬掩模上方的)第二半导体层并且在(掩模层下方的)第一半导体层中形成沟道，则会出现沟道的“第一沟槽”不能精确地定位在沟道的上边缘上的问题。用于形成该沟槽的延长的蚀刻周期必须尽可能精确地在第一半导体层和第二半导体层之间的过渡中进行，即在第一半导体层通过移除第二半导体层被暴露时的时间点。开槽过程的连续进行以及在整个晶片上的层厚度和蚀刻率的变化几乎不可能准确地确定该时间点。换句话说，蚀刻前端在不同时间点在晶片的不同部位上碰撞到第一半导体层的顶侧上，在那里应产生所希望的沟槽。由于在整个单个晶片上的偏差、不同晶片之间的偏差以及开槽设备中的差异而不能准确预知何时出现该时间点。
发明内容
在该背景下，本发明的一个任务是，提供一种方法，利用该方法可以在利用掩埋的蚀刻掩模来蚀刻层系统时避免沟道的上棱边上的凸缘。
与现有技术相比，根据本发明的方法允许在沟道的上棱边上产生限定的“第一沟槽”，尤其是当在晶片上的不同部位上并行地形成沟道并且因此必须在整个晶片上均匀地形成该第一沟槽。由此避免了在第一半导体层的表面上的两个相邻“刃口”的不希望的机械接触风险。
通过根据本发明的方法产生和结构化的多层系统在开始时具有至少一个平行于衬底布置的第一半导体层。由第一半导体层或者说衬底的主延伸平面确定了横向(即平行于主延伸平面)的方向和垂直于主延伸平面的、以下也称为竖直方向的方向。不同层在垂直方向上的延伸尺度以术语“上方”和“下方”称为层的厚度和相互位置。
首先在第一半导体层上施加掩模层并且掩模层设置有至少一个槽口，使得以这种方式结构化的掩模层可以用作用于之后的开槽工艺的蚀刻掩模。为简单起见，下面按照一个单个槽口来描述该方法，其中，当然这当然包括以下情况：掩膜层具有多个槽口，利用这些槽口可以相应地制备多个沟道。在紧接着的后续步骤中，在掩膜层上这样施加保护层，使得在槽口外部的掩膜层完全被保护层覆盖，并且第一半导体层的在槽口内暴露的面同样完全被保护层覆盖。保护层也可以通过调整在槽口内暴露的面来产生，尤其是通过半导体材料的氧化这样产生保护层，使得氧化层(例如SiO2)在整个槽口上延伸。第一半导体层的表面在掩膜层下通过掩膜层本身被部分地保护以防该表面的继续氧化。氧化可能导致掩膜层的过度氧化，这不必成为进一步处理的障碍。同时，氧化本身导致掩膜层的渗透和并导致“刃口”的回缩。然后在保护层上施加第二半导体层，该第二半导体层将保护层和掩模层掩埋在其之下。尤其地，然后可以在第二半导体层上方沉积另外的功能层，所述另外的功能层随后与第二半导体层一起在确定的区域中被移除，但在其他区域中被保留。在形成第二半导体层之后的后续步骤中，然后在包围掩模层的槽口的子区域中完全去除第二半导体层。换句话说，在槽口的横向周围完全移除位于其上的第二半导体层，从而保护层在包围沟槽的该区域中暴露。保护层在此过程中用作蚀刻停止层，即保护层材料的蚀刻率明显低于第二半导体层的蚀刻率，从而在到达保护层时蚀刻过程基本上停止或至少显着变慢。
在蚀刻第二半导体层之后，至少在掩模层中的槽口的区域中以受控的方式移除或穿透由此暴露的保护层，使得位于其下方的第一半导体层的面被暴露。在接下来蚀刻第一半导体层时，掩模层中的槽口的横向形状和延伸尺度限定了沟道的横向几何形状。在此，沟道由蚀刻周期和钝化周期的交替序列形成，优选通过反应离子蚀刻(DRIE：deep reactiveion etching深度反应粒子蚀刻)来形成。在此根据本发明，在去除保护层后的第一个蚀刻周期相对于后续的蚀刻周期被延长，即蚀刻剂的作用在更长的时间段内发生，从而通过增强的材料去除在第一半导体层的表面附近产生希望的“第一沟槽”。在此也可以想到，代替延长蚀刻剂的作用时间，进行蚀刻过程的强化，从而由于更大的去除率(Abtragrate)可以在相应的时间段内移除更多的材料。第二半导体层的去除、保护层的穿透以及随后沟道在第一半导体层中的形成在此尤其是作为集成的总工艺的彼此相继的序列来进行，该总工艺优选地在没有晶片的中间卸载的开槽室中执行。
第一半导体层和/或第二半导体层例如可以由多晶硅(polysilizium)构成，并且通过在第一半导体层中形成的沟道尤其可以形成用于微机电系统(MEMS)的可运动的结构。在由沟道限定的结构的上方完全去除第二半导体层，例如以便朝向上方使该可运动的结构暴露。与之相对，第二半导体层可以部分地或完全地保留在至少一个另外的横向子区域中。第二半导体层的在蚀刻时凹陷的该子区域可以尤其用作支座(Standoff)并且例如限定第一半导体层或者说由该层形成的功能结构与布置在其上的元件、例如盖晶片或CMOS晶片之间的间距。支座在此可以具有另外的结构化的功能层并且例如用于与在第一半导体层中形成的结构电接触。
参照附图从优选实施方式和说明书中可以获知本发明的有利构型和扩展方案。
根据一个优选的实施方式设置，在施加掩模层之后，在掩模层中形成至少一个另外的槽口，并且在所述另外的槽口中的第一半导体层被暴露，其中，这样施加保护层，使得该保护层完全覆盖在另外的槽口内暴露的第一半导体层，其中，在施加第二半导体层之前移除所述另外的槽口内的该保护层，使得第二半导体层通过该槽口与第一半导体层接触。第一半导体层和第二半导体层通过第二槽口直接彼此邻接，使得在两个层之间建立导电连接。为了通过另外的槽口建立该接触，在沉积第二半导体层之前，必须在槽口的区域中移除首先施加在掩模层的整个横向延伸尺度上的保护层。用作用于沟道的掩模的槽口在下文中也被称为第一槽口，而在第一半导体和第二半导体层之间建立接触的所述另外的槽口称为第二槽口。该方案在此不是限于仅两个槽口，而是也可以存在多个槽口用于形成沟道以及多个槽口用于进行接触。在蚀刻第二半导体层时，第二半导体层在(第一)槽口的横向区域中直至保护层被去除，而该第二半导体层保留在另外的(第二)槽口的区域中。该槽口和该另外的槽口尤其在横向方向上彼此间隔开，也就是说它们位于掩模层的不同的横向区域中。在此，在蚀刻时留下的横向区域中，尤其可以将一个或多个附加的功能层施加到第二半导体层上。第二半导体层和/或功能层可以被结构化，并且因此形成的结构可以通过第二半导体层与第一半导体层导电连接。
根据本发明的方法的一个实施方式，在蚀刻第二半导体层时，通过漆层保护第二半导体层的将掩模层的另外的槽口包围的子区域以防材料去除。围绕所述另外的槽口的该子区域由漆层保护，并且与围绕槽口(第一槽口)的子区域相对地不被去除，即第二半导体层保留在该子区域中，从而在完成的结构中在该区域中的第一半导体层被掩埋在第二半导体层之下。
优选地，通过施加和结构化另外的掩模层以及随后的局部蚀刻来移除另外的槽口内的保护层。另外的掩膜层的结构化尤其可以通过光刻工艺进行。在此，另外的掩膜层由光刻胶形成并以这样的方式曝光，使得位于另外的槽口上方的光刻胶的子区域然后可以被溶解，并且在随后的蚀刻中局部移除下方的保护层。
根据一个优选的实施方式，保护层借助低压气相沉积LPCVD(低压化学气相沉积)由正硅酸四乙酯TEOS形成。替代地，也可以使用其他材料，例如氮化硅(SiN)、氮化铝(AlN)或氧化硅(SiO2)，其尤其可以通过热氧化(Aufoxidation)产生。
根据一个优选的实施方式，借助由六氟化硫SF6形成的等离子体(Plamas)来进行在形成沟道时的蚀刻步骤。
根据一个优选的实施方式，掩模层通过由借助低压气相沉积LPCVD施加的正硅酸乙酯TEOS制成的硬掩模形成。替代地，也可以使用其他材料，例如氮化硅(SiN)、氮化铝(AlN)或者使用氧化物、例如氧化硅(SiO2)或氧化铝(AlxOy)。
保护层的局部蚀刻优选借助四氟甲烷CF4或借助六氟化硫SF6、尤其借助SF6离子轰击来进行。
根据一个优选的实施方式设置，在将掩模层的槽口内的保护层贯通蚀刻之前结束第二半导体层的蚀刻，其中，通过末端点探测识别出到达保护层，或者这样确定在蚀刻第二半导体层时的蚀刻周期的数量，使得在掩膜层的槽口内的保护层不被贯通蚀刻。在贯通蚀刻保护层的情况下，在蚀刻时至少局部地如此多地去除保护层的材料，使得在保护层中产生穿透并且位于下方的第一半导体层在该部位上被暴露。为了避免这种穿透，蚀刻周期的数量可以与第二半导体层的厚度相匹配，使得保护层在任何部位上都不会被蚀刻穿透。在并行地加工晶片的多个子区域时，在此必须注意在整个晶片上都应满足该条件，其中，同时必须考虑层厚度和局部蚀刻率的公差和波动。相对于这种偏差的稳健的蚀刻工艺可以通过相应地选择保护层的厚度并通过蚀刻过程的适合的时长来实现。
这些步骤优选地在晶片的多个区域中同时执行并且并行地产生多个微机电结构，其中每个微机电结构都具有在第一半导体层中形成的至少一个沟道。以这种方式，根据本发明的方法同时应用于不同区域，并且在随后的步骤中，通过分割晶片从通过并行加工所产生的微机电结构获得多个相应的构件。
附图说明
在附图中示出并且在以下描述中更详细地解释本发明的示例性实施例。
图1a和图1b分别示出了具有和不具有凸缘的两个沟道轮廓的比较；
图2a至图2f图示说明了本发明所基于的问题；
图3a至图3g图示说明了根据本发明的方法；
图4a至图4e图示了根据本发明的方法的变型。
具体实施方式
在图1a和图1b中，示意性地示出了通过借助DRIE(deep reactive ion etching深度反应离子蚀刻)进行沟道蚀刻所产生的两种结构。例如，这两种结构可以是微机电系统的可偏移的质量。在此，通过蚀刻步骤与钝化步骤之间的周期性交替形成垂直延伸的壁，从而在沟道壁上形成对于该方法而言典型的沟槽9。在此，沟道的和所产生的结构的宽度(即关于附图平面而言水平的延伸尺度)由在形成沟道之后被移除的蚀刻掩模限定。如在右图1b中所示，直接在蚀刻掩模的下方在沟道的上边缘上进行稍微较少的材料去除，从而在移除蚀刻掩模后，在那里留下凸缘16(“刃口”)。在可运动的质量发生偏移时，该“刃口16”会撞击到相邻结构上并断裂或者导致勾住。为了避免凸缘，可以在沟道蚀刻开始时通过延长的第一蚀刻周期以压印的“第一沟槽”的形式产生增加的材料去除8，通过该材料去除防止了凸缘16。
在图2a至图2f中示出了一种对掩埋的半导体层1进行沟槽蚀刻的方法，由此使以受控的方式形成在图1a中所示的“第一沟槽8”变困难。如在图2a中所示，在第一半导体层1上首先施加掩膜层4(硬掩膜，例如氧化硅)，并且所述掩膜层4设置有槽口5、15，其中的第一槽口5用作用于随后的开槽工艺的蚀刻掩膜。在随后的步骤中，在图2b中所示的第二半导体层2沉积在掩模层4上，随后可以将另外的功能层11、12施加到该第二半导体层上。在图2d、图2e和图2f所示的蚀刻工艺中，位于掩模层4上方的层2、11、12在包围槽口5的子区域7中被移除，并且在第一半导体层1的由槽口5限定的该区域内形成沟道3。第二半导体层2的子区域7的移除和第一半导体层1的沟道蚀刻作为连续进行的蚀刻过程的一部分相继地进行。在此，由于层厚度的和局部蚀刻率的波动，从第二半导体层2过渡到第一半导体层1时的时间点不能被精确地预先确定，从而形成“第一沟槽8”的理想时间点不能够被精确地确定。因此“第一沟槽8”的定位必然是不精确的，从而不能可靠地避免在沟道3的上棱边上的凸缘16(参见图1b)。
图3a至图3g示出了根据本发明的方法的一个实施方式，其中通过形成附加的保护层6解决了图2a至图2f中图示说明的问题。在图3a中所示的、具有槽口5、15的掩模层4的形成类似于图2a中那样来进行。然而在此，在施加第二半导体层2之前如在图3b中所示那样施加保护层6(例如借助LPCVD沉积的TEOS层)，该保护层既至少稍微覆盖掩模层4的整个表面又至少稍微覆盖第一半导体层1的在槽口5、15内暴露的面。第一槽口5再次用作用于形成沟槽的蚀刻掩模，而通过第二槽口能够实现第一半导体层的电接触或者说实现由其形成的层的电接触。然而对于该接触，在施加第二半导体层2之前，首先保护层必须在区域13中例如通过光刻被掩盖并且被局部移除。在施加第二半导体层之后(图3c)，第一半导体层1和第二半导体层2在槽口15内直接彼此邻接，从而建立期望的导电接触。如在图3d中所示，可以将另外的功能层11、12施加到第二半导体层2上，所述另外的功能层然后与第二半导体层2一起在包围槽口5的子区域7中通过SF6开槽被移除(图3e)。留下的部分17在蚀刻时由漆掩模保护并且在完成的结构中用作支座，因此它可以尤其用于限定相对于施加在微机电结构上的盖晶片的间距或者用于与布置在盖晶片中的功能元件、例如专用的集成电路(ASIC)接触。
施加的保护层6现在导致由于在将支架结构化之后保护层6上的选择性变化可以以限定的方式(或者通过末端点探测或者通过预先设定的蚀刻周期数量)停止SF6开槽。在此，必须考虑蚀刻率在整个晶片上的偏差，即必须这样选择保护层6的厚度，使得尽管必要的过度蚀刻仍不会发生局部穿透。如在图3f中所示，接下来移除保护层6，使得在槽口5内暴露出第一半导体层1的面。在蚀刻第一半导体层时，“第一沟槽8”现在可以相对准确地直接设置在保护层6的下方，从而在图3g中所示的沟道3中在上棱边上不留下凸缘。在此，该方法尤其允许在晶片的多个部位上并行执行上述步骤，并且因此实现由大量相同地构建的机电结构组成的组件，这些机电结构通过将晶片分成单独的结构元件而被划分。
图4a至图4e示出了根据本发明的方法的另一实施方式，其中通过有针对性地对第一半导体层1的表面进行氧化来形成保护层6。在此，在图4a至4e中所示的步骤代替了图3b至3f中的相应步骤，其中，除了形成氧化保护层6外，其他步骤的细节类似地进行。在此，在施加第二半导体层2之前，如在图4a所示，对第一半导体层1的、在掩模层4的槽口5、15中暴露的面进行氧化，使得该表面的氧化部分18形成对于根据本发明的方法所需的保护层6。第一槽口5再次用作用于形成沟槽的蚀刻掩模，而通过第二槽口15能够实现与第一半导体层1或者说与由其形成的结构的电接触。然而，对于这种接触，在施加第二半导体层2之前，必须首先局部地移除槽口14内的氧化层18。然后，在施加第二半导体层2(图4a)之后，通过槽口15形成所需的导电接触。如图在4c和4d中所示，可以将另外的功能层11、12施加到第二半导体层2上，所述另外的功能层然后与第二半导体层2一起在包围槽口5的子区域7中通过SF6开槽被移除。在此，槽口5中的氧化层18再次用作蚀刻停止层，该蚀刻停止层如图4e中所示那样然后被去除，从而可以形成具有第一沟槽8的沟道3。

Claims (10)

1.一种用于在多层系统的第一半导体层(1)中形成沟道(3)的方法，其特征在于，所述方法包括以下步骤：
在所述第一半导体层(1)上施加掩模层(4)，其中，在所述掩模层中形成至少一个槽口(5)，使得在所述槽口(5)内的第一半导体层(1)暴露；
施加保护层(6)，其中，所述保护层(6)完全覆盖或调整所述掩膜层(4)和在所述槽口(5)内暴露的第一半导体层(1)；
在所述保护层(6)上施加第二半导体层(2)；
将所述第二半导体层(2)蚀刻成，使得所述第二半导体层(2)在将所述掩模层(4)的所述槽口(5)包围的子区域(7)中被完全去除，其中，所述保护层(6)起到蚀刻停止层的作用，并且所述保护层(6)在被去除的所述子区域(7)中暴露；
将所述保护层(6)蚀刻成，使得所述第一半导体层(1)在所述槽口(5)内暴露；
在所述第一半导体层(1)中形成所述沟道(3)，其中，所述掩模层(4)的所述槽口(5)用作蚀刻掩模，并且所述沟道(3)通过蚀刻步骤与钝化步骤之间的周期性交替而形成，其中，通过蚀刻步骤逐渐地去除所述第一半导体层(1)的材料，并且通过钝化步骤进行对所述沟道(3)的内壁的钝化，其中，第一蚀刻步骤比后续的蚀刻步骤时间长，从而在所述沟道的上边缘上的横向材料去除量(8)比在位于其下方的区域中的横向材料去除量大。
2.根据权利要求1所述的方法，其中，在施加所述掩模层(4)之后，在所述掩模层(4)中形成至少一个另外的槽口(15)，并且将所述第一半导体层(1)在所述另外的槽口(15)中暴露，其中，将所述保护层(6)施加成，使得该保护层完全覆盖在所述另外的槽口(15)内暴露的第一半导体层(1)，其中，在施加所述第二半导体层(2)之前移除所述另外的槽口(15)内的保护层(6)，使得所述第二半导体层(2)通过所述另外的槽口(15)与所述第一半导体层(1)接触。
3.根据权利要求2所述的方法，其中，在对所述第二半导体层(2)进行蚀刻时，通过漆层来保护所述第二半导体层(2)的、将所述掩模层(4)的所述另外的槽口(15)包围的子区域(17)以防材料去除。
4.根据权利要求2或3所述的方法，其中，通过施加和结构化另外的掩模层以及通过随后的局部蚀刻来移除所述另外的槽口(15)内的保护层(6)。
5.根据上述权利要求之一所述的方法，其中，所述保护层(6)借助低压气相沉积LPCVD由正硅酸四乙酯TEOS形成。
6.根据上述权利要求之一所述的方法，其中，借助由六氟化硫SF6形成的等离子体来进行在形成所述沟道(3)时的蚀刻步骤。
7.根据上述权利要求之一所述的方法，其中，通过由借助低压气相沉积LPCVD施加的正硅酸乙酯TEOS制成的硬掩模来形成所述掩模层(4)。
8.根据上述权利要求之一所述的方法，其中，借助四氟甲烷CF4或借助六氟化硫SF6进行所述保护层(6)的局部蚀刻。
9.根据上述权利要求之一所述的方法，其中，在将所述掩模层(4)的槽口(5)内的保护层(6)贯通蚀刻之前结束所述第二半导体层(2)的蚀刻，其中，通过末端点探测对到达所述保护层(6)进行识别，或者确定在对所述第二半导体层(2)进行蚀刻时的蚀刻周期的数量，使得在所述掩膜层的槽口(5)内的保护层(6)不被贯通蚀刻。
10.根据上述权利要求之一所述的方法，其中，在晶片的多个区域中同时执行所述这些步骤，并且并行地产生多个微机电结构，其中的每个微机电结构具有在所述第一半导体层(1)中形成的至少一个沟道(3)。
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