WO2013168372A1 - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法 Download PDF

Info

Publication number
WO2013168372A1
WO2013168372A1 PCT/JP2013/002650 JP2013002650W WO2013168372A1 WO 2013168372 A1 WO2013168372 A1 WO 2013168372A1 JP 2013002650 W JP2013002650 W JP 2013002650W WO 2013168372 A1 WO2013168372 A1 WO 2013168372A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
reaction chamber
protective film
gas
pressure
Prior art date
Application number
PCT/JP2013/002650
Other languages
English (en)
French (fr)
Inventor
洋平 小田
理崇 野田
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN201380024233.9A priority Critical patent/CN104285283B/zh
Priority to DE201311002348 priority patent/DE112013002348T5/de
Priority to US14/391,038 priority patent/US9299576B2/en
Publication of WO2013168372A1 publication Critical patent/WO2013168372A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks

Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor substrate in which a trench is formed by etching.
  • a semiconductor substrate having a super junction structure in which a PN column structure is formed by repeatedly arranging a P-type region and an N-type region in a plane direction is used. It is known to constitute a semiconductor device.
  • Patent Document 1 proposes the following method. First, a trench is formed for each chip formation region of a semiconductor wafer having a plurality of chip formation regions. Thereafter, a protective film forming step of forming a protective film on the trench wall surface by converting C 4 F 8 gas into plasma, an exhausting step of exhausting C 4 F 8 gas, and forming SF 6 gas into plasma to form on the bottom surface of the trench. A trench having a desired depth is formed by repeatedly performing each of the etching steps for removing the protective film and further digging the trench.
  • the C 4 F 8 gas is exhausted after the protective film is formed, it is possible to suppress the mixing of the C 4 F 8 gas and the SF 6 gas during the etching process. For this reason, it can suppress that the intensity
  • the ratio of the radicals in the SF 6 plasma reaching the bottom surface of is different. Therefore, the etching rate in each chip formation region varies within the surface of the semiconductor wafer. That is, the depth of the trench formed in each chip formation region varies within the surface of the semiconductor wafer.
  • the present disclosure has been made in view of the above points, and an object thereof is to provide a method for manufacturing a semiconductor substrate capable of suppressing variations in the depth of trenches formed in each chip formation region within the surface of a semiconductor wafer. .
  • a semiconductor wafer on which a mask material having a predetermined pattern is formed is introduced into a reaction chamber.
  • a trench is etched in the semiconductor wafer according to the pattern of the mask material by introducing a first gas into the reaction chamber and converting the first introduced gas into plasma to process the semiconductor wafer.
  • a second introduction gas is introduced into the reaction chamber, the second introduction gas is converted into plasma, and the semiconductor wafer is processed to form a protective film on the wall surface of the trench.
  • a third introduction gas is introduced into the reaction chamber, and the protective film formed on the bottom surface of the trench is removed by processing the semiconductor wafer by converting the third introduction gas into plasma.
  • the reaction chamber is exhausted at least once after removing the protective film formed on the bottom surface of the trench, the reaction gas staying in the trench can be exhausted. . For this reason, when the trench is dug down, it is possible to prevent the etching rate from varying in each chip formation region within the surface of the semiconductor wafer. That is, variation in the depth of the trench formed in each chip formation region in the surface of the semiconductor wafer can be suppressed.
  • FIG. 1 is a schematic diagram of an etching apparatus used in the method for manufacturing a semiconductor substrate according to the first embodiment of the present disclosure.
  • FIG. 2A is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2B is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2C is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2D is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2E is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2F is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 2G is a cross-sectional view showing a part of the manufacturing process of the semiconductor substrate in the first embodiment.
  • FIG. 3A is a diagram illustrating variation in trench depth when the trench is formed without performing the exhaust step.
  • FIG. 3B is a diagram illustrating variation in the depth of the trench when the trench is formed by the semiconductor substrate manufacturing method according to the first embodiment.
  • FIG. 4 is a diagram schematically showing trenches formed in the Si wafer.
  • FIG. 5 is a schematic plan view showing a chip formation region of the Si wafer.
  • a first embodiment of the present disclosure will be described with reference to the drawings.
  • the semiconductor substrate manufacturing method of the present embodiment is particularly suitable when applied to a semiconductor substrate manufacturing method in which a trench for forming a PN column structure is formed.
  • First, an etching apparatus used in the method for manufacturing a semiconductor substrate of this embodiment will be described.
  • the etching apparatus 1 includes a reaction chamber 10.
  • the reaction chamber 10 constitutes a vacuum chamber, and has a gas introduction port 11 and a gas exhaust port 12.
  • Gas lines 11a to 11c corresponding to the number of gas types to be introduced are connected to the gas introduction port 11 so that a plurality of types of gas can be introduced.
  • the gas lines 11a to 11c are provided with switching valves 13a to 13c, respectively. It has been. By controlling the switching valves 13a to 13c, a desired gas species can be introduced into the reaction chamber 10 and the flow rate into the reaction chamber 10 can be controlled.
  • SF 6 gas for performing the etching step
  • C 4 F 8 gas for performing the protective film forming step
  • O 2 gas for performing the protective film removing step.
  • the gas inlet 11 is provided with three gas lines 11a to 11c so that the gas can be introduced.
  • the gas exhaust port 12 is provided with an exhaust valve 14.
  • the pressure in the reaction chamber 10 can be set to a desired value by the exhaust valve 14 and the switching valves 13a to 13c provided in the gas lines 11a to 11c.
  • the reaction chamber 10 includes an RF coil 15.
  • the RF coil 15 generates an RF electric field in the reaction chamber 10 by being supplied with power from a power source 16 for plasma generation.
  • the reaction chamber 10 is provided with an installation table 17 on which the Si wafer 20 to be etched is placed.
  • the installation table 17 is connected to a bias power source 18 so that a predetermined bias can be applied to the Si wafer 20.
  • the installation table 17 has a mechanism for introducing a cooling He gas for cooling the Si wafer 20 from the back surface side.
  • the trench when the trench is formed in the Si wafer 20, specifically described later, the trench is formed to a desired depth by repeatedly performing an etching step, a protective film forming step, a protective film removing step, and an exhausting step. Delve into.
  • the switching valves 13a to 13c are appropriately opened and closed from the gas introduction port 11 to introduce a desired gas species into the reaction chamber 10 and the gas exhaust port 12
  • the exhaust valve 14 is appropriately adjusted and exhausted so that the pressure in the reaction chamber 10 becomes a desired value.
  • plasma is generated by the introduced gas type by applying a high frequency electric field to the plasma generating power supply 16 and a high frequency electric field is applied to the bias power supply 18.
  • the Si wafer 20 is subjected to plasma treatment by irradiating the Si wafer 20 with plasma.
  • the gas type introduced by applying power of about 1400 to 1500 W to the power source 16 for generating plasma is turned into plasma, and power of about 0 W to 50 W is supplied to the bias power source 18.
  • the plasma processing of the Si wafer 20 can be performed.
  • the frequency of the plasma generation power source 16 and the bias power source 18 can be set to, for example, 300 kHz.
  • FIGS. 2A to 2G show only a part of the Si wafer 20, and the same processes are actually performed in the entire area of the Si wafer 20.
  • a 6-inch Si wafer 20 having a plurality of chip formation regions is used as the Si wafer 20, and the Si wafer 20 corresponds to a semiconductor wafer.
  • a surface having a mask material 21 made of patterned SiO 2 or resist is prepared on the surface 20a of the Si wafer 20, and the Si wafer 20 is prepared in a reaction chamber. It is arranged on 10 installation bases 17.
  • an etching step for forming a trench 22 in the Si wafer 20 is performed.
  • SF 6 gas is introduced into the reaction chamber 10 at about 200 to 300 sccm so that the pressure in the reaction chamber 10 is 1 to 2 Pa.
  • SF 6 gas is turned into plasma, and the Si wafer 20 is treated with SF 6 plasma for 1.0 to 1.5 seconds to form the trench 22.
  • the pressure in the etching step is an average pressure from when SF 6 gas is introduced to when the pressure in the reaction chamber 10 rises to a predetermined pressure until the processing on the Si wafer 20 is completed.
  • a protective film forming step for forming a protective film 23 on the wall surface of the trench 22 is performed.
  • 270 sccm of C 4 F 8 gas is introduced into the reaction chamber 10 to set the pressure in the reaction chamber 10 to 1 to 2 Pa.
  • the C 4 F 8 gas is turned into plasma, and the Si wafer 20 is treated with C 4 F 8 plasma for 0.5 to 1.0 seconds.
  • a fluorocarbon polymer film is formed on the wall surface of the trench 22.
  • This polymer film is the protective film 23 of this embodiment.
  • the mask material 21 can be prevented from being etched when the protective film 23 is formed, by forming the protective film 23 by applying 0 W of power to the bias power source.
  • the pressure in the protective film forming step is a pressure from when C 4 F 8 gas is introduced until the pressure in the reaction chamber 10 rises to a predetermined pressure until the processing on the Si wafer 20 is completed.
  • a protective film removal step is performed to remove the protective film 23 formed on the bottom surface of the trench 22.
  • 100 to 150 sccm of O 2 gas is introduced into the reaction chamber 10 to set the pressure in the reaction chamber 10 to 1 to 2 Pa.
  • the protective film 23 formed on the bottom surface of the trench 22 is removed by converting the O 2 gas into plasma and treating the Si wafer 20 with O 2 plasma for 0.5 to 1.0 seconds.
  • a fluorine-based reactive gas 24 generated by a reaction between the O 2 plasma and the protective film 23 stays in the trench 22.
  • this reaction gas 24 is schematically indicated by a circle.
  • the pressure in the protective film forming step is an average pressure from when O 2 gas is introduced until the pressure in the reaction chamber 10 rises to a predetermined pressure until the processing on the Si wafer 20 is completed.
  • an exhaust step for exhausting the reaction gas 24 generated by the protective film removal step is performed.
  • the exhaust step will be specifically described later, the exhaust valve 14 is opened, and the exhaust step is performed for 0.2 to 0.5 seconds so that the pressure of the exhaust step is 0.65 Pa or less.
  • the gas (plasma) in the reaction chamber 10 is exhausted, and the reaction gas 24 staying in the trench 22 is also exhausted.
  • the pressure in the exhaust step is an average pressure from the start of the exhaust step to the end of exhaust after the pressure in the reaction chamber 10 drops to a predetermined pressure.
  • the reaction gas 24 is exhausted by the exhaust step of FIG. 2E. Therefore, it is possible to suppress the in the plane of the Si wafer 20, the proportion of radicals of SF 6 plasma reaching the bottom surface of each trench 22 is formed in each chip formation region varies. That is, variation in the etching rate in each chip formation region in the surface of the Si wafer 20 can be suppressed.
  • the trench 22 is dug to a desired depth by repeatedly performing the protective film forming step, the protective film removing step, the exhausting step, and the etching step.
  • the Si wafer 20 in which the trench 22 is formed in each chip formation region of the Si wafer 20 is formed. Then, an epitaxial film is grown on the Si wafer 20 or a general semiconductor manufacturing process is performed and then divided into chips, whereby a semiconductor device using a semiconductor substrate having a PN column structure is manufactured.
  • SF 6 introduced when the etching step is performed corresponds to the first gas
  • C 4 F 8 gas introduced when the protective film forming step is performed corresponds to the second gas
  • the O 2 gas introduced when performing the film removal step corresponds to the third gas.
  • the exhaust step is performed after the protective film removing step, the reaction gas 24 staying in the trench 22 can be removed.
  • the trench 22 is dug down in the etching step, it is possible to suppress variation in the etching rate in each chip formation region within the surface of the Si wafer 20. In other words, variations in the depth of the trench 22 formed in each chip formation region in the surface of the Si wafer 20 can be suppressed.
  • 3 ⁇ can be reduced by performing the exhaust step, and the depth variation of the trench 22 can be reduced to 0.9 to 1.1%. it can.
  • the depth variation of the trench 22 is a value calculated by ⁇ 3 ⁇ / Ave (average) ⁇ ⁇ 100, and is indicated by% in FIGS. 3A and 3B.
  • 3A and 3B are obtained when the trench 22 is formed to have a depth of 45 to 50 ⁇ m.
  • the depth of the trench 22 is the surface 20a of the Si wafer 20 as shown in FIG. It is the length L from the bottom of the trench 22 to the bottom.
  • each of the chip formation regions a to i has a square shape with a side of 3 to 5 mm, and 600 to 800 trenches 22 extend in a predetermined direction. Further, the Si wafer 20 is disposed and processed so that the chip formation region c coincides with the center of the installation table 17.
  • a lot refers to 25 Si wafers 20 and Ave refers to an average depth of trenches 22 formed in 25 Si wafers 20.
  • the pressure in the reaction chamber 10 is 0.65 Pa or less during the exhaust step, the effect of the exhaust step can be sufficiently obtained.
  • FIG. 6 shows the case where the trench 22 is formed so as to have a depth of 45 to 50 ⁇ m.
  • the ratio of the pressure in the reaction chamber 10 during the exhaust step to the pressure in the reaction chamber 10 during the etching step can be derived from FIG.
  • the ratio of the pressure in the reaction chamber 10 during the evacuation step to the pressure in the reaction chamber 10 during the etching step is set to 0.5 or less so that the evacuation step. It can be said that the effect of can be sufficiently obtained.
  • the ratio of the pressure in the reaction chamber 10 during the evacuation step to the pressure in the reaction chamber 10 during the etching step is the amount of SF 6 gas introduced during the etching step. Is not dependent.
  • the pressure in the reaction chamber 10 during the evacuation step relative to the pressure in the reaction chamber 10 during the etching step is (pressure in the reaction chamber 10 during the evacuation step) / (reaction chamber during the etching step). Pressure within 10).
  • the reaction gas 24 staying in the trench 22 can be removed as the pressure in the reaction chamber 10 is reduced.
  • the trench 22 has a reverse taper shape. End up.
  • a reactive gas between SF 6 and the protective film 23 is generated also during the etching step, and this reactive gas stays in the trench 22.
  • the flow rate of the C 4 F 8 plasma differs between the central portion and the outer edge portion of the Si wafer 20 as in the etching step, and the central portion of the Si wafer 20 is irradiated.
  • C 4 F 8 towards the plasma is greater flow velocity than C 4 F 8 plasma irradiated to the outer edge.
  • the ratio of the radicals in the C 4 F 8 plasma reaching the bottom of the trench 22 formed in the center of the Si wafer 20 and the outer edge of the Si wafer 20 The ratio of the radicals in the C 4 F 8 plasma reaching the bottom of the trench 22 formed in the part is different.
  • the thickness of the protective film 23 in each chip formation region differs within the plane of the Si wafer 20, and in particular, the thickness of the protective film 23 formed in the chip formation region located at the outer edge of the Si wafer 20. getting thin.
  • the protective film 23 formed not only on the bottom surface of the trench 22 but also on the side wall is removed particularly in the chip formation region located at the outer edge of the Si wafer 20.
  • the SF 6 plasma during the etching step easily reaches the bottom surface of the trench 22 and the side wall on the bottom surface side. A part of the trench 22 (side wall on the bottom surface side) is also etched, and a reverse-tapered trench 22 is formed.
  • a cavity may be formed in the trench 22.
  • the breakdown voltage is lowered by the cavity.
  • the exhausting step is such that the pressure in the reaction chamber 10 is 0.25 Pa or more, as shown in FIG. That is, the pressure when performing the exhaust step is preferably 0.25 Pa or more and 0.65 or less.
  • the pressure when performing the exhaust step is preferably 0.25 Pa or more and 0.65 or less.
  • FIG. 9 shows the case where the trench 22 is formed so as to have a depth of 45 to 50 ⁇ m.
  • SF 6 gas at the time of performing the etching step is introduced by about 200 to 300 sccm, and the chip formation in FIG. This is an evaluation of the trench 22 formed in the region c.
  • the taper angle is an angle ⁇ formed by the surface 20a of the Si wafer 20 and the side wall of the trench 22 as shown in FIG.
  • the ratio of the pressure in the reaction chamber 10 during the exhaust step to the pressure in the reaction chamber 10 during the etching step can be derived from FIG.
  • the ratio of the pressure in the reaction chamber 10 during the evacuation step to the pressure in the reaction chamber 10 during the etching step is set to 0.2 or less so that the trench 22 It can be said that the reverse taper shape can be suppressed.
  • O 2 gas is introduced into the reaction chamber 10 during the protective film removal step.
  • SF 6 gas may be introduced during the protective film removal step. That is, SF 6 gas can be used as the first and third gases.
  • the trench 22 having an aspect ratio of 10 or less is formed even after performing the etching step, the trench 22 is dug while repeating the etching step, the protective film forming step, and the protective film removing step. Then, an exhaust step is incorporated before the etching step for forming the trench 22 having an aspect ratio of 10 or more, and the trench 22 is dug by repeating the etching step, the protective film forming step, the protective film removing step, and the exhaust step. May be.
  • the exhaust step is performed, and then the etching step, the protective film forming step, and the protective film removing step are performed again to obtain a trench having a desired depth. 22 may be formed. That is, if the evacuation step is performed at least once, it is possible to suppress the variation in the depth of the trench 22 as compared with the conventional method of manufacturing a semiconductor substrate.
  • the exhaust step may be performed after the etching step. According to this, the reaction gas generated in the etching step can be exhausted. For this reason, it is possible to prevent the C 4 F 8 plasma from reaching the bottom of the trench 22 during the protective film formation step, and to prevent the protective film 23 formed on the bottom of the trench 22 from being thinned. For this reason, when trench 22 is dug down by an etching step, it can control that trench 22 becomes reverse taper shape.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

　反応チャンバ（１０）内に導入した第１ガスをプラズマ化し、半導体ウェハ（２０）にトレンチ（２２）をエッチングする。前記反応チャンバ（１０）内に導入した第２導入ガスをプラズマ化し、前記トレンチ（２２）の壁面に保護膜（２３）を形成する。前記反応チャンバ（１０）内に導入した第３導入ガスをプラズマ化し、前記トレンチ（２２）の底面に形成された前記保護膜（２３）を除去する。前記トレンチ（２２）の底面に形成された保護膜（２３）を除去した後、前記反応チャンバ（１０）内を排気する。

Description

半導体基板の製造方法 関連出願の相互参照
　本開示は、２０１２年５月７日に出願された日本出願番号２０１２－１０６０１４号および２０１３年３月２６日に出願された日本出願番号２０１３－６４４９０に基づくもので、ここにその記載内容を援用する。
　本開示は、エッチングによってトレンチが形成された半導体基板の製造方法に関するものである。
　従来より、低オン抵抗を得つつ高耐圧を得るために、Ｐ型領域とＮ型領域とが面方向に繰り返し配置されることによってＰＮコラム構造が形成されたスーパージャンクション構造を有する半導体基板を用いて半導体装置を構成することが知られている。
　上記半導体基板の製造方法として、例えば、特許文献１には次の方法が提案されている。まず、複数のチップ形成領域を有する半導体ウェハの各チップ形成領域に対してトレンチを形成する。その後、Ｃ４Ｆ８ガスをプラズマ化してトレンチの壁面に保護膜を形成する保護膜形成ステップ、Ｃ４Ｆ８ガスを排気する排気ステップ、ＳＦ６ガスをプラズマ化してトレンチの底面に形成された保護膜を除去し、さらにトレンチを掘り下げるエッチングステップの各ステップを繰り返し行うことにより、所望の深さを有するトレンチを形成する。
　これによれば、各トレンチにエピタキシャル膜を埋め込む等することによってＰＮコラム構造を有する半導体基板が製造される。そして、一般的な半導体製造プロセスを行った後にチップ単位に分割することにより、ＰＮコラム構造を有する半導体装置が製造される。
　また、保護膜を形成した後にＣ４Ｆ８ガスを排気しているため、エッチング工程の際にＣ４Ｆ８ガスとＳＦ６ガスとが混合することを抑制することができる。このため、エッチング工程の際に保護膜の強度が低下することを抑制することができ、半導体ウェハにダメージが印加されることを抑制することができる。
特開２００８－２０５４３６号公報
　しかしながら、上記製造方法では、エッチングステップにて保護膜を除去したときにフッ素系の反応ガスが生成され、この反応ガスがトレンチ内に滞留してしまう。また、エッチングステップでは、通常、ＳＦ６プラズマを半導体ウェハの面方向と垂直方向から照射して半導体ウェハを処理することにより行うが、半導体ウェハの中央部と外縁部とではＳＦ６プラズマの流速が異なる。具体的には、半導体ウェハの中央部に照射されるＳＦ６プラズマの方が外縁部に照射されるＳＦ６プラズマより流速が大きくなる。
　このため、トレンチ内に反応ガスが滞留していると、半導体ウェハの中央部に形成されたトレンチの底面にＳＦ６プラズマ中のラジカルが到達する割合と、半導体ウェハの外縁部に形成されたトレンチの底面にＳＦ６プラズマ中のラジカルが到達する割合とが異なる。したがって、半導体ウェハの面内において、各チップ形成領域でのエッチングレートがばらついてしまう。つまり、半導体ウェハの面内において、各チップ形成領域に形成されるトレンチの深さがばらついてしまう。
　そして、このように各チップ形成領域に形成されるトレンチの深さがばらついている半導体ウェハを用いてＰＮコラム構造を有する半導体装置を製造すると、チップ毎に耐圧がばらついてしまう。
　本開示は上記点に鑑みて、半導体ウェハの面内において、各チップ形成領域に形成されるトレンチの深さがばらつくことを抑制することができる半導体基板の製造方法を提供することを目的とする。
　本開示の一態様に係る半導体基板の製造方法では、表面に所定のパターニングを施したマスク材を形成した半導体ウェハを反応チャンバ内に導入する。前記反応チャンバ内に第１ガスを導入し、当該第１導入ガスをプラズマ化して前記半導体ウェハを処理することにより、前記半導体ウェハに前記マスク材のパターンに従ってトレンチをエッチングする。前記反応チャンバ内に第２導入ガスを導入し、当該第２導入ガスをプラズマ化して前記半導体ウェハを処理することにより、前記トレンチの壁面に保護膜を形成する。前記反応チャンバ内に第３導入ガスを導入し、当該第３導入ガスをプラズマ化して前記半導体ウェハを処理することにより、前記トレンチの底面に形成された保護膜を除去する。前記半導体ウェハに前記マスク材を残した状態で前記トレンチのエッチングと、前記保護膜の形成と、前記トレンチの底面に形成された保護膜の除去を繰り返し行うことにより、前記トレンチを掘り下げていく。前記トレンチの底面に形成された保護膜を除去した後に、前記反応チャンバ内の排気を少なくとも１回行う。
　前記製造方法では、前記トレンチの底面に形成された保護膜を除去した後に少なくとも１回は前記反応チャンバ内を排気しているため、前記トレンチ内に滞留している反応ガスを排気することができる。このため、前記トレンチを掘り下げる際、前記半導体ウェハの面内において、各チップ形成領域でエッチングレートがばらつくことを抑制することができる。つまり、前記半導体ウェハの面内において、各チップ形成領域に形成される前記トレンチの深さがばらつくことを抑制することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態における半導体基板の製造方法に用いられるエッチング装置の模式図である。 図２Ａは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｂは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｃは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｄは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｅは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｆは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図２Ｇは、第１実施形態における半導体基板の製造工程の一部を示す断面図である。 図３Ａは、排気ステップを行わずにトレンチを形成したときのトレンチの深さばらつきを示す図である。 図３Ｂは、第１実施形態における半導体基板の製造方法によってトレンチを形成したときのトレンチの深さばらつきを示す図である。 図４は、Ｓｉウェハに形成されたトレンチを模式的に示す図である。 図５は、Ｓｉウェハのチップ形成領域を示す平面模式図である。 図６は、反応チャンバ内の圧力とトレンチの深さばらつきとの関係を示す図である。 図７は、エッチングステップの際の反応チャンバ内の圧力に対する排気ステップの際の反応チャンバ内の圧力の比と、トレンチの深さばらつきとの関係を示す図である。 図８は、エッチングステップの際の反応チャンバ内の圧力に対する排気ステップの際の反応チャンバ内の圧力の比と、トレンチの深さばらつきとの関係を示す図である。 図９は、反応チャンバ内の圧力とテーパ角との関係を示す図である。 図１０は、エッチングステップの際の反応チャンバ内の圧力に対する排気ステップの際の反応チャンバ内の圧力の比と、テーパ角との関係を示す図である。 図１１は、アスペクト比とトレンチの深さばらつきとの関係を示す図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体基板の製造方法は、特に、ＰＮコラム構造を構成するためのトレンチが形成された半導体基板の製造方法に適用されると好適である。まず、本実施形態の半導体基板の製造方法に用いられるエッチング装置について説明する。
　図１に示されるように、エッチング装置１は反応チャンバ１０を備えている。反応チャンバ１０は、真空室を構成するものであり、ガス導入口１１およびガス排気口１２を有している。ガス導入口１１には、複数種のガス導入が行えるように導入するガス種の数に応じたガスライン１１ａ～１１ｃが接続され、各ガスライン１１ａ～１１ｃにはそれぞれ切替バルブ１３ａ～１３ｃが備えられている。そして、各切替バルブ１３ａ～１３ｃを制御することによって反応チャンバ１０内に所望のガス種を導入できると共に反応チャンバ１０内への流量を制御することができるようになっている。
　なお、本実施形態では、エッチングステップを行うためのＳＦ６ガス、保護膜形成ステップを行うためのＣ４Ｆ８ガス、保護膜除去ステップを行うためのＯ２ガスの３種類のガスを導入することができるように、ガス導入口１１には３つのガスライン１１ａ～１１ｃが備えられている。
　ガス排気口１２には排気バルブ１４が備えられている。そして、この排気バルブ１４および各ガスライン１１ａ～１１ｃに備えられた切替バルブ１３ａ～１３ｃによって反応チャンバ１０内の圧力を所望の値にすることができるようになっている。
　また、反応チャンバ１０にはＲＦコイル１５が内蔵されている。このＲＦコイル１５は、プラズマ生成用の電源１６から電力供給されることで反応チャンバ１０内にＲＦ電界を発生させるものである。
　さらに、反応チャンバ１０には、エッチング対象のＳｉウェハ２０が配置される設置台１７が備えられている。この設置台１７は、バイアス用の電源１８と接続されており、Ｓｉウェハ２０に所定のバイアスを印加することができるようになっている。また、特に図示しないが、設置台１７にはＳｉウェハ２０を裏面側から冷却するための冷却用Ｈｅガスが導入される機構になっている。
　以上が本実施形態におけるエッチング装置１の構成である。次に、上記エッチング装置１を用いた半導体基板の製造方法について図２を参照しつつ説明する。
　本実施形態では、Ｓｉウェハ２０にトレンチを形成するに際し、具体的には後述するが、エッチングステップ、保護膜形成ステップ、保護膜除去ステップ、排気ステップを繰り返し行うことにより、トレンチを所望の深さまで掘り下げる。
　このとき、エッチングステップ、保護膜形成ステップ、保護膜除去ステップでは、ガス導入口１１から切替バルブ１３ａ～１３ｃを適宜開閉して所望のガス種を反応チャンバ１０内に導入すると共に、ガス排気口１２の排気バルブ１４を適宜調整して排気し、反応チャンバ１０内の圧力が所望の値になるようにして行う。
　また、エッチングステップ、保護膜形成ステップ、保護膜除去ステップでは、プラズマ生成用の電源１６に高周波電界を印加して導入したガス種によるプラズマを発生させ、バイアス用の電源１８に高周波電界を印加してＳｉウェハ２０にプラズマを照射することによってＳｉウェハ２０をプラズマ処理することにより行う。
　特に限定されるものではないが、例えば、プラズマ生成用の電源１６に１４００～１５００Ｗ程度の電力を投入して導入したガス種をプラズマ化し、バイアス用の電源１８に０Ｗ～５０Ｗ程度の電力を投入してＳｉウェハ２０をプラズマ処理することができる。また、プラズマ生成用の電源１６およびバイアス用の電源１８の周波数を、例えば、３００ｋＨｚとすることができる。
　以下に具体的な製造工程について説明するが、図２Ａ～図２Ｇでは、Ｓｉウェハ２０における一部のみを示しており、実際にはＳｉウェハ２０の全域で同様の工程が行われている。また、本実施形態では、Ｓｉウェハ２０として複数のチップ形成領域を有する６インチのものを用いており、このＳｉウェハ２０が半導体ウェハに相当している。
　まず、図２Ａに示されるように、Ｓｉウェハ２０の表面２０ａにパターニングが施されたＳｉＯ２やレジスト等で構成されるマスク材２１が形成されたものを用意し、このＳｉウェハ２０を反応チャンバ１０の設置台１７に配置する。
　そして、図２Ｂに示されるように、Ｓｉウェハ２０にトレンチ２２を形成するエッチングステップを行う。エッチングステップでは、ＳＦ６ガスを反応チャンバ１０内に約２００～３００ｓｃｃｍ導入して反応チャンバ１０内の圧力を１～２Ｐａにする。そして、ＳＦ６ガスをプラズマ化し、Ｓｉウェハ２０をＳＦ６プラズマによって１．０～１．５秒間処理することにより、トレンチ２２を形成する。なお、エッチングステップにおける圧力とは、ＳＦ６ガスを導入して反応チャンバ１０内の圧力が所定圧力に上がってからＳｉウェハ２０に対する処理が終了するまでの平均圧力のことである。
　次に、図２Ｃに示されるように、トレンチ２２の壁面に保護膜２３を形成する保護膜形成ステップを行う。保護膜形成ステップでは、Ｃ４Ｆ８ガスを反応チャンバ１０内に２７０ｓｃｃｍ導入して反応チャンバ１０内の圧力を１～２Ｐａにする。そして、Ｃ４Ｆ８ガスをプラズマ化し、Ｓｉウェハ２０をＣ４Ｆ８プラズマによって０．５～１．０秒間処理する。これにより、トレンチ２２の壁面にフロロカーボン系のポリマー膜が形成される。このポリマー膜が本実施形態の保護膜２３である。
　なお、この工程では、バイアス用電源に０Ｗの電力を投入して保護膜２３を形成することにより、保護膜２３を形成する際にマスク材２１がエッチングされることを抑制することができる。また、保護膜形成ステップにおける圧力とは、Ｃ４Ｆ８ガスを導入して反応チャンバ１０内の圧力が所定圧力に上がってからＳｉウェハ２０に対する処理が終了するまでの圧力のことである。
　続いて、図２Ｄに示されるように、トレンチ２２の底面に形成された保護膜２３を除去する保護膜除去ステップを行う。保護膜除去ステップでは、Ｏ２ガスを反応チャンバ１０内に１００～１５０ｓｃｃｍ導入して反応チャンバ１０内の圧力を１～２Ｐａにする。そして、Ｏ２ガスをプラズマ化し、Ｓｉウェハ２０をＯ２プラズマによって０．５～１．０秒間処理することにより、トレンチ２２の底面に形成された保護膜２３を除去する。
　なお、このステップを行うと、トレンチ２２内にはＯ２プラズマと保護膜２３とが反応して生成されるフッ素系の反応ガス２４が滞留する。図２Ｄでは、この反応ガス２４を模式的に丸印で示してある。また、保護膜形成ステップにおける圧力とは、Ｏ２ガスを導入して反応チャンバ１０内の圧力が所定圧力に上がってからＳｉウェハ２０に対する処理が終了するまでの平均圧力のことである。
　次に、図２Ｅに示されるように、保護膜除去ステップによって生成された反応ガス２４を排気する排気ステップを行う。排気ステップは、具体的には後述するが、排気バルブ１４を開にし、排気ステップの圧力が０．６５Ｐａ以下になるように０．２～０．５秒間行う。これにより、反応チャンバ１０内のガス（プラズマ）が排気されると共に、トレンチ２２内に滞留している反応ガス２４も排気される。
　なお、排気ステップの圧力とは、排気ステップを開始して反応チャンバ１０内の圧力が所定圧力に下がってから排気が終了するまでの平均圧力のことである。
　その後、図２Ｆに示されるように、トレンチ２２を掘り下げるエッチングステップを行う。このエッチングステップでは、図２Ａと同様に、ＳＦ６ガスを反応チャンバ１０内に２００～３００ｓｃｃｍ導入して反応チャンバ１０内の圧力を２Ｐａにする。そして、ＳＦ６ガスをプラズマ化し、Ｓｉウェハ２０をＳＦ６プラズマによって１．０～２．０秒間処理することにより、トレンチ２２を掘り下げる。
　このとき、図２Ｅの排気ステップによって反応ガス２４が排気されている。このため、Ｓｉウェハ２０の面内において、各チップ形成領域に形成されている各トレンチ２２の底面に達するＳＦ６プラズマ中のラジカルの割合がばらつくことを抑制することができる。つまり、Ｓｉウェハ２０の面内において、各チップ形成領域でエッチングレートがばらつくことを抑制することができる。
　その後、図２Ｇに示されるように、上記保護膜形成ステップ、保護膜除去ステップ、排気ステップ、エッチングステップを繰り返し行うことにより、トレンチ２２を所望の深さまで掘り下げる。
　これにより、Ｓｉウェハ２０の各チップ形成領域にトレンチ２２が形成されたＳｉウェハ２０が形成される。そして、このＳｉウェハ２０にエピタキシャル膜を成長させたり、一般的な半導体製造プロセスを行った後にチップ単位に分割することにより、ＰＮコラム構造を有する半導体基板を用いた半導体装置が製造される。
　なお、本実施形態では、エッチングステップを行う際に導入されるＳＦ６が第１ガスに相当し、保護膜形成ステップを行う際に導入れるＣ４Ｆ８ガスが第２ガスに相当し、保護膜除去ステップを行う際に導入されるＯ２ガスが第３ガスに相当している。以上が本実施形態における半導体基板の製造方法である。
　このような製造方法によれば、保護膜除去ステップの後に排気ステップを行っているため、トレンチ２２内に滞留している反応ガス２４を除去することができる。このため、エッチングステップにてトレンチ２２を掘り下げる際、Ｓｉウェハ２０の面内において、各チップ形成領域でエッチングレートがばらつくことを抑制することができる。つまり、Ｓｉウェハ２０の面内において、各チップ形成領域に形成されるトレンチ２２の深さがばらつくことを抑制することができる。
　具体的には、図３Ａおよび図３Ｂに示されるように、排気ステップを行うことによって３σを小さくすることができ、トレンチ２２の深さばらつきを０．９～１．１％まで小さくすることができる。トレンチ２２の深さばらつきとは、｛３σ／Ａｖｅ（平均）｝×１００で演算される値であり、図３Ａおよび図３Ｂ中では％で示している。
　なお、図３Ａおよび図３Ｂは深さが４５～５０μｍとなるようにトレンチ２２を形成したときのものであり、トレンチ２２の深さとは、図４に示されるように、Ｓｉウェハ２０の表面２０ａからトレンチ２２の底面までの長さＬのことである。
　また、図３Ａおよび図３Ｂは、図５に示すＳｉウェハ２０の各チップ形成領域のうちチップ形成領域ａ～ｉの９箇所に形成したトレンチ２２を評価対象とした結果である。ここでは、各チップ形成領域ａ～ｉは１辺が３～５ｍｍの正方形状とされ、それぞれ６００～８００本のトレンチ２２が所定方向に延設されている。また、Ｓｉウェハ２０は、チップ形成領域ｃが設置台１７の中心と一致するように配置されて処理されたものである。
　さらに、図３Ａおよび図３Ｂにおいて、ロットとは２５枚のＳｉウェハ２０のことであり、Ａｖｅとは２５枚のＳｉウェハ２０に形成されたトレンチ２２の深さ平均である。
　また、本実施形態では、排気ステップの際に反応チャンバ１０内の圧力が０．６５Ｐａ以下となるようにしているため、排気ステップの効果を十分に得ることができる。
　すなわち、図６に示されるように、排気ステップの際の反応チャンバ１０内の圧力が０．６５Ｐａより高いと、反応ガス２４を十分に除去することができず、トレンチ２２の深さばらつきを十分に小さくすることができない。これに対し、排気ステップの際の反応チャンバ１０内の圧力が０．６５Ｐａ以下になると、トレンチ２２の深さばらつきが急峻に小さくなる。このため、本実施形態では、排気ステップの効果を十分に得ることができるように、排気ステップの際の反応チャンバ１０内の圧力が０．６５Ｐａ以下となるようにしている。なお、図６は、深さが４５～５０μｍとなるようにトレンチ２２を形成したときのものである。
　また、図６からエッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力の比を導出することもできる。この場合には、図７に示されるように、エッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力の比を０．５以下とすることにより、排気ステップの効果を十分に得ることができるといえる。
　なお、図８に示されるように、エッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力の比は、エッチングステップを行う際のＳＦ６ガスの導入量には依存しない。そして、エッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力とは、（排気ステップの際の反応チャンバ１０内の圧力）／（エッチングステップの際の反応チャンバ１０内の圧力）のことである。
　また、排気ステップは、反応チャンバ１０内の圧力を小さくするほどトレンチ２２内に滞留している反応ガス２４を除去することができるが、圧力を小さくしすぎるとトレンチ２２が逆テーパ形状となってしまう。
　すなわち、エッチングステップの際にもＳＦ６と保護膜２３との反応ガスが生成され、この反応ガスがトレンチ２２内に滞留する。また、保護膜形成ステップを行う際、エッチングステップを行う際と同様に、Ｓｉウェハ２０の中央部と外縁部とではＣ４Ｆ８プラズマの流速が異なり、Ｓｉウェハ２０の中央部に照射されるＣ４Ｆ８プラズマの方が外縁部に照射されるＣ４Ｆ８プラズマより流速が大きくなる。
　このため、トレンチ２２内に反応ガスが滞留していると、Ｓｉウェハ２０の中央部に形成されたトレンチ２２の底部にＣ４Ｆ８プラズマ中のラジカルが到達する割合と、Ｓｉウェハ２０の外縁部に形成されたトレンチ２２の底部にＣ４Ｆ８プラズマ中のラジカルが到達する割合とが異なる。このため、Ｓｉウェハ２０の面内において、各チップ形成領域での保護膜２３の厚さが異なり、特にＳｉウェハ２０の外縁部に位置するチップ形成領域に形成される保護膜２３の厚さが薄くなる。
　したがって、保護膜除去ステップを行った際、特にＳｉウェハ２０の外縁部に位置するチップ形成領域では、トレンチ２２の底面のみならず側壁に形成された保護膜２３も除去されてしまう。
　そして、この状態でエッチングステップを行う場合、排気ステップにおける反応チャンバ１０内の圧力を小さくしすぎると、エッチングステップの際のＳＦ６プラズマがトレンチ２２の底面および底面側の側壁に到達し易くなるため、トレンチ２２の一部（底面側の側壁）もエッチングされてしまい、逆テーパ形状のトレンチ２２が形成される。
　そして、このトレンチ２２にエピタキシャル膜を埋め込むとトレンチ２２内に空洞が形成されることがあり、このような半導体基板を用いて半導体装置を製造すると空洞によって耐圧が低下してしまう。
　したがって、排気ステップは、図９に示されるように、反応チャンバ１０内の圧力が０．２５Ｐａ以上となるようにすることが好ましい。つまり、排気ステップを行う際の圧力は、０．２５Ｐａ以上であって０．６５以下とすることが好ましい。これにより、Ｓｉウェハ２０の面内において、トレンチ２２の深さばらつきを抑制しつつ、トレンチ２２が逆テーパ形状となることを抑制することができる。
　なお、図９は、深さが４５～５０μｍとなるようにトレンチ２２を形成したときのものであり、エッチングステップを行う際のＳＦ６ガスを約２００～３００ｓｃｃｍ導入し、図５中のチップ形成領域ｃに形成されたトレンチ２２を評価したものである。また、テーパ角とは図４に示されるように、Ｓｉウェハ２０の表面２０ａとトレンチ２２の側壁との成す角度θのことである。
　また、図９からエッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力の比を導出することもできる。この場合には、図１０に示されるように、エッチングステップの際の反応チャンバ１０内の圧力に対する排気ステップの際の反応チャンバ１０内の圧力の比を０．２以下とすることにより、トレンチ２２が逆テーパ形状となることを抑制できるといえる。
　（他の実施形態）
　上記第１実施形態では、保護膜除去ステップの際にＯ２ガスを反応チャンバ１０内に導入していたが、保護膜除去ステップの際にＳＦ６ガスを導入するようにしてもよい。つまり、第１、第３ガスとして共にＳＦ６ガスを用いることもできる。
　また、上記第１実施形態では、エッチングステップ、保護膜形成ステップ、保護膜除去ステップ、排気ステップを繰り返し行うことにより、トレンチ２２を掘り下げる製造方法について説明した。しかしながら、排気ステップを毎回行わないようにしてもよい。すなわち、（トレンチ深さ）／（開口部の幅）で示されるアスペクト比が小さい場合には、トレンチ２２内に反応ガス２４が滞留しにくく、反応ガス２４は自然にトレンチ２２内から抜け出ていくため、アスペクト比が大きなトレンチ２２を形成するエッチングステップの前から排気ステップを行うようにしてもよい。
　具体的には、図１１に示されるように、排気ステップを行わずにトレンチ２２を形成した場合には、アスペクト比が１０以上となるトレンチ２２を形成すると、トレンチ２２の深さばらつきが急峻に大きくなる。このため、アスペクト比が１０以上となるトレンチ２２を形成するエッチングステップの前から排気ステップを行うようにしてもよい。
　すなわち、エッチングステップを行ってもアスペクト比が１０以下となるトレンチ２２を形成する場合には、エッチングステップ、保護膜形成ステップ、保護膜除去ステップを繰り返し行いながらトレンチ２２を掘り下げる。そして、アスペクト比が１０以上となるトレンチ２２を形成するエッチングステップの前から排気ステップを組み込み、エッチングステップ、保護膜形成ステップ、保護膜除去ステップ、排気ステップを繰り返し行うことによってトレンチ２２を掘り下げるようにしてもよい。
　なお、図１１における排気ありは、反応チャンバ１０内の圧力が０．３Ｐａとなるように排気ステップを行ったときのものである。
　また、エッチングステップ、保護膜形成ステップ、保護膜除去ステップを複数回繰り返した後に排気ステップを行い、その後に再びエッチングステップ、保護膜形成ステップ、保護膜除去ステップを行って所望の深さを有するトレンチ２２を形成するようにしてもよい。すなわち、排気ステップを少なくとも１回以上行うようにすれば、従来の半導体基板の製造方法と比較して、トレンチ２２の深さがばらつくことを抑制することができる。
　さらに、上記第１実施形態では、トレンチ２２が逆テーパ形状になることを抑制するため、排気ステップにて反応チャンバ１０内の圧力を０．２５Ｐａ以上にすることが好ましいと説明したが、次のようにしてもよい。すなわち、エッチングステップの後にも排気ステップを行うようにしてもよい。これによれば、エッチングステップの際に生成された反応ガスを排気することができる。このため、保護膜形成ステップの際にＣ４Ｆ８プラズマがトレンチ２２の底部に達しやすくなり、トレンチ２２の底部に形成される保護膜２３が薄くなることを抑制することができる。このため、エッチングステップにてトレンチ２２を掘り下げた際にトレンチ２２が逆テーパ形状となることを抑制することができる。

Claims (6)

  1. 　表面に所定のパターニングを施したマスク材（２１）を形成した半導体ウェハ（２０）を反応チャンバ（１０）内に導入し、
    　前記反応チャンバ（１０）内に第１ガスを導入し、当該第１導入ガスをプラズマ化して前記半導体ウェハ（２０）を処理することにより、前記半導体ウェハ（２０）に前記マスク材（２１）のパターンに従ってトレンチ（２２）をエッチングし、
    　前記反応チャンバ（１０）内に第２導入ガスを導入し、当該第２導入ガスをプラズマ化して前記半導体ウェハ（２０）を処理することにより、前記トレンチ（２２）の壁面に保護膜（２３）を形成し、
    　前記反応チャンバ（１０）内に第３導入ガスを導入し、当該第３導入ガスをプラズマ化して前記半導体ウェハ（２０）を処理することにより、前記トレンチ（２２）の底面に形成された保護膜（２３）を除去し、
    　前記半導体ウェハ（２０）に前記マスク材（２１）を残した状態で前記トレンチ（２２）のエッチングと、前記保護膜（２３）の形成と、前記トレンチ（２２）の底面に形成された保護膜（２３）の除去を繰り返し行うことにより、前記トレンチ（２２）を掘り下げていき、
    　前記トレンチ（２２）の底面に形成された保護膜（２３）を除去した後に、前記反応チャンバ（１０）内の排気を少なくとも１回行うことを特徴とする半導体基板の製造方法。
  2. 　前記トレンチ（２２）のエッチングと、前記保護膜（２３）の形成と、前記トレンチ（２２）の底面に形成された保護膜（２３）の除去と、前記反応チャンバ（１０）内の排気を繰り返し行うことによって前記トレンチ（２２）を掘り下げることを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 　前記反応チャンバ（１０）内の排気は、前記反応チャンバ（１０）内の圧力が０．６５Ｐａ以下となるように行うことを特徴とする請求項１または２に記載の半導体基板の製造方法。
  4. 　前記トレンチ（２２）をエッチングする際の前記反応チャンバ（１０）内の圧力に対する前記反応チャンバ（１０）内を排気する際の前記反応チャンバ（１０）内の圧力の比が０．５以下とされていることを特徴とする請求項１または２に記載の半導体基板の製造方法。
  5. 　前記反応チャンバ（１０）内の排気は、前記トレンチ（２２）の開口部の幅に対する深さの割合で示されるアスペクト比が１０以上となる前記トレンチ（２２）をエッチングする前に行うことを特徴とする請求項１ないし４のいずれか１つに記載の半導体基板の製造方法。
  6. 　前記トレンチ（２２）をエッチングした後であって前記保護膜（２３）を形成する前にも、前記反応チャンバ（１０）内を排気することを特徴とする請求項１ないし５のいずれか１つに記載の半導体基板の製造方法。
PCT/JP2013/002650 2012-05-07 2013-04-19 半導体基板の製造方法 WO2013168372A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380024233.9A CN104285283B (zh) 2012-05-07 2013-04-19 半导体基板的制造方法
DE201311002348 DE112013002348T5 (de) 2012-05-07 2013-04-19 Herstellungsverfahren für ein Halbleitersubstrat
US14/391,038 US9299576B2 (en) 2012-05-07 2013-04-19 Method of plasma etching a trench in a semiconductor substrate

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012-106014 2012-05-07
JP2012106014 2012-05-07
JP2013-064490 2013-03-26
JP2013064490A JP5713043B2 (ja) 2012-05-07 2013-03-26 半導体基板の製造方法

Publications (1)

Publication Number Publication Date
WO2013168372A1 true WO2013168372A1 (ja) 2013-11-14

Family

ID=49550441

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/002650 WO2013168372A1 (ja) 2012-05-07 2013-04-19 半導体基板の製造方法

Country Status (6)

Country Link
US (1) US9299576B2 (ja)
JP (1) JP5713043B2 (ja)
CN (1) CN104285283B (ja)
DE (1) DE112013002348T5 (ja)
TW (1) TWI518777B (ja)
WO (1) WO2013168372A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
CN105448737A (zh) * 2014-09-30 2016-03-30 联华电子股份有限公司 用以形成硅凹槽的蚀刻制作工艺方法与鳍式场效晶体管
JP6492286B2 (ja) * 2015-09-25 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US20170092470A1 (en) * 2015-09-28 2017-03-30 Applied Materials, Inc. Plasma reactor for processing a workpiece with an array of plasma point sources
JP2017079273A (ja) * 2015-10-21 2017-04-27 パナソニックＩｐマネジメント株式会社 プラズマ処理方法
JP6524419B2 (ja) * 2016-02-04 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2018110156A (ja) * 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
JP6925900B2 (ja) * 2017-07-20 2021-08-25 岩谷産業株式会社 切断加工方法
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102020115687B4 (de) 2020-06-15 2024-05-16 Infineon Technologies Ag Herstellung von halbleitervorrichtungen durch dünnen und zerteilen
DE102021200431A1 (de) * 2021-01-19 2022-07-21 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems
CN113113302B (zh) * 2021-03-11 2024-05-03 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002521814A (ja) * 1998-07-23 2002-07-16 サーフィス テクノロジー システムズ ピーエルシー 異方性エッチングのための方法と装置
JP2011211016A (ja) * 2010-03-30 2011-10-20 Denso Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09162177A (ja) 1995-12-12 1997-06-20 Sony Corp ドライエッチング方法及びその装置
ATE251341T1 (de) 1996-08-01 2003-10-15 Surface Technology Systems Plc Verfahren zur ätzung von substraten
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
JP2004311673A (ja) 2003-04-07 2004-11-04 Denso Corp 半導体装置の製造方法
CN100517596C (zh) * 2004-06-29 2009-07-22 优利讯美国有限公司 减少时分复用蚀刻工艺中蚀刻纵横比相关度的方法和装置
US7205226B1 (en) * 2005-02-24 2007-04-17 Lam Research Corporation Sacrificial layer for protection during trench etch
JP2008205436A (ja) 2007-01-26 2008-09-04 Toshiba Corp 微細構造体の製造方法
JP2009141307A (ja) 2007-11-15 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
CN102751160B (zh) * 2012-07-13 2016-02-10 中微半导体设备(上海)有限公司 刻蚀装置及对应的刻蚀方法
CN103730411B (zh) * 2013-11-15 2017-01-25 中微半导体设备(上海)有限公司 一种深硅通孔刻蚀方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002521814A (ja) * 1998-07-23 2002-07-16 サーフィス テクノロジー システムズ ピーエルシー 異方性エッチングのための方法と装置
JP2011211016A (ja) * 2010-03-30 2011-10-20 Denso Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW201407681A (zh) 2014-02-16
CN104285283A (zh) 2015-01-14
DE112013002348T5 (de) 2015-01-29
JP5713043B2 (ja) 2015-05-07
US9299576B2 (en) 2016-03-29
CN104285283B (zh) 2018-01-26
US20150118849A1 (en) 2015-04-30
JP2013254936A (ja) 2013-12-19
TWI518777B (zh) 2016-01-21

Similar Documents

Publication Publication Date Title
WO2013168372A1 (ja) 半導体基板の製造方法
TWI609423B (zh) Etching method for controlling shallow trench depth micro-loading effect
US9570317B2 (en) Microelectronic method for etching a layer
US7351664B2 (en) Methods for minimizing mask undercuts and notches for plasma processing system
US20220181162A1 (en) Etching apparatus
JP2008198659A (ja) プラズマエッチング方法
JP5347342B2 (ja) 半導体装置の製造方法
KR102317697B1 (ko) 에칭 방법
JP2009182059A (ja) ドライエッチング方法
JP2009076711A (ja) 半導体装置の製造方法
CN112119484B (zh) 等离子体处理方法
JP3950446B2 (ja) 異方性エッチング方法
JP5754452B2 (ja) 半導体装置の製造方法
CN106298638A (zh) 刻蚀形成硅通孔的方法
TW201545232A (zh) 一種深矽蝕刻方法
JP6557588B2 (ja) ドライエッチング方法
WO2020005394A1 (en) Method of isotropic etching of silicon oxide utilizing fluorocarbon chemistry
JP6082639B2 (ja) プラズマエッチング方法
TWI850387B (zh) 乾蝕刻化合物材料的方法
CN103839870B (zh) 用于tsv刻蚀中改善硅通孔侧壁粗糙度的方法
JP2009177006A (ja) 半導体装置の製造方法
TWI720241B (zh) 半導體結構的製造方法
JP5918886B2 (ja) プラズマ処理方法
JP2015008234A (ja) 半導体装置の製造方法
TW202111806A (zh) 乾蝕刻化合物材料的方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13787977

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14391038

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112013002348

Country of ref document: DE

Ref document number: 1120130023482

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13787977

Country of ref document: EP

Kind code of ref document: A1