JP2705546B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2705546B2 JP2705546B2 JP5314596A JP31459693A JP2705546B2 JP 2705546 B2 JP2705546 B2 JP 2705546B2 JP 5314596 A JP5314596 A JP 5314596A JP 31459693 A JP31459693 A JP 31459693A JP 2705546 B2 JP2705546 B2 JP 2705546B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＬＤＤ構造のＮチャネルＭＯＳトラ
ンジスタを含む半導体装置及びその製造方法に関するも
のである。
造方法に関し、特にＬＤＤ構造のＮチャネルＭＯＳトラ
ンジスタを含む半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】ＭＯＳトランジスタを集積したＭＯＳ集
積回路は、高集積化、高速化をめざして、年々設計ルー
ルが縮小されている。特にゲート長については、１μｍ
以下の、いわゆるサブミクロン・レベルのものが既に製
品化されている。この様に、ゲート長がサブミクロン・
レベルにまで縮小されたＭＯＳトランジスタでは、ホッ
トキャリアに起因する電気特性の変動を抑えるために、
ＬＤＤ構造が常套的に採用されている。
積回路は、高集積化、高速化をめざして、年々設計ルー
ルが縮小されている。特にゲート長については、１μｍ
以下の、いわゆるサブミクロン・レベルのものが既に製
品化されている。この様に、ゲート長がサブミクロン・
レベルにまで縮小されたＭＯＳトランジスタでは、ホッ
トキャリアに起因する電気特性の変動を抑えるために、
ＬＤＤ構造が常套的に採用されている。
【０００３】ところで、ＬＤＤ構造のＭＯＳトランジス
タを含む集積回路において、入出力部にもＬＤＤ構造の
ＮチャネルＭＯＳトランジスタをそのまま使うと、集積
回路の静電破壊強度が低下することが知られている。こ
れは、ＬＤＤ構造のＮチャネルＭＯＳトランジスタは、
旧来のシングル・ドレイン構造のＭＯＳトランジスタよ
りも、静電破壊強度が低くなる為である。
タを含む集積回路において、入出力部にもＬＤＤ構造の
ＮチャネルＭＯＳトランジスタをそのまま使うと、集積
回路の静電破壊強度が低下することが知られている。こ
れは、ＬＤＤ構造のＮチャネルＭＯＳトランジスタは、
旧来のシングル・ドレイン構造のＭＯＳトランジスタよ
りも、静電破壊強度が低くなる為である。
【０００４】そこで、ＬＤＤ構造のＭＯＳトランジスタ
を含む従来の集積回路では、図１６に示す様に、内部回
路には通常のＬＤＤ構造のＭＯＳトランジスタを用い、
入出力部にはシングル・ドレイン構造のＭＯＳトランジ
スタを用いている。この様な集積回路の文献として、例
えば特開平２−２９２８５７号公報、特開平３−２５９
５６２号公報等が有る。次にその様な、内部回路に通常
のＬＤＤ構造のＭＯＳトランジスタを用い、入出力部に
シングル・ドレイン構造のＭＯＳトランジスタを用いる
集積回路の、従来の製造方法を文献に従って示す。
を含む従来の集積回路では、図１６に示す様に、内部回
路には通常のＬＤＤ構造のＭＯＳトランジスタを用い、
入出力部にはシングル・ドレイン構造のＭＯＳトランジ
スタを用いている。この様な集積回路の文献として、例
えば特開平２−２９２８５７号公報、特開平３−２５９
５６２号公報等が有る。次にその様な、内部回路に通常
のＬＤＤ構造のＭＯＳトランジスタを用い、入出力部に
シングル・ドレイン構造のＭＯＳトランジスタを用いる
集積回路の、従来の製造方法を文献に従って示す。
【０００５】先ず、特開平２−２９２８５７号公報で例
示された従来の製造方法を、図１２〜図１６を参照して
説明する。Ｐ型半導体基板１の主面に、公知の選択酸化
技術を用いてフィールド絶縁膜２を形成する。次いで将
来能動領域となる部分の半導体基板を露出させ、表面を
熱酸化してゲート絶縁膜３を形成する。次に化学的気相
成長法により半導体基板の全面に多結晶シリコンを堆積
させ、これにリンを拡散させた後、通常のパターニング
技術によりゲート電極４を形成する（図１２）。続い
て、このゲート電極表面をスチーム雰囲気中で熱酸化
し、ゲート電極側壁の増速酸化効果により、厚い側面酸
化膜５を形成する。次のフォトレジスト６で内部回路部
だけを覆い、これをマスクにＨＦ系溶液中で入出力部の
ＭＯＳトランジスタの厚い側面酸化膜を除去する（図１
３）。続いて、前記フォトレジストを剥離した後、高温
酸化雰囲気中で薄い側面酸化膜７を、ゲート電極表面に
形成する。次に、中エネルギーのヒ素を１×１０15ｃｍ
-2程度のドーズ量でイオン注入し、ＮチャネルＭＯＳト
ランジスタのＮ型高濃度ソース・ドレイン拡散層８を形
成する（図１４）。続いて、内部回路部の厚い側面酸化
膜を除去した後、全面にリンを１×１０13ｃｍ-2程度の
ドーズ量でイオン注入し、内部回路のトランジスタにの
みＮ型低濃度ソース・ドレイン拡散層９を形成する（図
１５）。続いてＰＳＧ等の層間絶縁膜１０を堆積させた
後、比較的高温の窒素雰囲気中でリフローさせる。最後
に、層間絶縁膜に必要なコンタクト孔を開孔し、端子電
極１１を形成することにより、所望の半導体装置を得る
（図１６）。尚、上記の例では、内部回路、入出力部共
ＮチャネルＭＯＳトランジスタのみを形成しているが、
フォトリソグラフィ工程とボロンのイオン注入工程を追
加することにより、公知のＣＭＯＳ集積回路と同様にＰ
チャネルＭＯＳトランジスタも形成できる。
示された従来の製造方法を、図１２〜図１６を参照して
説明する。Ｐ型半導体基板１の主面に、公知の選択酸化
技術を用いてフィールド絶縁膜２を形成する。次いで将
来能動領域となる部分の半導体基板を露出させ、表面を
熱酸化してゲート絶縁膜３を形成する。次に化学的気相
成長法により半導体基板の全面に多結晶シリコンを堆積
させ、これにリンを拡散させた後、通常のパターニング
技術によりゲート電極４を形成する（図１２）。続い
て、このゲート電極表面をスチーム雰囲気中で熱酸化
し、ゲート電極側壁の増速酸化効果により、厚い側面酸
化膜５を形成する。次のフォトレジスト６で内部回路部
だけを覆い、これをマスクにＨＦ系溶液中で入出力部の
ＭＯＳトランジスタの厚い側面酸化膜を除去する（図１
３）。続いて、前記フォトレジストを剥離した後、高温
酸化雰囲気中で薄い側面酸化膜７を、ゲート電極表面に
形成する。次に、中エネルギーのヒ素を１×１０15ｃｍ
-2程度のドーズ量でイオン注入し、ＮチャネルＭＯＳト
ランジスタのＮ型高濃度ソース・ドレイン拡散層８を形
成する（図１４）。続いて、内部回路部の厚い側面酸化
膜を除去した後、全面にリンを１×１０13ｃｍ-2程度の
ドーズ量でイオン注入し、内部回路のトランジスタにの
みＮ型低濃度ソース・ドレイン拡散層９を形成する（図
１５）。続いてＰＳＧ等の層間絶縁膜１０を堆積させた
後、比較的高温の窒素雰囲気中でリフローさせる。最後
に、層間絶縁膜に必要なコンタクト孔を開孔し、端子電
極１１を形成することにより、所望の半導体装置を得る
（図１６）。尚、上記の例では、内部回路、入出力部共
ＮチャネルＭＯＳトランジスタのみを形成しているが、
フォトリソグラフィ工程とボロンのイオン注入工程を追
加することにより、公知のＣＭＯＳ集積回路と同様にＰ
チャネルＭＯＳトランジスタも形成できる。
【０００６】続いて特開平３−２５９５６２号公報で例
示された従来の製造方法を、図１７〜図１９を参照して
説明する。なお図１７〜図１９において、図１２〜図１
６と同一の要素には同一の参照番号を付して示してい
る。Ｐ型半導体基板上にフィールド絶縁膜、ゲート絶縁
膜、ゲート電極を形成した後、Ｎ型不純物をイオン注入
してＮ型低濃度ソース・ドレイン拡散層９を形成する
（図１７）。続いて、化学的気相成長法により、半導体
基板全面にシリコン酸化膜を堆積させた後、異方性エッ
チングを施し、サイドスペーサ１２を形成する。次に、
フォトレジストで内部回路部だけを覆った後、シリコン
酸化膜の等方性エッチングを施し、入出力部のトランジ
スタのサイドスペーサを除去する（図１８）。続いて、
前記フォトレジストを剥離した後、高ドーズ量のＮ型不
純物をイオン注入してＮ型高濃度ソース・ドレイン拡散
層８を形成する。この結果、内部回路のトランジスタに
のみＮ型低濃度ソース・ドレイン拡散層が残ってＬＤＤ
構造が形成され、入出力部のトランジスタはＮ型高濃度
ソース・ドレイン拡散層によるシングル・ドレイン構造
が形成され、所望の半導体素を得る（図１９）。この例
でも、内部回路、入出力部共ＮチャネルＭＯＳトランジ
スタのみを形成しているが、ＰチャネルＭＯＳトランジ
スタについても同様である。
示された従来の製造方法を、図１７〜図１９を参照して
説明する。なお図１７〜図１９において、図１２〜図１
６と同一の要素には同一の参照番号を付して示してい
る。Ｐ型半導体基板上にフィールド絶縁膜、ゲート絶縁
膜、ゲート電極を形成した後、Ｎ型不純物をイオン注入
してＮ型低濃度ソース・ドレイン拡散層９を形成する
（図１７）。続いて、化学的気相成長法により、半導体
基板全面にシリコン酸化膜を堆積させた後、異方性エッ
チングを施し、サイドスペーサ１２を形成する。次に、
フォトレジストで内部回路部だけを覆った後、シリコン
酸化膜の等方性エッチングを施し、入出力部のトランジ
スタのサイドスペーサを除去する（図１８）。続いて、
前記フォトレジストを剥離した後、高ドーズ量のＮ型不
純物をイオン注入してＮ型高濃度ソース・ドレイン拡散
層８を形成する。この結果、内部回路のトランジスタに
のみＮ型低濃度ソース・ドレイン拡散層が残ってＬＤＤ
構造が形成され、入出力部のトランジスタはＮ型高濃度
ソース・ドレイン拡散層によるシングル・ドレイン構造
が形成され、所望の半導体素を得る（図１９）。この例
でも、内部回路、入出力部共ＮチャネルＭＯＳトランジ
スタのみを形成しているが、ＰチャネルＭＯＳトランジ
スタについても同様である。
【０００７】しかし、上記の２つの製造方法は、ゲート
絶縁膜、ゲート電極及びサイドスペーサを形成するまで
は内部回路、入出力部共、同一であり、その後入出力部
のＭＯＳトランジスタのみサイドスペーサを除去して高
濃度ソース・ドレイン拡散層をゲート電極と自己整合的
に形成する点に主眼が有る。このためには、内部回路を
マスクし、入出力部のＭＯＳトランジスタのサイドスペ
ーサのみを除去するフォトリソグラフィ工程が必須であ
り、単純にＬＤＤ構造のＭＯＳトランジスタを製造する
場合と比較して、工程数が増加し、製造工期と製造費の
上昇を招いていた。
絶縁膜、ゲート電極及びサイドスペーサを形成するまで
は内部回路、入出力部共、同一であり、その後入出力部
のＭＯＳトランジスタのみサイドスペーサを除去して高
濃度ソース・ドレイン拡散層をゲート電極と自己整合的
に形成する点に主眼が有る。このためには、内部回路を
マスクし、入出力部のＭＯＳトランジスタのサイドスペ
ーサのみを除去するフォトリソグラフィ工程が必須であ
り、単純にＬＤＤ構造のＭＯＳトランジスタを製造する
場合と比較して、工程数が増加し、製造工期と製造費の
上昇を招いていた。
【０００８】一方、ＬＤＤ構造のＭＯＳトランジスタを
含む集積回路、特にバイポーラトランジスタとＬＤＤ構
造のＭＯＳトランジスタが同一の半導体チップ上に混載
されるＢｉＭＯＳ集積回路（以下、ＬＤＤ−ＢｉＭＯＳ
集積回路と略す）において、ＭＯＳトランジスタのＬＤ
Ｄの低濃度ソース・ドレイン拡散層とバイポーラ・トラ
ンジスタのベース拡散層を同一工程で形成して、工程数
を削減する製造方法が提案されている（例えば特開平２
−３９５６４号公報）。この特開平２−３９５６４号公
報で示されたＬＤＤ−ＢｉＭＯＳ集積回路の製造方法に
ついて、図２０〜図２２を参照して説明する。以下、Ｐ
型半導体基板上にＬＤＤ構造のＮチャネルＭＯＳトラン
ジスタと、縦型ＰＮＰトランジスタを形成していくが、
基板はＰ型半導体基板上にＮ型あるいはＰ型埋込層を形
成した後、Ｎ型あるいはＰ型のエピタキシャル層を成長
させたエピタキシャル基板でも可能であり、形成するト
ランジスタもＬＤＤ構造のＰチャネルＭＯＳトランジス
タや縦型ＮＰＮトランジスタが同様に可能である。
含む集積回路、特にバイポーラトランジスタとＬＤＤ構
造のＭＯＳトランジスタが同一の半導体チップ上に混載
されるＢｉＭＯＳ集積回路（以下、ＬＤＤ−ＢｉＭＯＳ
集積回路と略す）において、ＭＯＳトランジスタのＬＤ
Ｄの低濃度ソース・ドレイン拡散層とバイポーラ・トラ
ンジスタのベース拡散層を同一工程で形成して、工程数
を削減する製造方法が提案されている（例えば特開平２
−３９５６４号公報）。この特開平２−３９５６４号公
報で示されたＬＤＤ−ＢｉＭＯＳ集積回路の製造方法に
ついて、図２０〜図２２を参照して説明する。以下、Ｐ
型半導体基板上にＬＤＤ構造のＮチャネルＭＯＳトラン
ジスタと、縦型ＰＮＰトランジスタを形成していくが、
基板はＰ型半導体基板上にＮ型あるいはＰ型埋込層を形
成した後、Ｎ型あるいはＰ型のエピタキシャル層を成長
させたエピタキシャル基板でも可能であり、形成するト
ランジスタもＬＤＤ構造のＰチャネルＭＯＳトランジス
タや縦型ＮＰＮトランジスタが同様に可能である。
【０００９】先ずＰ型半導体基板の主面にＰ型ウェル１
３を形成する。このＰ型ウェルは、ＮチャネルＭＯＳト
ランジスタのウェルであると共に、縦型ＰＮＰトランジ
スタのコレクタとなる。
３を形成する。このＰ型ウェルは、ＮチャネルＭＯＳト
ランジスタのウェルであると共に、縦型ＰＮＰトランジ
スタのコレクタとなる。
【００１０】次に、公知の技術を使ってフィールド絶縁
膜２、Ｐ型チャネルストッパ１４、ゲート絶縁膜３、ゲ
ート電極４を形成する（図２０）。続いて、フォトリソ
グラフィにより、ＮチャネルＭＯＳトランジスタ領域
と、縦型ＰＮＰトランジスタ領域を開口部とするフォト
レジスト１５のパターンを形成する。次に、リン等のＮ
型不純物をイオン注入して、ＮチャネルＭＯＳトランジ
スタのＮ型低濃度ソース・ドレイン拡散層９と、縦型Ｐ
ＮＰトランジスタのＮ型ベース拡散層１６を同時に形成
する（図２１）。
膜２、Ｐ型チャネルストッパ１４、ゲート絶縁膜３、ゲ
ート電極４を形成する（図２０）。続いて、フォトリソ
グラフィにより、ＮチャネルＭＯＳトランジスタ領域
と、縦型ＰＮＰトランジスタ領域を開口部とするフォト
レジスト１５のパターンを形成する。次に、リン等のＮ
型不純物をイオン注入して、ＮチャネルＭＯＳトランジ
スタのＮ型低濃度ソース・ドレイン拡散層９と、縦型Ｐ
ＮＰトランジスタのＮ型ベース拡散層１６を同時に形成
する（図２１）。
【００１１】続いて、前記フォトレジストを剥離した
後、半導体基板全面にシリコン酸化膜を堆積させ、異方
性エッチングを施してサイドスペーサ１２を形成する。
次に、フォトリソグラフィとイオン注入の公知の技術に
よりＰ型エミッタ拡散層１７を形成する。次に、フォト
リソグラフィにより、ＮチャネルＭＯＳトランジスタ領
域と、縦型ＰＮＰトランジスタのベース領域の一部を開
口したフォトレジスト１８のパターンを形成する。次に
ヒ素等のＮ型不純物をイオン注入して、ＮチャネルＭＯ
ＳトランジスタのＮ型高濃度ソース・ドレイン拡散層８
と、縦型ＰＮＰトランジスタのＮ型外部ベース拡散層１
９を同時に形成する（図２２）。
後、半導体基板全面にシリコン酸化膜を堆積させ、異方
性エッチングを施してサイドスペーサ１２を形成する。
次に、フォトリソグラフィとイオン注入の公知の技術に
よりＰ型エミッタ拡散層１７を形成する。次に、フォト
リソグラフィにより、ＮチャネルＭＯＳトランジスタ領
域と、縦型ＰＮＰトランジスタのベース領域の一部を開
口したフォトレジスト１８のパターンを形成する。次に
ヒ素等のＮ型不純物をイオン注入して、ＮチャネルＭＯ
ＳトランジスタのＮ型高濃度ソース・ドレイン拡散層８
と、縦型ＰＮＰトランジスタのＮ型外部ベース拡散層１
９を同時に形成する（図２２）。
【００１２】この様にして、上記の製造方法ではＬＤＤ
構造のＮチャネルＭＯＳトランジスタのＮ型低濃度ソー
ス・ドレイン拡散層と、縦型ＰＮＰトランジスタのＮ型
ベース拡散層を同一工程で形成し、ＬＤＤ構造のＮチャ
ネルＭＯＳトランジスタのＮ型高濃度ソース・ドレイン
拡散層と縦型ＰＮＰトランジスタのＮ型外部ベース拡散
層を同一工程で形成することにより工程数を削減するこ
とができる。加えて、ＬＤＤ構造のＰチャネルＭＯＳト
ランジスタと縦型ＮＰＮトランジスタを同一チップ上に
混載する場合は、ＰチャネルＭＯＳトランジスタのＰ型
低濃度ソース・ドレイン拡散層と縦型ＮＰＮトランジス
タのＰ型ベース拡散層を同一工程で形成し、Ｐチャネル
ＭＯＳトランジスタのＰ型高濃度ソース・ドレイン拡散
層と縦型ＮＰＮトランジスタのＰ型外部ベース拡散層を
同一工程で形成することにより工程数を削減することが
できる。
構造のＮチャネルＭＯＳトランジスタのＮ型低濃度ソー
ス・ドレイン拡散層と、縦型ＰＮＰトランジスタのＮ型
ベース拡散層を同一工程で形成し、ＬＤＤ構造のＮチャ
ネルＭＯＳトランジスタのＮ型高濃度ソース・ドレイン
拡散層と縦型ＰＮＰトランジスタのＮ型外部ベース拡散
層を同一工程で形成することにより工程数を削減するこ
とができる。加えて、ＬＤＤ構造のＰチャネルＭＯＳト
ランジスタと縦型ＮＰＮトランジスタを同一チップ上に
混載する場合は、ＰチャネルＭＯＳトランジスタのＰ型
低濃度ソース・ドレイン拡散層と縦型ＮＰＮトランジス
タのＰ型ベース拡散層を同一工程で形成し、Ｐチャネル
ＭＯＳトランジスタのＰ型高濃度ソース・ドレイン拡散
層と縦型ＮＰＮトランジスタのＰ型外部ベース拡散層を
同一工程で形成することにより工程数を削減することが
できる。
【００１３】しかし、以上説明したＬＤＤ−ＢｉＭＯＳ
集積回路の製造方法では、内部回路のＮチャネルＭＯＳ
トランジスタと、入出力部のＮチャネルＭＯＳトランジ
スタが全く同じＬＤＤ構造にならざるを得ず、前述の静
電破壊強度が低下する問題はそのまま残ることになる。
集積回路の製造方法では、内部回路のＮチャネルＭＯＳ
トランジスタと、入出力部のＮチャネルＭＯＳトランジ
スタが全く同じＬＤＤ構造にならざるを得ず、前述の静
電破壊強度が低下する問題はそのまま残ることになる。
【００１４】
【発明が解決しようとする課題】ＬＤＤ構造のＭＯＳト
ランジスタを含む集積回路では、入出力部にＬＤＤ構造
のＮチャネルのＭＯＳトランジスタを用いると、旧来の
シングル・ドレイン構造のＮチャネルＭＯＳトランジス
タの場合よりも、静電破壊強度が低下するという問題が
有った。
ランジスタを含む集積回路では、入出力部にＬＤＤ構造
のＮチャネルのＭＯＳトランジスタを用いると、旧来の
シングル・ドレイン構造のＮチャネルＭＯＳトランジス
タの場合よりも、静電破壊強度が低下するという問題が
有った。
【００１５】通常、ＮチャネルのＭＯＳトランジスタの
降伏は、次の様に進む。先ず、ゲート電極側のドレイン
拡散層端で電界強度が大きくなってアバランシェ降伏が
起こり、基板電流が流れる。次にこの基板電流により基
板の電位が上昇し、ソース、基板、ドレインで構成され
る寄生ＮＰＮトランジスタがオンして、ドレインからソ
ースへ大電流が流れる。これが、いわゆるスナップ・バ
ック現象である。
降伏は、次の様に進む。先ず、ゲート電極側のドレイン
拡散層端で電界強度が大きくなってアバランシェ降伏が
起こり、基板電流が流れる。次にこの基板電流により基
板の電位が上昇し、ソース、基板、ドレインで構成され
る寄生ＮＰＮトランジスタがオンして、ドレインからソ
ースへ大電流が流れる。これが、いわゆるスナップ・バ
ック現象である。
【００１６】ところが、ＬＤＤ構造のＮチャネルＭＯＳ
トランジスタでは、Ｎ型低濃度ソース・ドレイン拡散層
を付加して、ゲート電極側のドレイン拡散層端の電界強
度を緩和しているので、アバランシェ降伏が起こりにく
く、その結果スナップ・バックが起こりにくい。このた
め、ＬＤＤ構造のＮチャネルＭＯＳトランジスタにサー
ジ等が印加されると、寄生ＮＰＮトランジスタがオンし
て電荷を逃がすことができず、相対的なウィーク・スポ
ットで強いアバランシェ降伏が集中して起こり、その箇
所が熱破壊に至ると考えられる。
トランジスタでは、Ｎ型低濃度ソース・ドレイン拡散層
を付加して、ゲート電極側のドレイン拡散層端の電界強
度を緩和しているので、アバランシェ降伏が起こりにく
く、その結果スナップ・バックが起こりにくい。このた
め、ＬＤＤ構造のＮチャネルＭＯＳトランジスタにサー
ジ等が印加されると、寄生ＮＰＮトランジスタがオンし
て電荷を逃がすことができず、相対的なウィーク・スポ
ットで強いアバランシェ降伏が集中して起こり、その箇
所が熱破壊に至ると考えられる。
【００１７】上記の熱破壊を避けるには、ウィーク・ス
ポットに集中するアバランシェ降伏を分散させ、スナッ
プ・バックが起こり易くする必要がある。そのために
は、旧来のシングル・ドレイン構造のＭＯＳトランジス
タの様に、ゲート電極側のドレイン拡散層端の不純物濃
度を上げて、アバランシェ降伏発生の閾値を下げ、ゲー
ト電極に沿った広い領域でアバランシェ降伏を発生させ
るのが良い。このことは、結果的にスナップ・バックの
応答速度を上げることにもなる。しかし、以上の方策
は、ＭＯＳトランジスタにＬＤＤ構造を採用する目的と
逆行することは明らかであり、同一のＭＯＳトランジス
タ構造で両者を満足することは困難であった。
ポットに集中するアバランシェ降伏を分散させ、スナッ
プ・バックが起こり易くする必要がある。そのために
は、旧来のシングル・ドレイン構造のＭＯＳトランジス
タの様に、ゲート電極側のドレイン拡散層端の不純物濃
度を上げて、アバランシェ降伏発生の閾値を下げ、ゲー
ト電極に沿った広い領域でアバランシェ降伏を発生させ
るのが良い。このことは、結果的にスナップ・バックの
応答速度を上げることにもなる。しかし、以上の方策
は、ＭＯＳトランジスタにＬＤＤ構造を採用する目的と
逆行することは明らかであり、同一のＭＯＳトランジス
タ構造で両者を満足することは困難であった。
【００１８】そこで、特開平２−２９２８５７号公報や
特開平３−２５９５６２号公報で提案された従来のＬＤ
Ｄ構造のＭＯＳトランジスタを含む集積回路では、入出
力部のみ低濃度ドレイン拡散層を無くし、静電破壊強度
を維持していた。この様な集積回路の製造方法として、
特開平２−２９２８５７号公報や特開平３−２５９５６
２号公報で例示された方法は、ゲート絶縁膜、ゲート電
極及びサイドスペーサの形成までは内部回路、入出力部
共同じであり、その後入出力部のＭＯＳトランジスタの
サイドスペーサのみを除去して高濃度ソース・ドレイン
拡散層のイオン注入を行うことにより、入出力部のＭＯ
Ｓトランジスタのみ、ゲート電極と自己整合的に高濃度
ソース・ドレイン拡散層を形成するというものであっ
た。
特開平３−２５９５６２号公報で提案された従来のＬＤ
Ｄ構造のＭＯＳトランジスタを含む集積回路では、入出
力部のみ低濃度ドレイン拡散層を無くし、静電破壊強度
を維持していた。この様な集積回路の製造方法として、
特開平２−２９２８５７号公報や特開平３−２５９５６
２号公報で例示された方法は、ゲート絶縁膜、ゲート電
極及びサイドスペーサの形成までは内部回路、入出力部
共同じであり、その後入出力部のＭＯＳトランジスタの
サイドスペーサのみを除去して高濃度ソース・ドレイン
拡散層のイオン注入を行うことにより、入出力部のＭＯ
Ｓトランジスタのみ、ゲート電極と自己整合的に高濃度
ソース・ドレイン拡散層を形成するというものであっ
た。
【００１９】しかし、この製造方法では、単純にＬＤＤ
構造のＭＯＳトランジスタだけをつくる場合と比較し
て、入出力部のＭＯＳトランジスタのサイドスペーサの
みを除去するためのフォトリソグラフィ工程の追加が必
須であり、工程数の増加による製造工期と製造費の上昇
をまぬがれ得なかった。
構造のＭＯＳトランジスタだけをつくる場合と比較し
て、入出力部のＭＯＳトランジスタのサイドスペーサの
みを除去するためのフォトリソグラフィ工程の追加が必
須であり、工程数の増加による製造工期と製造費の上昇
をまぬがれ得なかった。
【００２０】一方、ＬＤＤ−ＢｉＭＯＳ集積回路におい
て、ＬＤＤの低濃度ソース・ドレイン拡散層とベース拡
散層を同一工程で形成し、製造工程数を削減する方法が
提案されている（例えば特開平２−３９５６４号公
報）。しかし、この製造方法では、内部回路と入出力部
のＭＯＳトランジスタが同じＬＤＤ構造になり、前述の
静電破壊強度が低下する問題をそのまま残している。実
際的には、熱処理にも依るが、バイポーラ・トランジス
タのベースは１×１０13から１×１０14ｃｍ-2程度のド
ーズ量のイオン注入で形成され、これはＬＤＤ形成に必
要なイオン注入のドーズ量とほぼ同程度である。すなわ
ち、入出力部のドレイン拡散層としては不純物量が不足
であり、静電破壊強度が低下してしまうのである。
て、ＬＤＤの低濃度ソース・ドレイン拡散層とベース拡
散層を同一工程で形成し、製造工程数を削減する方法が
提案されている（例えば特開平２−３９５６４号公
報）。しかし、この製造方法では、内部回路と入出力部
のＭＯＳトランジスタが同じＬＤＤ構造になり、前述の
静電破壊強度が低下する問題をそのまま残している。実
際的には、熱処理にも依るが、バイポーラ・トランジス
タのベースは１×１０13から１×１０14ｃｍ-2程度のド
ーズ量のイオン注入で形成され、これはＬＤＤ形成に必
要なイオン注入のドーズ量とほぼ同程度である。すなわ
ち、入出力部のドレイン拡散層としては不純物量が不足
であり、静電破壊強度が低下してしまうのである。
【００２１】
【課題を解決するための手段】本発明は、ＭＯＳコンデ
ンサと内部回路のＮチャネルＭＯＳトランジスタと入出
力部のＮチャネルＭＯＳトランジスタとを備え、内部回
路のＮチャネルＭＯＳトランジスタのソース・ドレイン
が、低濃度ドレイン拡散層と高濃度ドレイン拡散層によ
るＬＤＤ構造になっている半導体装置の製造方法におい
て、ＭＯＳコンデンサの下部電極となるＮ型拡散層と入
出力部のＮチャネルＭＯＳトランジスタのソース・ドレ
インとなるＮ型拡散層とを形成する工程と、 ゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する 工程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、を含むことを特徴と
する。
ンサと内部回路のＮチャネルＭＯＳトランジスタと入出
力部のＮチャネルＭＯＳトランジスタとを備え、内部回
路のＮチャネルＭＯＳトランジスタのソース・ドレイン
が、低濃度ドレイン拡散層と高濃度ドレイン拡散層によ
るＬＤＤ構造になっている半導体装置の製造方法におい
て、ＭＯＳコンデンサの下部電極となるＮ型拡散層と入
出力部のＮチャネルＭＯＳトランジスタのソース・ドレ
インとなるＮ型拡散層とを形成する工程と、 ゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する 工程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、を含むことを特徴と
する。
【００２２】また、本発明は、縦型ＮＰＮトランジスタ
と内部回路のＮチャネルＭＯＳトランジスタと入出力部
のＮチャネルＭＯＳトランジスタとを備え、内部回路の
ＮチャネルＭＯＳトランジスタのソース・ドレインが、
低濃度ドレイン拡散層と高濃度ドレイン拡散層によるＬ
ＤＤ構造になっている半導体装置の製造方法において、
縦型ＮＰＮトランジスタのＮ型コレクタとなるＮ型拡散
層と入出力部のＮチャネルＭＯＳトランジスタのソース
・ドレインとなるＮ型拡散層とを形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する工 程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、 を含むことを特徴とする。
と内部回路のＮチャネルＭＯＳトランジスタと入出力部
のＮチャネルＭＯＳトランジスタとを備え、内部回路の
ＮチャネルＭＯＳトランジスタのソース・ドレインが、
低濃度ドレイン拡散層と高濃度ドレイン拡散層によるＬ
ＤＤ構造になっている半導体装置の製造方法において、
縦型ＮＰＮトランジスタのＮ型コレクタとなるＮ型拡散
層と入出力部のＮチャネルＭＯＳトランジスタのソース
・ドレインとなるＮ型拡散層とを形成する工程と、ゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する工 程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、 を含むことを特徴とする。
【００２３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第一の実施例の、ＬＤＤ構造のＮチ
ャネルＭＯＳトランジスタを含む集積回路の断面図であ
る。この図では、左から順にＭＯＳコンデンサ、内部回
路のＮチャネルＭＯＳトランジスタ、入出力部のＮチャ
ネルＭＯＳトランジスタを示している。この際、内部回
路及び入出力部のＰチャネルＭＯＳトランジスタは省略
している。なお図１において、図１２〜図１６と同一の
要素には同一の参照番号を付して示している。
る。図１は本発明の第一の実施例の、ＬＤＤ構造のＮチ
ャネルＭＯＳトランジスタを含む集積回路の断面図であ
る。この図では、左から順にＭＯＳコンデンサ、内部回
路のＮチャネルＭＯＳトランジスタ、入出力部のＮチャ
ネルＭＯＳトランジスタを示している。この際、内部回
路及び入出力部のＰチャネルＭＯＳトランジスタは省略
している。なお図１において、図１２〜図１６と同一の
要素には同一の参照番号を付して示している。
【００２４】図１の集積回路は、Ｐ型半導体基板１の主
面に各素子を形成しており、ＭＯＳコンデンサは、下部
電極となるＮ型コンデンサ拡散層２０と、ゲート絶縁膜
３と、上部電極となるゲート電極４とを備えている。次
に内部回路のＮチャネルＭＯＳトランジスタは、ゲート
絶縁膜３と、ゲート電極４と、サイドスペーサ１２と、
ゲート電極に対して自己整合的に形成されたＮ型低濃度
ソース・ドレイン拡散層９と、サイドスペーサに対して
自己整合的に形成されたＮ型高濃度ソース・ドレイン拡
散層８と、各電極端子とを具備したＬＤＤ構造になって
いる。次に、入出力部のＮチャネルＭＯＳトランジスタ
は、ゲート絶縁膜３と、ゲート電極４と、サイドスペー
サ１２と、そして一部分がゲート電極下に位置するＮ型
コンデンサ拡散層２０で形成されたＮ型ソース・ドレイ
ン拡散層２１とを具備している。
面に各素子を形成しており、ＭＯＳコンデンサは、下部
電極となるＮ型コンデンサ拡散層２０と、ゲート絶縁膜
３と、上部電極となるゲート電極４とを備えている。次
に内部回路のＮチャネルＭＯＳトランジスタは、ゲート
絶縁膜３と、ゲート電極４と、サイドスペーサ１２と、
ゲート電極に対して自己整合的に形成されたＮ型低濃度
ソース・ドレイン拡散層９と、サイドスペーサに対して
自己整合的に形成されたＮ型高濃度ソース・ドレイン拡
散層８と、各電極端子とを具備したＬＤＤ構造になって
いる。次に、入出力部のＮチャネルＭＯＳトランジスタ
は、ゲート絶縁膜３と、ゲート電極４と、サイドスペー
サ１２と、そして一部分がゲート電極下に位置するＮ型
コンデンサ拡散層２０で形成されたＮ型ソース・ドレイ
ン拡散層２１とを具備している。
【００２５】本実施例では、入出力部のＮチャネルＭＯ
ＳトランジスタがＬＤＤ構造になっておらず、そのソー
ス・ドレインがＭＯＳコンデンサの下部電極と同じ高濃
度のＮ型コンデンサ拡散層を使って、一部分がゲート電
極下に位置する様に形成されている。このため、入出力
部のＮチャネルＭＯＳトランジスタのアバランシェ降伏
の閾値が低くなっており、サージ等が引加された場合、
ゲート電極に沿ったドレイン拡散層端の広い領域で安定
したアバランシェ降伏が起こり、その結果、速い応答速
度でスナップ・バック状態へ移行し、引加された電荷を
接地電極へ逃すことができる。こうして、集積加の静電
破壊強度を向上させることができる。
ＳトランジスタがＬＤＤ構造になっておらず、そのソー
ス・ドレインがＭＯＳコンデンサの下部電極と同じ高濃
度のＮ型コンデンサ拡散層を使って、一部分がゲート電
極下に位置する様に形成されている。このため、入出力
部のＮチャネルＭＯＳトランジスタのアバランシェ降伏
の閾値が低くなっており、サージ等が引加された場合、
ゲート電極に沿ったドレイン拡散層端の広い領域で安定
したアバランシェ降伏が起こり、その結果、速い応答速
度でスナップ・バック状態へ移行し、引加された電荷を
接地電極へ逃すことができる。こうして、集積加の静電
破壊強度を向上させることができる。
【００２６】続いて、図２は本発明の第二の実施例を示
すＬＤＤ−ＢｉＭＯＳ集積回路の断面図である。この図
では、左から順に縦型ＮＰＮトランジスタ、内部回路の
ＮチャネルＭＯＳトランジスタ、入出力部のＮチャネル
ＭＯＳトランジスタをそれぞれ示している。この際、内
部回路及び入出力部のＰチャネルＭＯＳトランジスタ
や、抵抗等の受動素子は省略している。なお図１におい
て、図１２〜図１６と同一の要素には同一の参照番号を
付して示している。
すＬＤＤ−ＢｉＭＯＳ集積回路の断面図である。この図
では、左から順に縦型ＮＰＮトランジスタ、内部回路の
ＮチャネルＭＯＳトランジスタ、入出力部のＮチャネル
ＭＯＳトランジスタをそれぞれ示している。この際、内
部回路及び入出力部のＰチャネルＭＯＳトランジスタ
や、抵抗等の受動素子は省略している。なお図１におい
て、図１２〜図１６と同一の要素には同一の参照番号を
付して示している。
【００２７】図２のＬＤＤ−ＢｉＭＯＳ集積回路は、Ｐ
型半導体基板１の主面に、縦型ＮＰＮトランジスタのコ
レクタ抵抗を低げる為のＮ型埋込み層２２を形成した
後、Ｎ型エピタキシャル層２３を堆積させ、その表面に
各素子を形成している。縦型ＮＰＮトランジスタは、Ｐ
型ウェル１３で接合分離されたＮ型エピタキシャル層の
島の中に形成され、Ｎ型コレクタ拡散層２４と、Ｎ型エ
ミッタ拡散層２５と、Ｐ型ベース拡散層２６と、Ｐ型外
部ベース拡散層２７と、各端子電極とを具備している。
次に内部回路のＮチャネルＭＯＳトランジスタは、Ｐ型
ウェル１３内に形成され、ゲート絶縁膜３と、ゲート電
極４と、サイドスペーサ１２と、ゲート電極４に対して
自己整合的に形成されたＮ型低濃度ソース・ドレイン拡
散層９と、サイドスペーサに対して自己整合的に形成さ
れたＮ型高濃度ソース・ドレイン拡散層８と、各端子電
極１１とを具備したＬＤＤ構造になっている。次に、入
出力部のＮチャネルＭＯＳトランジスタは、やはりＰ型
ウェル１３内に形成され、ゲート絶縁膜３と、ゲート電
極４と、サイドスペーサ１２と、一部分がゲート電極下
に位置するＮ型コレクタ拡散層２４で形成されたＮ型ソ
ース・ドレイン拡散層２８とを具備している。
型半導体基板１の主面に、縦型ＮＰＮトランジスタのコ
レクタ抵抗を低げる為のＮ型埋込み層２２を形成した
後、Ｎ型エピタキシャル層２３を堆積させ、その表面に
各素子を形成している。縦型ＮＰＮトランジスタは、Ｐ
型ウェル１３で接合分離されたＮ型エピタキシャル層の
島の中に形成され、Ｎ型コレクタ拡散層２４と、Ｎ型エ
ミッタ拡散層２５と、Ｐ型ベース拡散層２６と、Ｐ型外
部ベース拡散層２７と、各端子電極とを具備している。
次に内部回路のＮチャネルＭＯＳトランジスタは、Ｐ型
ウェル１３内に形成され、ゲート絶縁膜３と、ゲート電
極４と、サイドスペーサ１２と、ゲート電極４に対して
自己整合的に形成されたＮ型低濃度ソース・ドレイン拡
散層９と、サイドスペーサに対して自己整合的に形成さ
れたＮ型高濃度ソース・ドレイン拡散層８と、各端子電
極１１とを具備したＬＤＤ構造になっている。次に、入
出力部のＮチャネルＭＯＳトランジスタは、やはりＰ型
ウェル１３内に形成され、ゲート絶縁膜３と、ゲート電
極４と、サイドスペーサ１２と、一部分がゲート電極下
に位置するＮ型コレクタ拡散層２４で形成されたＮ型ソ
ース・ドレイン拡散層２８とを具備している。
【００２８】本発明の第二の実施例は、前述の第一の実
施例において、入出力部のＮチャネルＭＯＳトランジス
タのソース・ドレインをＮ型コンデンサ拡散層で形成し
ていたところを、Ｎ型コレクタ拡散層で形成する様に変
えたものであり、第一の実施例と同様ＬＤＤ−ＢｉＭＯ
Ｓ集積回路の静電破壊強度を向上させることができる。
尚、本発明では、入出力部のＮチャネルＭＯＳトランジ
スタのソース・ドレインが、ゲート電極と自己整合的な
構造にならない。このため、自己整合的な場合と比較し
て、フォトリソグラフィ工程での目合せ露光の余裕を大
きめにとらなければならないが、実際上、入出力部のト
ランジスタの数μｍ程度の寸法の拡大は、集積回路全体
の面積へさほど影響を与えない。また、上記二つの実施
例では、入出力部のＮチャネルＭＯＳトランジスタのソ
ースもドレインと同様にＮ型コンデンサ拡散層、あるい
はＮ型コレクタ拡散層で形成しているが、これは必ずし
も必要でない。ソース側については、内部回路のＮチャ
ネルＭＯＳトランジスタと同じく、低濃度ソース・ドレ
イン拡散層と高濃度ソース・ドレイン拡散層の２重構造
でもかまわない。
施例において、入出力部のＮチャネルＭＯＳトランジス
タのソース・ドレインをＮ型コンデンサ拡散層で形成し
ていたところを、Ｎ型コレクタ拡散層で形成する様に変
えたものであり、第一の実施例と同様ＬＤＤ−ＢｉＭＯ
Ｓ集積回路の静電破壊強度を向上させることができる。
尚、本発明では、入出力部のＮチャネルＭＯＳトランジ
スタのソース・ドレインが、ゲート電極と自己整合的な
構造にならない。このため、自己整合的な場合と比較し
て、フォトリソグラフィ工程での目合せ露光の余裕を大
きめにとらなければならないが、実際上、入出力部のト
ランジスタの数μｍ程度の寸法の拡大は、集積回路全体
の面積へさほど影響を与えない。また、上記二つの実施
例では、入出力部のＮチャネルＭＯＳトランジスタのソ
ースもドレインと同様にＮ型コンデンサ拡散層、あるい
はＮ型コレクタ拡散層で形成しているが、これは必ずし
も必要でない。ソース側については、内部回路のＮチャ
ネルＭＯＳトランジスタと同じく、低濃度ソース・ドレ
イン拡散層と高濃度ソース・ドレイン拡散層の２重構造
でもかまわない。
【００２９】続いて、本発明の、ＬＤＤ構造のＮチャネ
ルＭＯＳトランジスタを含む半導体装置の製造方法を、
上記２つの実施例で示した構造について、図面を参照し
て説明する。
ルＭＯＳトランジスタを含む半導体装置の製造方法を、
上記２つの実施例で示した構造について、図面を参照し
て説明する。
【００３０】図３〜図６は、上記第一の実施例で示した
集積回路の製造方法を説明する、本発明の第三の実施例
の工程断面図である。図３では、図１と同様左から順に
ＭＯＳコンデンサ、内部回路のＮチャネルＭＯＳトラン
ジスタ、入出力部のＮチャネルＭＯＳトランジスタを形
成する。先ずＰ型半導体基板１の主面に、公知の選択酸
化技術を用いてフィールド絶縁膜２を形成する。次に将
来能動領域となる部分の半導体基板表面を露光させ、表
面を熱酸化して薄い犠牲酸化膜２９を形成する。次にフ
ォトリソグラフィにより、ＭＯＳコンデンサ部の入出力
部ＮチャネルＭＯＳトランジスタのソース・ドレイン部
に開孔部を持つフォトレジスト３０のパターンを形成
し、中エネルギーで１×１０14から１×１０15ｃｍ-2程
度のドーズ量のリンのイオン注入を行い、Ｎ型コンデン
サ拡散層２０とＮ型ソース・ドレイン拡散層２１を同時
に形成する（図３）。続いて、前記フォトレジスト３０
を剥離した後、犠牲酸化膜２９を除去し、改めてゲート
酸化膜３を形成する。次に化学的気相成長法により全面
に多結晶シリコン膜を成長し、これにリン拡散で高濃度
のリンを導入する。次に、この多結晶シリコン膜をパタ
ーニングして、ＭＯＳトランジスタのゲート電極４及び
ＭＯＳコンデンサの上部電極４を形成する。次にフォト
リソグラフィにより、内部回路及び入出力部のＮチャネ
ルＭＯＳトランジスタ領域に開孔部を持つフォトレジス
ト３１のパターンを形成し、中エネルギーで５×１０13
ｃｍ-2程度のドーズ量のリンのイオン注入を行い、Ｎ型
低濃度ソース・ドレイン拡散層９を形成する（図４）。
この際、内部回路のＮチャネルＭＯＳトランジスタにお
いては、Ｎ型低濃度ソース・ドレイン拡散層９がゲート
電極４に対して自己整合的に形成されるが、入出力部の
ＮチャネルＭＯＳトランジスタにおいては、前記Ｎ型ソ
ース・ドレイン拡散層２１に埋もれる形となり、拡散層
の抵抗を若干下げる程度の意味合いしかない。
集積回路の製造方法を説明する、本発明の第三の実施例
の工程断面図である。図３では、図１と同様左から順に
ＭＯＳコンデンサ、内部回路のＮチャネルＭＯＳトラン
ジスタ、入出力部のＮチャネルＭＯＳトランジスタを形
成する。先ずＰ型半導体基板１の主面に、公知の選択酸
化技術を用いてフィールド絶縁膜２を形成する。次に将
来能動領域となる部分の半導体基板表面を露光させ、表
面を熱酸化して薄い犠牲酸化膜２９を形成する。次にフ
ォトリソグラフィにより、ＭＯＳコンデンサ部の入出力
部ＮチャネルＭＯＳトランジスタのソース・ドレイン部
に開孔部を持つフォトレジスト３０のパターンを形成
し、中エネルギーで１×１０14から１×１０15ｃｍ-2程
度のドーズ量のリンのイオン注入を行い、Ｎ型コンデン
サ拡散層２０とＮ型ソース・ドレイン拡散層２１を同時
に形成する（図３）。続いて、前記フォトレジスト３０
を剥離した後、犠牲酸化膜２９を除去し、改めてゲート
酸化膜３を形成する。次に化学的気相成長法により全面
に多結晶シリコン膜を成長し、これにリン拡散で高濃度
のリンを導入する。次に、この多結晶シリコン膜をパタ
ーニングして、ＭＯＳトランジスタのゲート電極４及び
ＭＯＳコンデンサの上部電極４を形成する。次にフォト
リソグラフィにより、内部回路及び入出力部のＮチャネ
ルＭＯＳトランジスタ領域に開孔部を持つフォトレジス
ト３１のパターンを形成し、中エネルギーで５×１０13
ｃｍ-2程度のドーズ量のリンのイオン注入を行い、Ｎ型
低濃度ソース・ドレイン拡散層９を形成する（図４）。
この際、内部回路のＮチャネルＭＯＳトランジスタにお
いては、Ｎ型低濃度ソース・ドレイン拡散層９がゲート
電極４に対して自己整合的に形成されるが、入出力部の
ＮチャネルＭＯＳトランジスタにおいては、前記Ｎ型ソ
ース・ドレイン拡散層２１に埋もれる形となり、拡散層
の抵抗を若干下げる程度の意味合いしかない。
【００３１】続いて、フォトレジスト３１を剥離した
後、化学的気相成長法により、シリコン酸化膜を２００
０から３０００オングストローム程度堆積させる。次に
窒素雰囲気中でアニールを行い、導入した不純物の押込
み、活性化を行う。次に異方性の酸化膜ドライエッチン
グを行い、サイドスペーサ１２を形成する（図５）。続
いて、フォトリソグラフィにより、内部回路及び入出力
部のＮチャネルＭＯＳトランジスタ領域に開孔部をもつ
フォトレジスト３２のパターンを形成し、中エネルギー
で３×１０15ｃｍ-2程度のドーズ量のヒ素のイオン注入
を行い、Ｎ型高濃度ソース・ドレイン拡散層８を形成す
る（図６）。この際、内部回路のＮチャネルＭＯＳトラ
ンジスタにおいては、Ｎ型高濃度ソース・ドレイン拡散
層８がサイドスペーサ１２に対して自己整合的に形成さ
れるが、入出力部のＮチャネルＭＯＳトランジスタにお
いては、前記Ｎ型ソース・ドレイン拡散層２１に埋もれ
る形になり、拡散層の抵抗を下げる意味合いしかない。
この後、フォトレジスト３２を剥離し、通常のＣＭＯＳ
集積回路の製造方法と同様、層間絶縁膜を成膜し、コン
タクト孔を開孔し、各端子電極を形成することにより、
図１に示した半導体装置を製造することができる。
後、化学的気相成長法により、シリコン酸化膜を２００
０から３０００オングストローム程度堆積させる。次に
窒素雰囲気中でアニールを行い、導入した不純物の押込
み、活性化を行う。次に異方性の酸化膜ドライエッチン
グを行い、サイドスペーサ１２を形成する（図５）。続
いて、フォトリソグラフィにより、内部回路及び入出力
部のＮチャネルＭＯＳトランジスタ領域に開孔部をもつ
フォトレジスト３２のパターンを形成し、中エネルギー
で３×１０15ｃｍ-2程度のドーズ量のヒ素のイオン注入
を行い、Ｎ型高濃度ソース・ドレイン拡散層８を形成す
る（図６）。この際、内部回路のＮチャネルＭＯＳトラ
ンジスタにおいては、Ｎ型高濃度ソース・ドレイン拡散
層８がサイドスペーサ１２に対して自己整合的に形成さ
れるが、入出力部のＮチャネルＭＯＳトランジスタにお
いては、前記Ｎ型ソース・ドレイン拡散層２１に埋もれ
る形になり、拡散層の抵抗を下げる意味合いしかない。
この後、フォトレジスト３２を剥離し、通常のＣＭＯＳ
集積回路の製造方法と同様、層間絶縁膜を成膜し、コン
タクト孔を開孔し、各端子電極を形成することにより、
図１に示した半導体装置を製造することができる。
【００３２】この様に、本実施例の製造方法では、入出
力部のＮチャネルＭＯＳトランジスタのドレインを、Ｍ
ＯＳコンデンサの下部電極であるＮ型拡散層と同時に形
成することにより、従来の製造方法で必要としていた、
入出力部のＮチャネルＭＯＳトランジスタのサイドスペ
ーサのみ除去するためのフォトリソグラフィ工程を省く
ことができ、且つ静電破壊強度を従来並みに高く保つこ
とができる。
力部のＮチャネルＭＯＳトランジスタのドレインを、Ｍ
ＯＳコンデンサの下部電極であるＮ型拡散層と同時に形
成することにより、従来の製造方法で必要としていた、
入出力部のＮチャネルＭＯＳトランジスタのサイドスペ
ーサのみ除去するためのフォトリソグラフィ工程を省く
ことができ、且つ静電破壊強度を従来並みに高く保つこ
とができる。
【００３３】図７〜図１１は、前記第二の実施例で示し
た集積回路の製造方法を説明する、本発明の第四の実施
例の工程断面図である。図７〜図１１では、図２と同
様、左から順に縦型ＮＰＮトランジスタ、内部回路のＮ
チャネルＭＯＳトランジスタ、入出力部のＮチャネルＭ
ＯＳトランジスタを形成する。先ずＰ型半導体基板１の
主面に、Ｎ型埋込み層２２を形成した後Ｎ型エピタキシ
ャル層２３を堆積させる。次に、エピタキシャル表面に
薄いシリコン酸化膜３３を堆積した後、内部回路及び入
出力部のＮチャネルＭＯＳトランジスタ形成領域と、バ
イポーラ・トランジスタの周囲にボロンをイオン注入し
てＰ型ウェル１３を形成する。次に、Ｐ型ウェル形成時
と同様、フォトリソグラフィにより、縦型ＮＰＮトラン
ジスタのコレクタ部と入出力部ＮチャネルＭＯＳトラン
ジスタのソース・ドレイン部に開孔部をもつフォトレジ
スト３４のパターンを形成し、５×１０15ｃｍ-2程度の
ドーズ量のリンあるいはヒ素をイオン注入して、Ｎ型コ
レクタ拡散層２４とＮ型ソース・ドレイン拡散層２８を
同時に形成する（図７）。続いて、前記フォトレジスト
３４を剥離した後、公知の選択酸化技術によりフィール
ド絶縁膜２を形成する。また、この時の熱処理でＰ型ウ
ェル１３等の拡散層の押込みが進行し、Ｐ型ウェル１３
はＰ型半導体基板１へ接触するため、バイポーラ・トラ
ンジスタはＮ型エピタキシャル層２３の島として接合分
離される（図８）。続いて、ゲート酸化膜３、ゲート電
極を形成した後第三の実施例と同様に、内部回路のＮチ
ャネルＭＯＳトランジスタのＮ型低濃度ソース・ドレイ
ン拡散層９を形成する（図９）。続いて、通常のバイポ
ーラ集積回路の製造方法と同様、Ｎ型エミッタ拡散層２
５、Ｐ型ベース拡散層２６、Ｐ型外部ベース拡散層２７
を形成する（図１０）。続いて、第三の実施例と同様
に、内部回路のＮチャネルＭＯＳトランジスタのＮ型高
濃度ソース・ドレイン拡散層８を形成する（図１１）。
続いて、フォトレジスト３６を剥離し、層間絶縁膜を成
膜し、コンタクト孔を開孔し、各端子電極を形成するこ
とにより、図２に示した半導体装置を製造することがで
きる。
た集積回路の製造方法を説明する、本発明の第四の実施
例の工程断面図である。図７〜図１１では、図２と同
様、左から順に縦型ＮＰＮトランジスタ、内部回路のＮ
チャネルＭＯＳトランジスタ、入出力部のＮチャネルＭ
ＯＳトランジスタを形成する。先ずＰ型半導体基板１の
主面に、Ｎ型埋込み層２２を形成した後Ｎ型エピタキシ
ャル層２３を堆積させる。次に、エピタキシャル表面に
薄いシリコン酸化膜３３を堆積した後、内部回路及び入
出力部のＮチャネルＭＯＳトランジスタ形成領域と、バ
イポーラ・トランジスタの周囲にボロンをイオン注入し
てＰ型ウェル１３を形成する。次に、Ｐ型ウェル形成時
と同様、フォトリソグラフィにより、縦型ＮＰＮトラン
ジスタのコレクタ部と入出力部ＮチャネルＭＯＳトラン
ジスタのソース・ドレイン部に開孔部をもつフォトレジ
スト３４のパターンを形成し、５×１０15ｃｍ-2程度の
ドーズ量のリンあるいはヒ素をイオン注入して、Ｎ型コ
レクタ拡散層２４とＮ型ソース・ドレイン拡散層２８を
同時に形成する（図７）。続いて、前記フォトレジスト
３４を剥離した後、公知の選択酸化技術によりフィール
ド絶縁膜２を形成する。また、この時の熱処理でＰ型ウ
ェル１３等の拡散層の押込みが進行し、Ｐ型ウェル１３
はＰ型半導体基板１へ接触するため、バイポーラ・トラ
ンジスタはＮ型エピタキシャル層２３の島として接合分
離される（図８）。続いて、ゲート酸化膜３、ゲート電
極を形成した後第三の実施例と同様に、内部回路のＮチ
ャネルＭＯＳトランジスタのＮ型低濃度ソース・ドレイ
ン拡散層９を形成する（図９）。続いて、通常のバイポ
ーラ集積回路の製造方法と同様、Ｎ型エミッタ拡散層２
５、Ｐ型ベース拡散層２６、Ｐ型外部ベース拡散層２７
を形成する（図１０）。続いて、第三の実施例と同様
に、内部回路のＮチャネルＭＯＳトランジスタのＮ型高
濃度ソース・ドレイン拡散層８を形成する（図１１）。
続いて、フォトレジスト３６を剥離し、層間絶縁膜を成
膜し、コンタクト孔を開孔し、各端子電極を形成するこ
とにより、図２に示した半導体装置を製造することがで
きる。
【００３４】本実施例は、ＬＤＤ−ＢｉＭＯＳ集積回路
の場合について、第三の実施例では入出力部のＮチャネ
ルＭＯＳトランジスタのドレインを、ＭＯＳコンデンサ
のＮ型コンデンサ拡散層で形成していたところを、縦型
ＮＰＮトランジスタのＮ型コレクタ拡散層で置き替えた
ものである。本実施例においても、従来の製造方法で必
要としていた、入出力部のＮチャネルＭＯＳトランジス
タのサイドスペーサのみ除去するためのフォトリソグラ
フィ工程を省くことができ、且つ静電破壊強度を従来並
みに高く保つことができる。
の場合について、第三の実施例では入出力部のＮチャネ
ルＭＯＳトランジスタのドレインを、ＭＯＳコンデンサ
のＮ型コンデンサ拡散層で形成していたところを、縦型
ＮＰＮトランジスタのＮ型コレクタ拡散層で置き替えた
ものである。本実施例においても、従来の製造方法で必
要としていた、入出力部のＮチャネルＭＯＳトランジス
タのサイドスペーサのみ除去するためのフォトリソグラ
フィ工程を省くことができ、且つ静電破壊強度を従来並
みに高く保つことができる。
【００３５】
【発明の効果】以上説明したように本発明は、ＬＤＤ構
造のＮチャネルＭＯＳトランジスタを含む半導体装置に
おいて、入出力部のＮチャネルＭＯＳトランジスタのド
レインを、ＭＯＳコンデンサの下部電極であるＮ型コン
デンサ拡散層、あるいは縦型ＮＰＮトランジスタのＮ型
コレクタ拡散層と同時に形成したので、従来の製造方法
で必要としていた、入出力部のＮチャネルＭＯＳトラン
ジスタのサイドスペーサのみ除去するためのフォトリソ
グラフィ工程を省くことができ、且つ静電破壊強度を従
来並みに高く保つことができるという結果を有する。
造のＮチャネルＭＯＳトランジスタを含む半導体装置に
おいて、入出力部のＮチャネルＭＯＳトランジスタのド
レインを、ＭＯＳコンデンサの下部電極であるＮ型コン
デンサ拡散層、あるいは縦型ＮＰＮトランジスタのＮ型
コレクタ拡散層と同時に形成したので、従来の製造方法
で必要としていた、入出力部のＮチャネルＭＯＳトラン
ジスタのサイドスペーサのみ除去するためのフォトリソ
グラフィ工程を省くことができ、且つ静電破壊強度を従
来並みに高く保つことができるという結果を有する。
【図１】本発明の第一の実施例の構造断面図である。
【図２】本発明の第二の実施例の構造断面図である。
【図３】本発明の第三の実施例の工程断面図である。
【図４】本発明の第三の実施例の工程断面図である。
【図５】本発明の第三の実施例の工程断面図である。
【図６】本発明の第三の実施例の工程断面図である。
【図７】本発明の第四の実施例の工程断面図である。
【図８】本発明の第四の実施例の工程断面図である。
【図９】本発明の第四の実施例の工程断面図である。
【図１０】本発明の第四の実施例の工程断面図である。
【図１１】本発明の第四の実施例の工程断面図である。
【図１２】従来技術の工程断面図である。
【図１３】従来技術の工程断面図である。
【図１４】従来技術の工程断面図である。
【図１５】従来技術の工程断面図である。
【図１６】従来技術の工程断面図である。
【図１７】従来技術の工程断面図である。
【図１８】従来技術の工程断面図である。
【図１９】従来技術の工程断面図である。
【図２０】従来技術の工程断面図である。
【図２１】従来技術の工程断面図である。
【図２２】従来技術の工程断面図である。
１ Ｐ型半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 厚い側面酸化膜 ７ 薄い側面酸化膜 ８ Ｎ型高濃度ソース・ドレイン拡散層 ９ Ｎ型低濃度ソース・ドレイン拡散層 １０ 層間絶縁膜 １１ 端子電極 １２ サイドスペーサ １３ Ｐ型ウェル １４ Ｐ型チャネルストッパ １６ Ｎ型ベース拡散層 １７ Ｐ型エミッタ拡散層 １９ Ｎ型外部ベース拡散層 ２０ Ｎ型コンデンサ拡散層 ２１ Ｎ型ソース・ドレイン拡散層 ２２ Ｎ型埋込み層 ２３ Ｎ型エピタキシャル層 ２４ Ｎ型コレクタ拡散層 ２５ Ｎ型エミッタ拡散層 ２６ Ｐ型ベース拡散層 ２７ Ｐ型外部ベース拡散層 ２８ Ｎ型ソース・ドレイン拡散層 ２９ 犠牲酸化膜 ３３ シリコン酸化膜 ６，１５，１８，３０，３１，３２，３４，３５，３６
フォトレジスト
フォトレジスト
Claims (4)
- 【請求項１】ＭＯＳコンデンサと内部回路のＮチャネル
ＭＯＳトランジスタと入出力部のＮチャネルＭＯＳトラ
ンジスタとを備え、内部回路のＮチャネルＭＯＳトラン
ジスタのソース・ドレインが、低濃度ドレイン拡散層と
高濃度ドレイン拡散層によるＬＤＤ構造になっている半
導体装置の製造方法において、 ＭＯＳコンデンサの下部電極となるＮ型拡散層と入出力
部のＮチャネルＭＯＳトランジスタのソース・ドレイン
となるＮ型拡散層とを形成する工程と、 ゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する 工程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】縦型ＮＰＮトランジスタと内部回路のＮチ
ャネルＭＯＳトランジスタと入出力部のＮチャネルＭＯ
Ｓトランジスタとを備え、内部回路のＮチャネルＭＯＳ
トランジスタのソース・ドレインが、低濃度ドレイン拡
散層と高濃度ドレイン拡散層によるＬＤＤ構造になって
いる半導体装置の製造方法において、 縦型ＮＰＮトランジスタのＮ型コレクタとなるＮ型拡散
層と入出力部のＮチャネルＭＯＳトランジスタのソース
・ドレインとなるＮ型拡散層とを形成する工程と、 ゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＭＯＳコンデンサの上部電極および内
部回路のＮチャネルＭＯＳトランジスタのゲート電極を
形成すると同時に、入出力部のＮチャネルＭＯＳトラン
ジスタのゲート電極をゲート電極形成前に形成したソー
ス・ドレイン領域にオーバーラップするように大きく形
成する 工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に低濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
に、ゲート電極に対して自己整合的に低濃度ソース・ド
レイン拡散層を形成する工 程と、 内部回路のＮチャネルＭＯＳトランジスタと入出力部の
ＮチャネルＭＯＳトランジスタのゲート電極にサイドス
ペーサを形成する工程と、内部回路のＮチャネルＭＯＳトランジスタ領域と入出力
部のＮチャネルＭＯＳトランジスタ領域に高濃度の不純
物を導入し、内部回路のＮチャネルＭＯＳトランジスタ
にサイドスペーサに対して自己整合的に高濃度ソース・
ドレイン拡散層を形成する 工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】内部回路および入出力部の前記Ｎチャネル
ＭＯＳトランジスタをＰチャネルＭＯＳトランジスタに
置き換えたことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】前記縦型ＮＰＮトランジスタを縦型ＰＮＰ
トランジスタに置き換え、内部回路および入出力部の前
記ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳト
ランジスタに置き換えたことを特徴とする請求項２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314596A JP2705546B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314596A JP2705546B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169845A JPH07169845A (ja) | 1995-07-04 |
| JP2705546B2 true JP2705546B2 (ja) | 1998-01-28 |
Family
ID=18055207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314596A Expired - Fee Related JP2705546B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4636785B2 (ja) * | 2003-08-28 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4299024A (en) * | 1980-02-25 | 1981-11-10 | Harris Corporation | Fabrication of complementary bipolar transistors and CMOS devices with poly gates |
| JPS60211870A (ja) * | 1984-04-05 | 1985-10-24 | Toshiba Corp | 相補型半導体装置 |
| JPS61120459A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
-
1993
- 1993-12-15 JP JP5314596A patent/JP2705546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169845A (ja) | 1995-07-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |