CN113948571B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中结构包括：位于所述场氧层表面的第一栅场板、第二栅场板和电阻层，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一栅场板还延伸至所述体区表面上，所述第二栅场板相对于所述第一栅场板远离所述体区，所述电阻层包括高压端和低压端，所述高压端与所述第二栅场板相邻，所述低压端与所述第一栅场板相邻；位于所述衬底内的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述第一栅场板和所述场氧层一侧的所述体区内，所述漏区位于所述第一栅场板和所述场氧层另一侧的深阱区内；第一导电结构，所述第一导电结构使所述漏区、所述第二栅场板和所述高压端电互连，提高了芯片的集成度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
BCD(Bipolar-CMOS-DMOS)工艺一种单片集成工艺技术，该技术在同一芯片上制作双极晶体管(Bipolar Junction Transistor，BJT)器件、互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)器件和双扩散金属氧化物半导体(Double-diffused Metal-Oxide Semiconductor，DMOS)器件的工艺。采用BCD工艺制造的器件广泛应用于电源管理、显示驱动、汽车电子、工业控制等领域。
目前高压BCD工艺中，采用LDMOS(Lateral Double-Diffused Metal OxideSemiconductor Field Effect Transistor,横向双扩散金属氧化物半导体场效应晶体管)器件作为耐压器件。然而，在实际电路应用中，需要一种超高压电阻，做分压采样使用。所述超高压电阻通常是独立于超高压LDMOS器件之外的，需要额外占用芯片面积。
因此，现有的高压BCD工艺有待进一步改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底具有第一导电类型；位于所述衬底内的深阱区，所述深阱区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；位于所述深阱区表面形成场氧层；位于所述场氧层一侧的深阱区内的体区，所述体区具有第一导电类型；位于所述场氧层表面的第一栅场板、第二栅场板和电阻层，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一栅场板还延伸至所述体区表面上，所述第二栅场板相对于所述第一栅场板远离所述体区，所述电阻层包括高压端和低压端，所述高压端与所述第二栅场板相邻，所述低压端与所述第一栅场板相邻；位于所述衬底内的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述第一栅场板和所述场氧层一侧的所述体区内，所述漏区位于所述第一栅场板和所述场氧层另一侧的深阱区内；位于所述体区内，且与所述源区相邻的沟道引出区，所述沟道引出区具有第一导电类型，且所述沟道引出区较所述源区远离所述场氧层；第一导电结构，所述第一导电结构使所述漏区、所述第二栅场板和所述高压端电互连。
可选的，包括：所述衬底包括沿第一方向排布的第一区、第二区和第三区；所述源区包围所述漏区，所述漏区包括位于第一区的第一漏区、位于所述第二区与所述第一漏区相接的若干第二漏区、以及位于所述第三区与所述第二漏区相接的若干第三漏区，一个第二漏区对应一个第三漏区，所述第一漏区沿第二方向延伸，所述第二漏区平行于所述第一方向且沿所述第二方向排布；所述第二栅场板包括位于第一区的第一栅部、位于所述第二漏区外侧的若干第一线栅部和位于所述第三区的第二栅部，一个所述第二漏区对应两条第一线栅部，所述若干第一线栅部平行于所述第一方向，且沿第二方向排布，所述第一栅部、所述第二栅部使所述若干第一线栅部连接到一起，并环绕设置于所述漏区外侧；位于所述源区内侧的所述第一栅场板，所述第一栅场板包括位于第一区的第三栅部、位于所述第二漏区外侧的若干第二线栅部和位于所述第三区的第四栅部，一个所述第二漏区对应两条第二线栅部，所述若干第二线栅部平行于所述第一方向，且沿第二方向排布，所述第三栅部、所述第四栅部使所述若干第二线栅部连接到一起，并环绕设置于所述第二栅场板外侧；位于相邻位于所述第一栅场板和所述第二栅场板之间的电阻层，所述电阻层的高压端与所述第二栅场板电连接，所述电阻层的低压端穿过源区与外界电路电连接。
可选的，所述第二方向与所述第一方向垂直。
可选的，位于所述第一栅部和所述第三栅部之间，且在所述第一漏区朝向第二漏区一侧的耐压区；所述电阻层位于所述耐压区外。
可选的，所述电阻层包括呈U型分布的若干电阻线，各电阻线自内向外依次环绕在所述第二栅场板外侧，且各电阻线之间相互连接，所述高压端位于最内侧的电阻线的端部，所述低压端位于最外侧的电阻线端部。
可选的，所述若干电阻线环绕设置于一个第二漏区以及相接的第三漏区的外侧。
可选的，所述电阻层的高压端距离所述第二栅场板的尺寸范围为0.1微米至10微米。
可选的，所述电阻层的低压端距离所述第一栅场板的尺寸范围为0.1微米至10微米。
可选的，所述第一栅场板的材料包括多晶硅；所述第二栅场板的材料包括多晶硅；所述电阻层的材料包括多晶硅。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有第一导电类型；在所述衬底内形成深阱区，所述深阱区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；在所述深阱区表面形成场氧层；在所述场氧层一侧的深阱区内形成体区，所述体区具有第一导电类型；在所述场氧层表面形成第一栅场板、第二栅场板和电阻层，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一栅场板还延伸至所述体区表面上，所述第二栅场板相对于所述第一栅场板远离所述体区，所述电阻层包括高压端和低压端，所述高压端与所述第二栅场板相邻，所述低压端与所述第一栅场板相邻；在所述衬底内形成的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述第一栅场板和所述场氧层一侧的所述体区内，所述漏区位于所述第一栅场板和所述场氧层另一侧的深阱区内；在所述体区内形成与所述源区相邻的沟道引出区，所述沟道引出区具有第一导电类型，且所述沟道引出区较所述源区远离所述场氧层；形成所述源区、漏区、所述沟道引出区后，形成第一导电结构，所述第一导电结构使所述高压端、所述第二栅场板和所述漏区电连接。
可选的，在形成所述源区、漏区、所述沟道引出区后，且形成所述第一导电结构前，还包括：形成所述衬底内的衬底引出区，所述衬底引出区具有第一导电类型，所述衬底引出区位于所述深阱区外，且与所述源区相邻。
可选的，形成所述源区、漏区、所述沟道引出区后，形成导电层，所述导电层包括所述第一导电结构；所述导电层还包括第二导电结构、第三导电结构、第四导电结构和第五导电结构，所述第二导电结构与所述衬底引出区电连接，所述第三导电结构使所述沟道引出区与所述源区电互连，所述第四导电结构与所述第一栅场板电连接，所述第五导电结构与所述低压端电连接。
可选的，所述导电层的形成方法包括：在所述衬底表面形成介质层；在所述介质层内形成开口，以及所述开口内的接触孔，所述接触孔底部分别暴露出所述第一栅场板、所述第二栅场板、所述高压端、所述低压端、所述源区、所述漏区、所述沟道引出区、所述衬底引出区表面；在所述接触孔和所述开口内形成所述导电层。
可选的，所述场氧层的形成工艺包括局部氧化隔离工艺。
可选的，所述第一栅场板、所述第二栅场板和所述电阻层的形成方法包括：在所述衬底和所述场氧层表面形成栅极材料层；在所述栅极材料层表面形成图形化的掩膜层；以所述掩膜层为掩膜，刻蚀所述栅极材料层，形成所述第一栅场板、所述第二栅场板和所述电阻层。
现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，以深阱区、场氧层、第一栅场板、第二栅场板、源区、漏区等形成LDMOS器件，以场氧层、电阻层、深阱区、源区、第二栅场板等形成电阻器件，其中场氧层、深阱区、源区、第二栅场板为LDMOS器件和电阻器件共用，且所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一导电结构使所述高压端、所述第二栅场板和所述漏区电连接，从而使电阻器件从位置上集成在LDMOS器件中，故而，减少了占用芯片的面积，提高了芯片的集成度。
进一步，由于耐压区的内部结构非常复杂，所述电阻层分布于所述耐压区外，可减少对电场分布的扰乱，进而提高击穿电压的稳定性。
进一步，所述电阻层的材料包括多晶硅。所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于提高LDMOS器件漂移区电场分布。
进一步，所述若干电阻线环绕设置于一个一个第二漏区以及相接的第三漏区的外侧，所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于优化所形成第三区上LDMOS器件的电场。
本发明技术方案提供的半导体结构的形成方法中，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一导电结构使所述漏区、所述第二栅场板和所述高压端电互连，以深阱区、场氧层、第一栅场板、第二栅场板、源区、漏区等形成LDMOS器件，以场氧层、电阻层、深阱区、源区、第二栅场板等形成电阻器件，其中场氧层、深阱区、源区、第二栅场板为LDMOS器件和电阻器件共用，且所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一导电结构使所述高压端、所述第二栅场板和所述漏区电连接，从而使电阻器件从位置上集成在LDMOS器件中，故而，减少了占用芯片的面积，提高了芯片的集成度。
附图说明
图1是一种LDMOS器件的剖面结构示意图；
图2是一种超高压电阻器件的剖面结构示意图；
图3至图10是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，采用现有的BCD工艺形成的器件，性能亟需提升。现结合一种现有BCD工艺形成的LDMOS器件和超高压电阻器件进行说明分析。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一种LDMOS器件的剖面结构示意图。
请参考图1，所述LDMOS器件包括：衬底101，所述衬底101具有第一导电类型；位于所述衬底101内的深阱区102，所述深阱区102具有第二导电类型；位于所述深阱区102表面的场氧层103；位于所述场氧层103一侧的深阱区102内的体区104，所述体区104具有第一导电类型；位于所述场氧层103另一侧的深阱区102内的漏区105，所述漏区105具有第二导电类型；位于所述场氧层103表面的第一栅场板106和第二栅场板107，所述第一栅场板106还延伸至所述体区104的部分表面,所述第二栅场板107位于所述第一栅场板106和所述漏区105之间；位于所述第一栅场板106一侧的所述体区104内的源区108和与所述源区108相邻的沟道引出区109，所述沟道引出区109相对于所述源区108远离所述场氧层103，所述沟道引出区109具有第一导电类型，所述源区108具有第二导电类型；位于所述衬底101内的衬底引出区110，所述衬底引出区110具有第一导电类型，且所述衬底引出区110位于所述深阱区102以外；位于衬底101表面的介质层(图中未标出)，所述介质层内具有导电层，所述导电层包括第一导电结构111、第二导电结构112，第三导电结构113、第四导电结构114和第五导电结构115，所述第一导电结构111与所述衬底引出区110电连接，所述第二导电结构112使所述沟道引出区109和所述源区108电连接，所述第三导电结构113与所述第一栅场板106电连接，所述第四导电结构114使所述漏区105和所述第二栅场板107电连接。
图2是一种超高压电阻器件的剖面结构示意图。
请参考图2，所述超高压电阻器件包括：衬底301，所述衬底301具有第一导电类型；位于所述衬底301内的深阱区302，所述深阱区302具有第二导电类型，所述第二导电类型与所述第一导电类型相反；位于所述深阱区302表面的场氧层303，所述场氧层303还延伸至所述深阱区302外的衬底301表面；位于所述场氧层303另一侧的深阱区302内的掺杂区304，所述掺杂区304具有第二导电类型；位于所述场氧层303另一侧的所述衬底301内的衬底引出区305，所述衬底引出区305具有第二导电类型；位于所述场氧层303表面的多晶硅电阻和栅场板308，所述多晶硅电阻包括低压端306和高压端307,所述栅场板308位于所述高压端307和所述掺杂区304之间，所述低压端306相对于所述高压端307远离所述掺杂区304；位于衬底301表面的介质层(图中未标出)，所述介质层内具有导电层，所述导电层包括第一导电结构309、第二导电结构310，第三导电结构311，所述第一导电结构309使所述掺杂区304与所述栅场板308、所述高压端307电连接，所述第二导电结构310与所述衬底引出区305电连接，所述第三导电结构311连接所述低压端306。
图1和图2分别示出了超高压LDMOS器件和超高压电阻器件的结构。在用于分压采用使用时，需要集成超高压LDMOS器件和超高压电阻器件。通常地，在超高压LDMOS器件之外区域形成所述超高压电阻器件，两者结构独立，会导致占用芯片的面积较大，不利于芯片的集成。
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，将超高压电阻器件集成在所述超高压LDMOS器件内部，减少了占用芯片的面积，提高了芯片的集成化水平。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图3和图4，图4为俯视结构示意图，图3是图4中沿DD1方向的剖面结构示意图，提供衬底201，所述衬底201具有第一导电类型；在所述衬底内形成深阱区202，所述深阱区202具有第二导电类型，所述第二导电类型与所述第一导电类型相反。
本实施例中，所述衬底用于形成NLDMOS器件，所述第一导电类型为P型，所述第二导电类型为N型。其他实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
在此，需要说明的是，图4以及后续的图6、图8和图10仅示出了深阱区202区域的器件。
请继续参考图3和图4，在所述深阱区202表面形成场氧层203；在所述场氧层203一侧的深阱区202内形成体区204，所述体区204具有第一导电类型。
本实施例中，所述体区204的导电类型为P型。其他实施例中，所述体区204的导电类型为N型。
所述场氧层203的形成工艺包括局部氧化隔离工艺。
本实施例中，所述场氧层203的形成方法包括：在所述衬底201表面形成掩蔽层(图中未标出)，所述掩蔽层暴露出部分衬底201表面；采用湿氧工艺在暴露出的所述衬底201表面形成所述场氧层203；形成所述场氧层203后，去除所述掩蔽层。
所述掩蔽层的材料为氮化硅。
后续，在所述衬底201内形成的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述场氧层203一侧的所述体区204内，所述漏区位于所述场氧层203另一侧的深阱区202内。本实施例中，具体地，在所述场氧层203环绕包围的所述区域A中形成所述源区。
本实施例中，所述衬底201包括沿第一方向X排布的第一区I、第二区II和第三区III。所述区域A为形成漏区占据空间，所述区域A位于所述第一区I、所述第二区II和所述第三区III。
后续，所形成的半导体结构中，源区包围漏区，所述漏区包括位于第一区I的第一漏区、位于所述第二区II与所述第一漏区相接的若干第二漏区、以及位于所述第三区III与所述第二漏区相接的若干第三漏区，一个第二漏区对应一个第三漏区，所述第一漏区沿第二方向Y延伸，所述第二漏区平行于所述第一方向X且沿所述第二方向Y排布。
本实施例中，所述第二漏区的数量为2个，相应的，所述第三漏区的数量为2个。其他实施例中，所述第二漏区的数量可以为大于2个的任意数，相应的，所述第三漏区的数量也可以大于2个的任意数，且所述第三漏区的数量与所述第二漏区的数量相同。
所述第二方向Y与所述第一方向X垂直。
请参考图5和图6，图6是图5的俯视结构示意图，图5为图6中沿DD1方向的剖面结构示意图，在所述场氧层203表面形成第一栅场板205、第二栅场板206和电阻层，所述电阻层位于所述第一栅场板205和所述第二栅场板206之间，所述第一栅场板205还延伸至所述体区204表面上，所述第二栅场板206相对于所述第一栅场板205远离所述体区204，所述电阻层包括高压端207和低压端208，所述高压端207与所述第二栅场板206相邻，所述低压端208与所述第一栅场板205相邻。
本实施例中，所述第二栅场板206包括位于第一区I的第一栅部206a、位于所述第二漏区外侧的若干第一线栅部206b和位于所述第三区III的第二栅部206c，一个所述第二漏区对应两条第一线栅部206b，所述若干第一线栅部206b平行于所述第一方向X，且沿第二方向Y排布，所述第一栅部206a、所述第二栅部206c使所述若干第一线栅部206b连接到一起，并环绕设置于所述漏区外侧。
所述第一栅场板205包括位于第一区I的第三栅部205a、位于所述第二漏区外侧的若干第二线栅部205b和位于所述第三区III的第四栅部205c，一个所述第二漏区对应两条第二线栅部205b，所述若干第二线栅部205b平行于所述第一方向X，且沿第二方向Y排布，所述第三栅部205a、所述第四栅部205c使所述若干第二线栅部205b连接到一起，并环绕设置于所述第二栅场板206外侧；位于相邻位于所述第一栅场板205和所述第二栅场板206之间的电阻层。
后续，形成导电层，所述导电层使所述电阻层的高压端207与所述第二栅场板206电连接，所述电阻层的低压端208穿过源区与外界电路电连接。
位于所述第一栅部206a和所述第三栅部205a之间，且在所述第一漏区210a朝向第二漏区210b一侧的耐压区B；所述电阻层位于所述耐压区B外。
由于耐压区B的内部结构非常复杂，所述电阻层分布于所述耐压区B外，可减少对电场分布的扰乱，进而提高击穿电压的稳定性。
所述电阻层包括呈U型分布的若干电阻线，各电阻线自内向外依次环绕在所述第二栅场板206外侧，且各电阻线之间相互连接，所述高压端207位于最内侧的电阻线的端部，所述低压端208位于最外侧的电阻线端部。
本实施例中，所述电阻层所包含的电阻线的匝数为3。其他实施例中，所述电阻层所包含的电阻线的匝数可以不作限制，可以根据实际需要调整各电阻线的线宽、线间距以及匝数等，获得不同电阻值的电阻层，以满足不同的分压需要。
本实施例中，所述若干电阻线环绕设置于一个第二漏区210b以及相接的第三漏区210c的外侧。所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于优化所形成第三区上LDMOS器件的电场。
所述电阻层的高压端207距离所述第二栅场板206的尺寸范围为0.1微米至10微米。
所述电阻层的低压端208距离所述第一栅场板205的尺寸范围为0.1微米至10微米。
所述第一栅场板205、所述第二栅场板206和所述电阻层的形成方法包括：在所述衬底201和所述场氧层203表面形成栅极材料层(图中未标出)；在所述栅极材料层表面形成图形化的掩膜层(图中未标出)；以所述掩膜层为掩膜，刻蚀所述栅极材料层，形成所述第一栅场板205、所述第二栅场板206和所述电阻层。
所述第一栅场板205的材料包括多晶硅；所述第二栅场板206的材料包括多晶硅。本实施例中，所述第一栅场板205、所述第二栅场板206和所述电阻层在同一工艺中形成，利于减少工序，降低生产成本。
所述电阻层的材料包括多晶硅。所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于提高LDMOS器件漂移区电场分布。
请参考图7和图8，图8是图7的俯视结构示意图，图7为图8中沿DD1方向的剖面结构示意图，在所述衬底201内形成的源区209和漏区210，所述源区209和所述漏区210具有第二导电类型，所述源区209位于所述第一栅场板205和所述场氧层203一侧的所述体区204内，所述漏区210位于所述第一栅场板205和所述场氧层203另一侧的深阱区202内；在所述体区204内形成与所述源区209相邻的沟道引出区211，所述沟道引出区211具有第一导电类型，且所述沟道引出区211较所述源区209远离所述场氧层203。
所述漏区210和所述体区204之间的区域形成LDMOS器件的漂移区。
本实施例中，所述源区209和所述漏区210的导电类型为N型。其他实施例中，所述源区209和所述漏区210的导电类型为P型。
本实施例中，所述沟道引出区211的导电类型为P型。其他实施例中，所述沟道引出区211的导电类型为N型。
请参考图9和图10，图10为俯视结构示意图，图9为图10中沿DD1方向的剖面结构示意图，形成所述源区209、漏区210、所述沟道引出区211后，形成第一导电结构213，所述第一导电结构213使所述高压端207、所述第二栅场板206和所述漏区210电连接。
至此，以深阱区202、场氧层203、第一栅场板205、第二栅场板206、源区209、漏区210等形成LDMOS器件，以场氧层203、电阻层、深阱区202、源区209、第二栅场板206等形成电阻器件，其中场氧层203、深阱区202、源区209、第二栅场板206为LDMOS器件和电阻器件共用，且所述电阻层位于所述第一栅场板205和所述第二栅场板206之间，所述第一导电结构213使所述高压端207、所述第二栅场板206和所述漏区210电连接，从而使电阻器件从位置上集成在LDMOS器件中，故而，减少了占用芯片的面积，提高了芯片的集成度。
本实施例中，形成所述源区209、漏区210、所述沟道引出区211后，形成导电层，所述导电层包括所述第一导电结构213；所述导电层还包括第二导电结构214、第三导电结构215、第四导电结构216和第五导电结构217，所述第二导电结构与所述衬底引出区214电连接，所述第三导电结构215使所述沟道引出区211与所述源区209电互连，所述第四导电结构216与所述第一栅场板205电连接，所述第五导电结构217与所述低压端208电连接。
所述导电层的形成方法包括：在所述衬底201表面形成介质层(图中未标出)；在所述介质层内形成开口(图中未标出)，以及所述开口内的接触孔(图中未标出)，所述接触孔底部分别暴露出所述第一栅场板205、所述第二栅场板206、所述高压端207、所述低压端208、所述源区209、所述漏区210、所述沟道引出区211、所述衬底引出区212表面；在所述接触孔和所述开口内形成所述导电层。
本实施例中，在形成所述源区209、漏区210、所述沟道引出区211后，且形成所述第一导电结构前，还包括：形成所述衬底201内的衬底引出区212，所述衬底引出区212具有第一导电类型，所述衬底引出区212位于所述深阱区202外，且与所述源区209相邻。
本实施例中，所述衬底引出区212的导电类型为P型。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图9和图10，包括：衬底201，所述衬底201具有第一导电类型；位于所述衬底201内的深阱区202，所述深阱区202具有第二导电类型，所述第二导电类型与所述第一导电类型相反；位于所述深阱区202表面形成场氧层203；位于所述场氧层203一侧的深阱区202内的体区204，所述体区204具有第一导电类型；位于所述场氧层203表面的第一栅场板205、第二栅场板206和电阻层，所述电阻层位于所述第一栅场板205和所述第二栅场板206之间，所述第一栅场板205还延伸至所述体区204表面上，所述第二栅场板206相对于所述第一栅场板205远离所述体区204，所述电阻层包括高压端207和低压端208，所述高压端207与所述第二栅场板206相邻，所述低压端208与所述第一栅场板205相邻；位于所述衬底201内的源区209和漏区210，所述源区209和所述漏区210具有第二导电类型，所述源区209位于所述第一栅场板205和所述场氧层203一侧的所述体区204内，所述漏区210位于所述第一栅场板205和所述场氧层203另一侧的深阱区202内；位于所述体区204内，且与所述源区209相邻的沟道引出区211，所述沟道引出区211具有第一导电类型，且所述沟道引出区211较所述源区209远离所述场氧层203；第一导电结构213，所述第一导电结构213使所述漏区210、所述第二栅场板206和所述高压端207电互连。
至此，以深阱区202、场氧层203、第一栅场板205、第二栅场板206、源区209、漏区210等形成LDMOS器件，以场氧层203、电阻层、深阱区202、源区209、第二栅场板206等形成电阻器件，其中场氧层203、深阱区202、源区209、第二栅场板206为LDMOS器件和电阻器件共用，且所述电阻层位于所述第一栅场板205和所述第二栅场板206之间，所述第一导电结构213使所述高压端207、所述第二栅场板206和所述漏区210电连接，从而使电阻器件从位置上集成在LDMOS器件中，故而，减少了占用芯片的面积，提高了芯片的集成度。
本实施例中，所述半导体结构包括：所述衬底201包括沿第一方向X排布的第一区I、第二区II和第三区III；所述源区209包围所述漏区210，所述漏区210包括位于第一区I的第一漏区210a、位于所述第二区II与所述第一漏区210a相接的若干第二漏区210b、以及位于所述第三区III与所述第二漏区210b相接的若干第三漏区210c，一个第二漏区210b对应一个第三漏区210c，所述第一漏区210a沿第二方向Y延伸，所述第二漏区210b平行于所述第一方向X且沿所述第二方向Y排布；所述第二栅场板206包括位于第一区的第一栅部206a、位于所述第二漏区210b外侧的若干第一线栅部206b和位于所述第三区III的第二栅部206c，一个所述第二漏区210b对应两条第一线栅部206b，所述若干第一线栅部206b平行于所述第一方向X，且沿第二方向Y排布，所述第一栅部206a、所述第二栅部206c使所述若干第一线栅部206b连接到一起，并环绕设置于所述漏区210外侧；位于所述源区209内侧的所述第一栅场板205，所述第一栅场板205包括位于第一区I的第三栅部205a、位于所述第二漏区210b外侧的若干第二线栅部205b和位于所述第三区III的第四栅部205c，一个所述第二漏区210b对应两条第二线栅部205b，所述若干第二线栅部205b平行于所述第一方向X，且沿第二方向Y排布，所述第三栅部205a、所述第四栅部205c使所述若干第二线栅部205b连接到一起，并环绕设置于所述第二栅场板206外侧；位于相邻位于所述第一栅场板205和所述第二栅场板206之间的电阻层，所述电阻层的高压端207与所述第二栅场板206电连接，所述电阻层的低压端208穿过源区209与外界电路电连接。
所述第二方向Y与所述第一方向X垂直。
位于所述第一栅部206a和所述第三栅部205a之间，且在所述第一漏区210a朝向第二漏区210b一侧的耐压区B；所述电阻层位于所述耐压区B外。由于耐压区B的内部结构非常复杂，所述电阻层分布于所述耐压区B外，可减少对电场分布的扰乱，进而提高击穿电压的稳定性。
本实施例中，所述电阻层包括呈U型分布的若干电阻线，各电阻线自内向外依次环绕在所述第二栅场板206外侧，且各电阻线之间相互连接，所述高压端207位于最内侧的电阻线的端部，所述低压端208位于最外侧的电阻线端部。
本实施例中，所述电阻层所包含的电阻线的匝数为3。其他实施例中，所述电阻层所包含的电阻线的匝数可以不作限制，可以根据实际需要调整各电阻线的线宽、线间距以及匝数等，获得不同电阻值的电阻层，以满足不同的分压需要。
本实施例中，所述若干电阻线环绕设置于一个第二漏区210b以及相接的第三漏区210c的外侧。所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于优化所形成第三区III上LDMOS器件的电场。
所述电阻层的高压端207距离所述第二栅场板206的尺寸范围为0.1微米至10微米。
所述电阻层的低压端208距离所述第一栅场板205的尺寸范围为0.1微米至10微米。
所述第一栅场板205的材料包括多晶硅；所述第二栅场板206的材料包括多晶硅；所述电阻层的材料包括多晶硅。
所述电阻层可以起到LDMOS器件的多晶硅场板的作用，有利于提高LDMOS器件漂移区电场分布。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有第一导电类型，所述衬底包括沿第一方向排布的第一区、第二区和第三区；
位于所述衬底内的深阱区，所述深阱区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；
位于所述深阱区表面形成场氧层；
位于所述场氧层一侧的深阱区内的体区，所述体区具有第一导电类型；
位于所述场氧层表面的第一栅场板、第二栅场板和电阻层，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一栅场板还延伸至所述体区表面上，所述第二栅场板相对于所述第一栅场板远离所述体区，所述电阻层包括高压端和低压端，所述高压端与所述第二栅场板相邻，所述低压端与所述第一栅场板相邻；
位于所述衬底内的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述第一栅场板和所述场氧层一侧的所述体区内，所述漏区位于所述第一栅场板和所述场氧层另一侧的深阱区内，所述源区包围所述漏区，所述漏区包括位于第一区的第一漏区、位于所述第二区与所述第一漏区相接的若干第二漏区、以及位于所述第三区与所述第二漏区相接的若干第三漏区，一个第二漏区对应一个第三漏区，所述第一漏区沿第二方向延伸，所述第二漏区平行于所述第一方向且沿所述第二方向排布；
所述第二栅场板包括位于所述第一区的第一栅部、位于所述第二漏区外侧的若干第一线栅部和位于所述第三区的第二栅部，一个所述第二漏区对应两条第一线栅部，所述若干第一线栅部平行于所述第一方向，且沿第二方向排布，所述第一栅部、所述第二栅部使所述若干第一线栅部连接到一起，并环绕设置于所述漏区外侧；
所述第一栅场板位于所述源区内侧，所述第一栅场板包括位于第一区的第三栅部、位于所述第二漏区外侧的若干第二线栅部和位于所述第三区的第四栅部，一个所述第二漏区对应两条第二线栅部，所述若干第二线栅部平行于所述第一方向，且沿第二方向排布，所述第三栅部、所述第四栅部使所述若干第二线栅部连接到一起，并环绕设置于所述第二栅场板外侧；
位于所述体区内，且与所述源区相邻的沟道引出区，所述沟道引出区具有第一导电类型，且所述沟道引出区较所述源区远离所述场氧层；
第一导电结构，所述第一导电结构使所述漏区、所述第二栅场板和所述高压端电互连。
2.如权利要求1所述的半导体结构，其特征在于，包括：所述电阻层的高压端与所述第二栅场板电连接，所述电阻层的低压端穿过源区与外界电路电连接。
3.如权利要求2所述的半导体结构，其特征在于，所述第二方向与所述第一方向垂直。
4.如权利要求2所述的半导体结构，其特征在于，位于所述第一栅部和所述第三栅部之间，且在所述第一漏区朝向第二漏区一侧的耐压区；所述电阻层位于所述耐压区外。
5.如权利要求2所述的半导体结构，其特征在于，所述电阻层包括呈U型分布的若干电阻线，各电阻线自内向外依次环绕在所述第二栅场板外侧，且各电阻线之间相互连接，所述高压端位于最内侧的电阻线的端部，所述低压端位于最外侧的电阻线端部。
6.如权利要求5所述的半导体结构，其特征在于，所述若干电阻线环绕设置于一个第二漏区以及相接的第三漏区的外侧。
7.如权利要求1所述的半导体结构，其特征在于，所述电阻层的高压端距离所述第二栅场板的尺寸范围为0.1微米至10微米。
8.如权利要求1所述的半导体结构，其特征在于，所述电阻层的低压端距离所述第一栅场板的尺寸范围为0.1微米至10微米。
9.如权利要求1所述的半导体结构，其特征在于，所述第一栅场板的材料包括多晶硅；所述第二栅场板的材料包括多晶硅；所述电阻层的材料包括多晶硅。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底具有第一导电类型，所述衬底包括沿第一方向排布的第一区、第二区和第三区；
在所述衬底内形成深阱区，所述深阱区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；
在所述深阱区表面形成场氧层；
在所述场氧层一侧的深阱区内形成体区，所述体区具有第一导电类型；
在所述场氧层表面形成第一栅场板、第二栅场板和电阻层，所述电阻层位于所述第一栅场板和所述第二栅场板之间，所述第一栅场板还延伸至所述体区表面上，所述第二栅场板相对于所述第一栅场板远离所述体区，所述电阻层包括高压端和低压端，所述高压端与所述第二栅场板相邻，所述低压端与所述第一栅场板相邻，所述第二栅场板包括位于所述第一区的第一栅部、位于所述第二区的若干第一线栅部和位于所述第三区的第二栅部，所述若干第一线栅部平行于所述第一方向，且沿第二方向排布，所述第一栅部、所述第二栅部使所述若干第一线栅部连接到一起，所述第一栅场板包括位于第一区的第三栅部、位于所述第二区的若干第二线栅部和位于所述第三区的第四栅部，所述若干第二线栅部平行于所述第一方向，且沿第二方向排布，所述第三栅部、所述第四栅部使所述若干第二线栅部连接到一起，并环绕设置于所述第二栅场板外侧；
在所述衬底内形成的源区和漏区，所述源区和所述漏区具有第二导电类型，所述源区位于所述第一栅场板和所述场氧层一侧的所述体区内，所述漏区位于所述第一栅场板和所述场氧层另一侧的深阱区内，所述源区包围所述漏区，所述漏区包括位于第一区的第一漏区、位于所述第二区与所述第一漏区相接的若干第二漏区、以及位于所述第三区与所述第二漏区相接的若干第三漏区，一个第二漏区对应一个第三漏区，所述第一漏区沿第二方向延伸，所述第二漏区平行于所述第一方向且沿所述第二方向排布，所述第二栅场板环绕设置于所述漏区外侧，所述若干第一线栅部位于所述第二漏区外侧，一个所述第二漏区对应两条所述第一线栅部，所述第一栅场板位于所述源区内侧，所述若干第二线栅部位于所述第二漏区外侧，一个所述第二漏区对应两条所述第二线栅部；
在所述体区内形成与所述源区相邻的沟道引出区，所述沟道引出区具有第一导电类型，且所述沟道引出区较所述源区远离所述场氧层；
形成所述源区、漏区、所述沟道引出区后，形成第一导电结构，所述第一导电结构使所述高压端、所述第二栅场板和所述漏区电连接。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述源区、漏区、所述沟道引出区后，且形成所述第一导电结构前，还包括：形成所述衬底内的衬底引出区，所述衬底引出区具有第一导电类型，所述衬底引出区位于所述深阱区外，且与所述源区相邻。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述源区、漏区、所述沟道引出区后，形成导电层，所述导电层包括所述第一导电结构；所述导电层还包括第二导电结构、第三导电结构、第四导电结构和第五导电结构，所述第二导电结构与所述衬底引出区电连接，所述第三导电结构使所述沟道引出区与所述源区电互连，所述第四导电结构与所述第一栅场板电连接，所述第五导电结构与所述低压端电连接。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述导电层的形成方法包括：在所述衬底表面形成介质层；在所述介质层内形成开口，以及所述开口内的接触孔，所述接触孔底部分别暴露出所述第一栅场板、所述第二栅场板、所述高压端、所述低压端、所述源区、所述漏区、所述沟道引出区、所述衬底引出区表面；在所述接触孔和所述开口内形成所述导电层。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述场氧层的形成工艺包括局部氧化隔离工艺。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一栅场板、所述第二栅场板和所述电阻层的形成方法包括：在所述衬底和所述场氧层表面形成栅极材料层；在所述栅极材料层表面形成图形化的掩膜层；以所述掩膜层为掩膜，刻蚀所述栅极材料层，形成所述第一栅场板、所述第二栅场板和所述电阻层。
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