CN114361244B - Ldmosfet器件、制作方法及芯片 - Google Patents
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Abstract
本发明提供一种LDMOSFET器件、制作方法及芯片，属于芯片领域。所述LDMOSFET器件包括：半导体衬底、栅极、源极区、漏极区、体区以及漂移区，所述体区以及漂移区形成在所述半导体衬底内，所述栅极形成在半导体衬底的上方，且一端与所述体区相连，另一端位于所述漂移区上方，所述源极区形成在所述体区内且位于栅极的一侧；所述漏极区形成在所述栅极的另一侧，所述漏极区形成在所述半导体衬底上方与所述漂移区相接。该LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
Description
技术领域
本发明涉及芯片技术领域，具体地涉及一种LDMOSFET器件，一种LDMOSFET器件制作方法以及一种芯片。
背景技术
双扩散金属氧化物半导体场效应管（Double-diffused MOS，简称DMOS）具有耐压高、功耗低、大电流驱动能力等特点，广泛采用于电源管理电路中。双扩散金属氧化物半导体场效应管主要有两种类型，垂直双扩散金属氧化物半导体场效应管（Vertical Double-diffused MOSFET，简称VDMOSFET）和横向双扩散金属氧化物半导体场效应管（LateralDouble-diffused MOSFET，简称LDMOSFET）。
对于LDMOSFET特征导通电阻（Specific on-Resistance，Rsp）和击穿电压（Breakdown Voltage，BV）是两个重要的指标，其外延层的厚度、掺杂浓度、漂移区的长度是最重要的特性参数。
通常，在制造高压LDMOSFET的过程中，需要在LDMOSFET的漏端设置漂移区（Drift），以承受电压。漂移区越大，击穿电压通常越高。对于LDMOSFET器件来说，击穿电压越高，性能越好。如何提高击穿电压一直是LDMOSFET器件设计的难题。
发明内容
本发明实施方式的目的是提供一种LDMOSFET器件、制作方法及芯片，该LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
为了实现上述目的，本发明第一方面提供一种LDMOSFET器件，包括：半导体衬底、栅极、源极区、漏极区、体区以及漂移区，所述体区以及漂移区形成在所述半导体衬底内，所述栅极形成在半导体衬底的上方，且一端与所述体区相连，另一端位于所述漂移区上方，所述源极区形成在所述体区内且位于栅极的一侧；所述漏极区形成在所述栅极的另一侧，所述漏极区形成在所述半导体衬底上方与所述漂移区相接。
进一步地，所述LDMOSFET器件还包括：埋区和高压阱区；
所述高压阱区包括第一导电类型阱区和第二导电类型阱区；所述埋区位于所述第一导电类型阱区的下方，所述第二导电类型阱区形成在所述第一导电类型阱区的两侧；所述漂移区和所述体区位于第一导电类型阱区内，且所述漂移区位于所述体区的两侧。
进一步地，所述LDMOSFET器件还包括：浅沟槽隔离区，所述浅沟槽隔离区的第一端形成在所述漂移区内，所述浅沟槽隔离区的第二端形成在所述第二导电类型阱区内。
进一步地，所述漂移区为第一导电类型漂移区，所述体区为第二导电类型体区，所述半导体衬底为第二导电类型的衬底。
进一步地，所述LDMOSFET器件还包括：场氧层，所述场氧层形成在所述半导体衬底与所述栅极之间，与所述栅极和所述漂移区相接。
进一步地，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
本发明第二方面提供一种LDMOSFET器件制作方法，所述制作方法包括：
在形成有掺杂层的半导体衬底的选定区域上方形成漏极区；
采用离子注入工艺在所述半导体衬底中形成源极区、体区和漂移区；
在半导体衬底的选定区域上方形成栅极；
所述漏极区与所述漂移区相接。
可选的，所述在半导体衬底的选定区域上方形成漏极区，包括：
在形成有掺杂层的半导体衬底的上方涂布光刻胶；
曝光、显影，使得仅半导体衬底的选定区域上方被光刻胶覆盖；
干法刻蚀，去除光刻胶未覆盖区域的掺杂层，保留光刻胶覆盖区域的掺杂层作为漏极区；
去除漏极区上方覆盖的光刻胶。
进一步地，所述制作方法还包括：
在形成所述源极区、体区以及漂移区之前，采用离子注入工艺在所述半导体衬底中形成高压阱区；
在形成所述源极区、体区以及漂移区之后，在所述半导体衬底上制作浅沟槽隔离区。
本发明第三方面提供一种芯片，所述芯片包括所述的LDMOSFET器件。
通过上述技术方案，本申请提供的LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
通过先制作位于半导体衬底上方的漏极区，再按照正常LDMOSFET制作流程完成LDMOSFET其他结构的制作，不增加工艺难度，制作得到一种漏极区不占漂移区部分区域的LDMOSFET结构。
本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明一种实施方式提供的LDMOSFET器件结构示意图；
图2是本发明一种实施方式提供的LDMOSFET器件制作方法流程框图；
图3A-3D是发明一种实施方式提供的LDMOSFET器件制作方法流程示意图。
附图标记说明
1-半导体衬底，2-埋区，3-第一导电类型阱区，4-漏极区，5-漂移区，6-体区，7-栅极，8-场氧层，9-浅沟槽隔离区，10-第二导电类型阱区，11-源极区，12-掺杂层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
在本申请中，在未作相反说明的情况下，使用的方位词如“上、下、左、右”通常是指基于附图所示的方位或位置关系，或者是该产品使用时惯常摆放的方位或位置关系。
术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平、竖直或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解。
现有技术中，源漏N+或P+形成在LDMOSFET器件漂移区内，会占据一部分漂移区面积，并且在LDMOSFET工作时，漏端形成一个较大的电场峰值，影响击穿电压。
实施例一
图1是本发明一种实施方式提供的LDMOSFET器件结构示意图。如图1所示，所述LDMOSFET器件包括：半导体衬底1、栅极7、源极区11、漏极区4、体区6以及漂移区5，所述体区6以及漂移区5形成在所述半导体衬底1内，所述栅极7形成在半导体衬底1的上方，且一端与所述体区6相连，另一端位于所述漂移区5上方，所述源极区11形成在所述体区6内且位于栅极7的一侧；所述漏极区4形成在所述栅极7的另一侧，所述漏极区4形成在所述半导体衬底1上方与所述漂移区5相接。将漏极区4设置在半导体衬底1的上方且在版图上与漂移区5连接，这样漏极区4不再占用漂移区5的面积，漏端不会形成较大的电场峰值，提升击穿电压。
在本实施例中，所述LDMOSFET器件还包括：埋区2和高压阱区；
所述高压阱区包括第一导电类型阱区3和第二导电类型阱区10；所述埋区2位于所述第一导电类型阱区3的下方，所述第二导电类型阱区10形成在所述第一导电类型阱区3的两侧；所述漂移区5和所述体区6位于第一导电类型阱区3内，且所述漂移区5位于所述体区6的两侧。
在本实施例中，第一导电类型阱区3为N型阱区，第二导电类型阱区10为P型阱区，P型阱区与N型阱区紧邻设置，在其他一些实施例中，P型阱区与N型阱区间隔的预设距离设置。
在本实施例中，所述LDMOSFET器件还包括：浅沟槽隔离区9，所述浅沟槽隔离区9的第一端形成在所述漂移区5内，所述浅沟槽隔离区9的第二端形成在所述第二导电类型阱区10内。
在本实施例中，所述漂移区5为第一导电类型漂移区5，所述体区6为第二导电类型体区6，所述半导体衬底1为第二导电类型的衬底。第一导电类型漂移区5为N型漂移区5，第二导电类型体区6为P型体区6，半导体衬底1为P型衬底。
在本实施例中，所述LDMOSFET器件还包括：场氧层8，所述场氧层8形成在所述半导体衬底1与所述栅极7之间，与所述栅极7和所述漂移区5相接。
实施例二
本实施例提供另一种LDMOSFET器件，所述LDMOSFET器件包括：半导体衬底1、栅极7、源极区11、漏极区4、体区6以及漂移区5，所述体区6以及漂移区5形成在所述半导体衬底1内，所述栅极7形成在半导体衬底1的上方且与漂移区5及体区6相接，所述源极区11形成在所述体区6内且位于栅极7的一侧；所述漏极区4形成在所述栅极7的另一侧；所述漏极区4形成在所述半导体衬底1上方与所述漂移区5相接。将漏极区4设置在半导体衬底1的上方且在版图上与漂移区5连接，这样漏极区4不再占用漂移区5的面积，漏端不会形成较大的电场峰值，提升击穿电压。
在本实施例中，所述LDMOSFET器件还包括：埋区2和高压阱区；
所述高压阱区包括第一导电类型阱区3和第二导电类型阱区10；所述埋区2位于所述第一导电类型阱区3的下方，所述第二导电类型阱区10形成在所述第一导电类型阱区3的两侧；所述漂移区5和所述体区6位于第一导电类型阱区3内，且所述漂移区5位于所述体区6的两侧。
在本实施例中，第一导电类型阱区3为P型阱区，第二导电类型阱区10为N型阱区，N型阱区与P型阱区紧邻设置。在其他一些实施例中，P型阱区与N型阱区间隔的预设距离设置。
在本实施例中，所述LDMOSFET器件还包括：浅沟槽隔离区9，所述浅沟槽隔离区9的第一端形成在所述漂移区5内，所述浅沟槽隔离区9的第二端形成在所述第二导电类型阱区10内。
在本实施例中，所述漂移区5为第一导电类型漂移区5，所述体区6为第二导电类型体区6，所述半导体衬底1为第二导电类型的衬底。第一导电类型漂移区5为P型漂移区5，第二导电类型体区6为N型体区6，半导体衬底1为N型衬底。
在本实施例中，所述LDMOSFET器件还包括：场氧层8，所述场氧层8形成在所述半导体衬底1与所述栅极7之间，与所述栅极7和所述漂移区5相接。
需要说明的是，在本申请中，半导体衬底1为制作了埋区2和外延层的半导体衬底1，外延层位于埋区2上方。
实施例三
图2是本发明一种实施方式提供的LDMOSFET器件制作方法流程图。如图2所示，所述制作方法包括：
在形成有掺杂层12的半导体衬底1的选定区域上方形成漏极区4；
采用离子注入工艺在所述半导体衬底1中形成源极区11、体区6和漂移区5；
在半导体衬底1的选定区域上方形成栅极7，如图3D所示；
所述漏极区4与所述漂移区5相接。
在一些实施例中，采用的是带有掺杂层12的半导体衬底1，因此，在半导体衬底1的选定区域上方形成漏极区4，包括：
在形成有掺杂层12的半导体衬底1的上方涂布光刻胶；
曝光、显影，使得仅半导体衬底1的选定区域上方被光刻胶覆盖；
干法刻蚀，去除光刻胶未覆盖区域的掺杂层12，保留光刻胶覆盖区域的掺杂层12作为漏极区4；
去除漏极区4上方覆盖的光刻胶。
在其他一些实施例中，采用的是不带有掺杂层12的半导体衬底1，在形成漏极区4的过程中，首先需要在半导体衬底1上扩散形成掺杂层12。因此，在半导体衬底1的选定区域上方形成漏极区4，包括：
在半导体衬底1上扩散形成掺杂层12，如图3A所示；
在形成有掺杂层12的半导体衬底1的上方涂布光刻胶；
曝光、显影，使得仅半导体衬底1的选定区域上方被光刻胶覆盖；
干法刻蚀，去除光刻胶未覆盖区域的掺杂层12，保留光刻胶覆盖区域的掺杂层12作为漏极区4；
去除漏极区4上方覆盖的光刻胶，得到带有漏极区4的半导体衬底1，如图3B所示。
在本实施例中，所述制作方法还包括：
在形成所述源极区11、体区6以及漂移区5之前，采用离子注入工艺在所述半导体衬底1中形成高压阱区；
在形成所述源极区11、体区6以及漂移区5之后，在所述半导体衬底1上制作浅沟槽隔离区9，如图3C所示。
本发明第三方面提供一种芯片，所述芯片包括所述的LDMOSFET器件。
通过上述技术方案，本申请提供的LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施方式对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施方式的思想，其同样应当视为本发明实施方式所公开的内容。
Claims (2)
1.一种LDMOSFET器件制作方法，其特征在于，所述制作方法包括：
在形成有掺杂层（12）的半导体衬底（1）的选定区域上方形成漏极区（4）包括：
在形成有掺杂层（12）的半导体衬底（1）的上方涂布光刻胶；
曝光、显影，使得仅半导体衬底（1）的选定区域上方被光刻胶覆盖；
干法刻蚀，去除光刻胶未覆盖区域的掺杂层（12），保留光刻胶覆盖区域的掺杂层（12）作为漏极区（4）；
去除漏极区（4）上方覆盖的光刻胶；
采用离子注入工艺在所述半导体衬底（1）中形成源极区（11）、体区（6）和漂移区（5）；
在半导体衬底（1）的选定区域上方形成栅极（7）；
所述漏极区（4）与所述漂移区（5）相接。
2.根据权利要求1所述的LDMOSFET器件制作方法，其特征在于，所述制作方法还包括：
在形成所述源极区（11）、体区（6）以及漂移区（5）之前，采用离子注入工艺在所述半导体衬底（1）中形成高压阱区；
在形成所述源极区（11）、体区（6）以及漂移区（5）之后，在所述半导体衬底（1）上制作浅沟槽隔离区（9）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210270476.1A CN114361244B (zh) | 2022-03-18 | 2022-03-18 | Ldmosfet器件、制作方法及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210270476.1A CN114361244B (zh) | 2022-03-18 | 2022-03-18 | Ldmosfet器件、制作方法及芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114361244A CN114361244A (zh) | 2022-04-15 |
| CN114361244B true CN114361244B (zh) | 2022-05-27 |
Family
ID=81094551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210270476.1A Active CN114361244B (zh) | 2022-03-18 | 2022-03-18 | Ldmosfet器件、制作方法及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114361244B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115084232B (zh) * | 2022-07-21 | 2023-01-17 | 北京芯可鉴科技有限公司 | 异质结横向双扩散场效应晶体管、制作方法、芯片及电路 |
| CN115084235B (zh) * | 2022-07-25 | 2023-01-17 | 北京芯可鉴科技有限公司 | Ldmos器件、制备方法及芯片 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851314B2 (en) * | 2008-04-30 | 2010-12-14 | Alpha And Omega Semiconductor Incorporated | Short channel lateral MOSFET and method |
| CN103035717B (zh) * | 2012-07-27 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 阶梯形漂移区的ldmos器件及其制造方法 |
| CN104167360B (zh) * | 2013-05-16 | 2017-05-31 | 无锡华润上华半导体有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN105070754A (zh) * | 2015-08-07 | 2015-11-18 | 电子科技大学 | 横向高压器件及其制造方法 |
| CN107425046B (zh) * | 2016-05-23 | 2020-05-12 | 中芯国际集成电路制造(北京)有限公司 | 一种ldmos器件及其制作方法 |
| US9941171B1 (en) * | 2016-11-18 | 2018-04-10 | Monolithic Power Systems, Inc. | Method for fabricating LDMOS with reduced source region |
-
2022
- 2022-03-18 CN CN202210270476.1A patent/CN114361244B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN114361244A (zh) | 2022-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |