KR20160035838A - 고전압 반도체 소자 및 그 제조 방법 - Google Patents

고전압 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

고전압 반도체 소자와 이를 제조하는 방법이 개시된다. 상기 고전압 반도체 소자는, 기판의 표면 부위에 형성되며 제1 도전형을 갖는 웰 영역과, 상기 웰 영역 상에 형성된 게이트 전극과, 상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 소스 영역과, 상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 드레인 영역과, 상기 드레인 영역 아래에 형성되며 제2 도전형을 갖는 드리프트 영역을 포함한다.

Description

고전압 반도체 소자 및 그 제조 방법{High voltage semiconductor device and method of manufacturing the same}
본 발명의 실시예들은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 횡형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor) 소자와 같은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
일반적인 LDMOS 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 최근 수직형 DMOS(VDMOS) 소자와 비교하여 보다 개선된 특성을 갖는 LDMOS 소자에 대한 개발이 활발하게 수행되고 있다. 예를 들면, 대한민국 등록특허공보 제10-1049876호에는 온 저항(On-Resistance; Rsp)을 감소시키고 항복 전압(Breakdown Voltage)을 향상시키기 위하여 게이트 패턴의 하부에 형성된 n형 리서프(RESURF; Reduced SURface Field) 영역, p형 제1 불순물 영역 및 n형 제2 불순물 영역들을 포함하는 LDMOS 소자가 개시되어 있다.
상기와 같은 노력에도 불구하고 상기 고전압 반도체 소자의 특성 개선은 여전히 요구되고 있다.
본 발명의 실시예들은 감소된 온 저항 및 향상된 항복 전압을 갖는 고전압 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
본 발명의 일 측면에 따르면, 고전압 반도체 소자는, 기판의 표면 부위에 형성되며 제1 도전형을 갖는 웰 영역과, 상기 웰 영역 상에 형성된 게이트 전극과, 상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 소스 영역과, 상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 드레인 영역과, 상기 드레인 영역 아래에 형성되며 제2 도전형을 갖는 드리프트 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 기판은 제2 도전형을 가질 수 있으며, 상기 드리프트 영역은 상기 웰 영역 내에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은, 상기 드리프트 영역 상에 형성되며 제1 도전형을 갖는 제2 드리프트 영역과, 상기 제2 드리프트 영역 상에 형성되며 제1 도전형을 갖는 제2 웰 영역과, 상기 제2 웰 영역 상에 형성되며 제1 도전형을 갖는 제1 불순물 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 웰 영역은 상기 제1 불순물 영역을 감싸도록 형성되며, 상기 제2 드리프트 영역은 상기 제2 웰 영역을 감싸도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 웰 영역보다 높은 불순물 농도를 갖고, 상기 제2 웰 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 가지며, 상기 제1 불순물 영역은 상기 제2 웰 영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역은, 상기 게이트 전극과 인접한 상기 웰 영역의 표면 부위에 형성되며 제1 도전형을 갖는 제2 불순물 영역과, 상기 제2 불순물 영역을 감싸도록 형성되며 제2 도전형을 갖는 제3 웰 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역은 상기 제2 불순물 영역의 일측에 형성된 제3 불순물 영역을 더 포함할 수 있다. 상기 제3 불순물 영역은 제1 도전형을 갖고 상기 제2 불순물 영역보다 낮은 불순물 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역은 상기 제2 불순물 영역의 타측에 형성된 제4 불순물 영역을 더 포함할 수 있다. 상기 제4 불순물 영역은 제2 도전형을 갖고 상기 제3 웰 영역보다 높은 불순물 영역을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 고전압 반도체 소자는 상기 게이트 전극과 상기 드레인 영역 사이에 형성된 게이트 필드 플레이트를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 고전압 반도체 소자의 제조 방법은, 기판의 표면 부위에 제1 도전형을 갖는 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 제2 도전형을 갖는 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역 상부에 드레인 영역을 형성하는 단계와, 상기 드레인 영역으로부터 이격된 소스 영역을 형성하는 단계와, 상기 웰 영역 상에 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역을 형성하는 단계는, 상기 드리프트 영역 상부에 제1 도전형을 갖는 제2 드리프트 영역을 형성하는 단계와, 상기 제2 드리프트 영역 내에 제1 도전형을 갖는 제2 웰을 형성하는 단계와, 상기 제2 웰 내에 제1 도전형을 갖는 제1 불순물 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 웰 영역보다 높은 불순물 농도를 갖고, 상기 제2 웰 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 가지며, 상기 제1 불순물 영역은 상기 제2 웰 영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 웰 영역과 상기 제2 드리프트 영역 상에 게이트 필드 플레이트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 필드 플레이트는 로코스 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역을 형성하는 단계는, 상기 웰 영역의 표면 부위에 제2 도전형을 갖는 제3 웰 영역을 형성하는 단계와, 상기 제3 웰 영역의 표면 부위에 제1 도전형을 갖는 제2 불순물 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역을 형성하는 단계는, 상기 제2 불순물 영역의 일측에 제1 도전형을 갖고 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖는 제3 불순물 영역을 형성하는 단계와, 상기 제2 불순물 영역의 타측에 제2 도전형을 갖고 상기 제3 웰 영역보다 높은 불순물 농도를 갖는 제4 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2, 제3 및 제4 불순물 영역들은 상기 제3 웰 영역 내에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 제1 도전형을 갖는 제1 웰 영역의 내부에 제2 도전형을 갖는 제1 드리프트 영역을 형성하고, 상기 제1 드리프트 영역 상부에 제1 도전형을 갖는 제2 드리프트 영역을 형성할 수 있다. 따라서, 고전압 반도체 소자의 공핍 영역이 확장될 수 있으며, 이에 따라 상기 고전압 반도체 소자의 항복 전압이 크게 개선될 수 있다.
또한, 상기 제2 드리프트 영역 내에 제2 웰 영역을 형성하고, 상기 제2 웰 영역 내에 드레인으로서 기능하는 제1 불순물 영역을 형성할 수 있다. 이때, 상기 제2 드리프트 영역은 상기 제1 웰 영역보다 높은 불순물 농도를 갖고, 상기 제2 웰 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 가지며, 상기 제1 불순물 영역은 상기 제2 웰 영역보다 높은 불순물 농도를 가질 수 있다. 따라서, 상기 고전압 반도체 소자의 온 저항이 충분히 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2 내지 도 7은 도 1에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따르면, 고전압 반도체 소자(100)는, 기판(102)의 표면 부위에 형성된 제1 웰 영역(110), 상기 제1 웰 영역(110) 상에 형성된 게이트 전극(150), 상기 게이트 전극(150)의 일측에 인접한 상기 제1 웰 영역(110)의 표면 부위에 형성된 드레인 영역(120) 및 상기 게이트 전극(150)의 타측에 인접한 상기 제1 웰 영역(110)의 표면 부위에 형성된 소스 영역(130)을 포함할 수 있다.
상기 제1 웰 영역(110)은 제1 도전형을 가질 수 있으며 상기 기판(102)은 제2 도전형을 가질 수 있다. 예를 들면, 상기 기판(102)으로는 p형 기판이 사용될 수 있으며 상기 기판(102)의 표면 부위에 n형의 제1 웰 영역(110)이 형성될 수 있다. 다른 예로서, 상기 기판(102) 상에는 p형 에피택시얼 층이 형성될 수 있으며, 상기 제1 웰 영역(110)은 상기 p형 에피택시얼 층의 표면 부위에 형성될 수 있다.
본 발명의 일 실시예에 따르면 상기 드레인 영역(120)의 아래에는 제2 도전형을 갖는 제1 드리프트 영역(115)이 형성될 수 있다. 일 예로서, 도시된 바와 같이 상기 제1 드리프트 영역(115)은 상기 제1 웰 영역(110) 내에 형성될 수 있으며 상기 드레인 영역(120)은 상기 제1 드리프트 영역(115) 상에 형성될 수 있다. 상기 제1 드리프트 영역(115)은 공핍(depletion) 영역을 확장시키기 위하여 사용될 수 있으며 이에 따라 상기 고전압 반도체 소자(100)의 항복 전압이 향상될 수 있다.
상기 드레인 영역(120)은 상기 제1 드리프트 영역(115) 상에 형성된 제2 드리프트 영역(122)과 상기 제2 드리프트 영역(122) 상에 형성된 제2 웰 영역(124)과 상기 제2 웰 영역(124) 상에 형성된 제1 불순물 영역(126)을 포함할 수 있다. 상기 제2 드리프트 영역(122)과 제2 웰 영역(124) 및 제1 불순물 영역(126)은 제1 도전형을 가질 수 있다. 예를 들면, p형의 제1 드리프트 영역(115) 상에 n형의 제2 드리프트 영역(122)이 형성될 수 있으며, 상기 n형의 제2 드리프트 영역(122) 상에 n형의 제2 웰 영역(124)이 형성될 수 있다. 또한 상기 n형의 제2 웰 영역(124) 상에 드레인으로서 기능하는 n형의 제1 불순물 영역(126)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 도시된 바와 같이 상기 제2 웰 영역(124)은 상기 제1 불순물 영역(126)을 감싸도록 형성될 수 있으며, 상기 제2 드리프트 영역(122)은 상기 제2 웰 영역(124)을 감싸도록 형성될 수 있다. 또한 상기 제2 드리프트 영역(122)은 상기 제1 웰 영역(110)보다 높은 불순물 농도를 갖고, 상기 제2 웰 영역(124)은 상기 제2 드리프트 영역(122)보다 높은 불순물 농도를 가지며, 상기 제1 불순물 영역(126)은 상기 제2 웰 영역(124)보다 높은 불순물 영역을 가질 수 있다. 따라서, 상기 고전압 반도체 소자(100)의 온 저항이 충분히 감소될 수 있다.
특히, 상기 n형의 제2 드리프트 영역(122) 아래에 p형의 제1 드리프트 영역(115)이 배치되므로 공핍 영역이 종래 기술에 비하여 크게 확장될 수 있으며 이에 따라 상기 고전압 반도체 소자(100)의 항복 전압이 충분히 향상될 수 있다.
상기 소스 영역(130)은 제1 도전형을 갖는 제2 불순물 영역(134)과 상기 제2 불순물 영역(134)을 감싸도록 형성된 제3 웰 영역(132)을 포함할 수 있다. 상기 제2 불순물 영역(134)은 상기 게이트 전극(150)과 인접한 상기 제1 웰 영역(110)의 표면 부위에 형성될 수 있으며 상기 제3 웰 영역(132)은 제2 도전형을 가질 수 있다. 예를 들면, 상기 소스 영역(130)은 소스로서 기능하는 n형의 제2 불순물 영역(134)과 상기 n형의 제2 불순물 영역(134)을 감싸도록 형성된 p형의 제3 웰 영역(132)을 포함할 수 있다.
또한, 상기 소스 영역(130)은 제1 도전형을 갖는 제3 불순물 영역(136)과 제2 도전형을 갖는 제4 불순물 영역(138)을 더 포함할 수 있다. 상기 제3 불순물 영역(136)은 상기 제2 불순물 영역(134)의 일측에 형성될 수 있으며 상기 제2 불순물 영역(134)보다 낮은 불순물 농도를 가질 수 있다. 상기 제4 불순물 영역(138)은 상기 제2 불순물 영역(134)의 타측에 형성될 수 있으며 상기 제3 웰 영역(132)보다 높은 불순물 농도를 가질 수 있다. 이때, 상기 제2, 제3 및 제4 불순물 영역들(134, 136, 138)은 상기 제3 웰 영역(132) 내에 형성될 수 있다.
예를 들면, n형의 제3 불순물 영역(136)이 상기 게이트 전극(150) 아래에 형성될 수 있으며, p형의 제4 불순물 영역(138)이 상기 제2 불순물 영역(134)을 기준으로 상기 제3 불순물 영역(136)에 대향하도록 형성될 수 있다. 상기 제3 불순물 영역(136)은 상기 고전압 반도체 소자(100)의 온 저항을 감소시키기 위해 사용될 수 있으며, 상기 제4 불순물 영역(138)은 소스 콘택을 개선하고 상기 고전압 반도체 소자(100)의 전압 강하를 감소시키기 위하여 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 고전압 반도체 소자(100)는 상기 게이트 전극(150)과 상기 드레인 영역(120) 사이에 형성된 게이트 필드 플레이트(140)를 포함할 수 있다. 상기 게이트 필드 플레이트(140)는 상기 게이트 전극(150)의 에지 부위에서의 전계 집중을 방지하기 위하여 사용될 수 있다.
도 2 내지 도 7은 도 1에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2를 참조하면, 기판(102) 상에 제1 웰 영역(110)을 형성하기 위한 제1 포토레지스트 패턴(미도시)이 형성될 수 있으며, 상기 제1 포토레지스트 패턴을 이온주입 마스크로 이용하는 이온 주입 공정을 수행하여 상기 제1 웰 영역(110)을 형성할 수 있다. 상기 기판(102)으로는 p형 기판 또는 p형 에피택시얼 층이 형성된 기판이 사용될 수 있다.
상기 제1 웰 영역(110)은 제1 도전형을 가질 수 있다. 예를 들면, 비소 또는 인 등과 같은 n형 도펀트 이온을 이용하는 이온 주입 공정을 통해 n형의 제1 웰 영역(110)이 형성될 수 있으며, 이어서 상기 제1 웰 영역(110)을 활성화시키기 위한 열처리 공정이 수행될 수 있다.
상기 제1 웰 영역(110)을 형성한 후 상기 제1 포토레지스트 패턴은 애싱/스트립 공정을 통해 제거될 수 있으며, 이어서 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 이용하여 소자 분리막(104)을 형성할 수 있다.
도 3을 참조하면, 상기 기판(102) 상에 제2 포토레지스트 패턴(160)을 형성하고, 상기 제2 포토레지스트 패턴(160)을 이온 주입 마스크로서 이용하는 이온 주입 공정을 수행하여 제2 도전형을 갖는 제1 드리프트 영역(115)과 제1 도전형을 갖는 제2 드리프트 영역(122)을 형성할 수 있다.
예를 들면, 상기 제1 웰 영역(110) 내에 p형의 제1 드리프트 영역(115)을 형성한 후 상기 제1 드리프트 영역(115) 상부에 n형의 제2 드리프트 영역(122)을 형성할 수 있다. 구체적으로, 붕소 또는 인듐과 같은 p형 도펀트 이온을 이용하는 이온 주입 공정을 통해 상기 p형의 제1 드리프트 영역(115)을 형성한 후, 비소 또는 인 등과 같은 n형 도펀트 이온을 이용하는 이온 주입 공정을 통해 상기 n형의 제2 드리프트 영역(122)이 형성될 수 있다. 또한, 상기 제1 및 제2 드리프트 영역들(115, 122)을 활성화시키기 위한 열처리 공정이 추가적으로 수행될 수 있다.
도 4를 참조하면, 상기 기판(102) 상에 제3 포토레지스트 패턴(162)을 형성하고, 상기 제3 포토레지스트 패턴(162)을 이온 주입 마스크로서 이용하는 이온 주입 공정을 수행하여 제2 도전형을 갖는 제3 웰 영역(132)을 형성할 수 있다. 상기 제3 웰 영역(132)은 상기 제2 드리프트 영역(122)으로부터 소정 거리 이격될 수 있다.
예를 들면, 붕소 또는 인듐과 같은 p형 도펀트 이온을 이용하는 이온 주입 공정을 통해 p형의 제3 웰 영역(132)을 형성할 수 있다. 또한, 상기 p형의 제3 웰 영역(132)을 활성화시키기 위한 열처리 공정이 추가적으로 수행될 수 있다.
도 5를 참조하면, 상기 제1 웰 영역(110)과 제2 드리프트 영역(122) 상에 게이트 필드 플레이트(140)를 형성할 수 있다. 상기 게이트 필드 플레이트(140)는 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 통해 형성될 수 있다.
이어서, 제4 포토레지스트 패턴(미도시)을 상기 기판(102) 상에 형성할 수 있으며, 상기 제4 포토레지스트 패턴을 이온 주입 마스크로서 이용하는 이온 주입 공정을 수행하여 상기 제2 드리프트 영역(122) 내에 제1 도전형을 갖는 제2 웰 영역(124)을 형성할 수 있다.
예를 들면, 비소 또는 인 등과 같은 n형 도펀트 이온을 이용하는 이온 주입 공정을 통해 n형의 제2 웰 영역(124)이 형성될 수 있다. 또한, 상기 n형의 제2 웰 영역(124)을 활성화시키기 위한 열처리 공정이 추가적으로 수행될 수 있다.
도 6을 참조하면, 상기 제1 웰 영역(110)과 제3 웰 영역(132) 및 상기 게이트 필드 플레이트(140) 상에 게이트 전극(150)이 형성될 수 있다.
상기 기판(102) 상에 게이트 절연막(미도시)과 게이트 도전막(미도시)이 순차적으로 형성될 수 있으며, 상기 게이트 절연막과 상기 게이트 도전막을 패터닝함으로써 상기 게이트 전극(150)이 형성될 수 있다. 예를 들면, 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며 상기 게이트 도전막으로는 도핑된 폴리실리콘막이 사용될 수 있다.
도 7을 참조하면, 상기 게이트 전극(150)을 형성한 후 상기 게이트 전극(150)의 측면들에는 스페이서들(152)이 형성될 수 있으며, 상기 게이트 전극(150)의 양측에 각각 제1 불순물 영역(126)과 제2 불순물 영역(134)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(126, 134)은 비소 또는 인 등과 같은 n형 도펀트 이온을 이용하는 이온 주입 공정을 통해 형성될 수 있으며, 드레인과 소스로서 각각 사용될 수 있다.
한편, 상기 스페이서들(152)을 형성하기 전에 상기 제2 불순물 영역(134)의 일측에 제1 도전형을 갖는 제3 불순물 영역(136)을 형성할 수 있다. 또한, 도 1에 도시된 바와 같이 상기 제2 불순물 영역(134)의 타측에 제2 도전형을 갖는 제4 불순물 영역(138)을 형성할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 제1 도전형을 갖는 제1 웰 영역(110)의 내부에 제2 도전형을 갖는 제1 드리프트 영역(115)을 형성하고, 상기 제1 드리프트 영역(115) 상부에 제1 도전형을 갖는 제2 드리프트 영역(122)을 형성할 수 있다. 따라서, 고전압 반도체 소자(100)의 공핍 영역이 확장될 수 있으며, 이에 따라 상기 고전압 반도체 소자(100)의 항복 전압이 크게 개선될 수 있다.
또한, 상기 제2 드리프트 영역(122) 내에 제2 웰 영역(124)을 형성하고, 상기 제2 웰 영역(124) 내에 드레인으로서 기능하는 제1 불순물 영역(126)을 형성할 수 있다. 이때, 상기 제2 드리프트 영역(122)은 상기 제1 웰 영역(110)보다 높은 불순물 농도를 갖고, 상기 제2 웰 영역(124)은 상기 제2 드리프트 영역(122)보다 높은 불순물 농도를 가지며, 상기 제1 불순물 영역(126)은 상기 제2 웰 영역(124)보다 높은 불순물 농도를 가질 수 있다. 따라서, 상기 고전압 반도체 소자(100)의 온 저항이 충분히 감소될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 고전압 반도체 소자 102 : 기판
104 : 소자 분리막 110 : 제1 웰 영역
115 : 제1 드리프트 영역 120 : 드레인 영역
122 : 제2 드리프트 영역 124 : 제2 웰 영역
126 : 제1 불순물 영역 130 : 드레인 영역
132 : 제3 웰 영역 134 : 제2 불순물 영역
136 : 제3 불순물 영역 138 : 제4 불순물 영역
140 : 게이트 필드 플레이트 150 : 게이트 전극
152 : 스페이서

Claims (18)

  1. 기판의 표면 부위에 형성되며 제1 도전형을 갖는 웰 영역;
    상기 웰 영역 상에 형성된 게이트 전극;
    상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 소스 영역;
    상기 게이트 전극에 인접한 상기 웰 영역의 표면 부위에 형성된 드레인 영역; 및
    상기 드레인 영역 아래에 형성되며 제2 도전형을 갖는 드리프트 영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 기판은 제2 도전형을 갖는 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1항에 있어서, 상기 드리프트 영역은 상기 웰 영역 내에 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제1항에 있어서, 상기 드레인 영역은,
    상기 드리프트 영역 상에 형성되며 제1 도전형을 갖는 제2 드리프트 영역;
    상기 제2 드리프트 영역 상에 형성되며 제1 도전형을 갖는 제2 웰 영역; 및
    상기 제2 웰 영역 상에 형성되며 제1 도전형을 갖는 제1 불순물 영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  5. 제4항에 있어서, 상기 제2 웰 영역은 상기 제1 불순물 영역을 감싸도록 형성되며, 상기 제2 드리프트 영역은 상기 제2 웰 영역을 감싸도록 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  6. 제4항에 있어서, 상기 제2 드리프트 영역은 상기 웰 영역보다 높은 불순물 농도를 갖고,
    상기 제2 웰 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 가지며,
    상기 제1 불순물 영역은 상기 제2 웰 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 고전압 반도체 소자.
  7. 제1항에 있어서, 상기 소스 영역은,
    상기 게이트 전극과 인접한 상기 웰 영역의 표면 부위에 형성되며 제1 도전형을 갖는 제2 불순물 영역; 및
    상기 제2 불순물 영역을 감싸도록 형성되며 제2 도전형을 갖는 제3 웰 영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  8. 제7항에 있어서, 상기 소스 영역은,
    상기 제2 불순물 영역의 일측에 형성된 제3 불순물 영역을 더 포함하며,
    상기 제3 불순물 영역은 제1 도전형을 갖고 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 고전압 반도체 소자.
  9. 제7항에 있어서, 상기 소스 영역은,
    상기 제2 불순물 영역의 타측에 형성된 제4 불순물 영역을 더 포함하며,
    상기 제4 불순물 영역은 제2 도전형을 갖고 상기 제3 웰 영역보다 높은 불순물 영역을 갖는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제1항에 있어서, 상기 게이트 전극과 상기 드레인 영역 사이에 형성된 게이트 필드 플레이트를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  11. 기판의 표면 부위에 제1 도전형을 갖는 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 제2 도전형을 갖는 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 상부에 드레인 영역을 형성하는 단계;
    상기 드레인 영역으로부터 이격된 소스 영역을 형성하는 단계; 및
    상기 웰 영역 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 드레인 영역을 형성하는 단계는,
    상기 드리프트 영역 상부에 제1 도전형을 갖는 제2 드리프트 영역을 형성하는 단계;
    상기 제2 드리프트 영역 내에 제1 도전형을 갖는 제2 웰을 형성하는 단계; 및
    상기 제2 웰 내에 제1 도전형을 갖는 제1 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 제2 드리프트 영역은 상기 웰 영역보다 높은 불순물 농도를 갖고,
    상기 제2 웰 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 가지며,
    상기 제1 불순물 영역은 상기 제2 웰 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  14. 제12항에 있어서, 상기 웰 영역과 상기 제2 드리프트 영역 상에 게이트 필드 플레이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 게이트 필드 플레이트는 로코스 공정에 의해 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  16. 제11항에 있어서, 상기 소스 영역을 형성하는 단계는,
    상기 웰 영역의 표면 부위에 제2 도전형을 갖는 제3 웰 영역을 형성하는 단계; 및
    상기 제3 웰 영역의 표면 부위에 제1 도전형을 갖는 제2 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 소스 영역을 형성하는 단계는,
    상기 제2 불순물 영역의 일측에 제1 도전형을 갖고 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖는 제3 불순물 영역을 형성하는 단계; 및
    상기 제2 불순물 영역의 타측에 제2 도전형을 갖고 상기 제3 웰 영역보다 높은 불순물 농도를 갖는 제4 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 제2, 제3 및 제4 불순물 영역들은 상기 제3 웰 영역 내에 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
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