JP2016076536A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016076536A
JP2016076536A JP2014204596A JP2014204596A JP2016076536A JP 2016076536 A JP2016076536 A JP 2016076536A JP 2014204596 A JP2014204596 A JP 2014204596A JP 2014204596 A JP2014204596 A JP 2014204596A JP 2016076536 A JP2016076536 A JP 2016076536A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
semiconductor device
region
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014204596A
Other languages
English (en)
Other versions
JP6316725B2 (ja
Inventor
山本　芳樹
Yoshiki Yamamoto
芳樹 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014204596A priority Critical patent/JP6316725B2/ja
Priority to TW104129812A priority patent/TW201614815A/zh
Priority to CN201510630011.2A priority patent/CN105489609B/zh
Priority to US14/874,405 priority patent/US9837424B2/en
Publication of JP2016076536A publication Critical patent/JP2016076536A/ja
Priority to US15/811,432 priority patent/US20180069014A1/en
Application granted granted Critical
Publication of JP6316725B2 publication Critical patent/JP6316725B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】記憶素子であるアンチヒューズ素子をＳＯＩ基板上に設けることで、アンチヒューズ素子および当該アンチヒューズ素子の選択トランジスタを含む半導体装置の性能を向上させる。
【解決手段】ＳＯＩ基板を構成するＳＯＩ層ＳＬ上に設けられたゲート電極ＧＭと、ＳＯＩ層ＳＬ上に設けられ、高濃度の拡散領域Ｄ１を含むエピタキシャル層ＥＰとに挟まれ、ゲート電極ＧＭの側壁に接して形成された絶縁膜ＩＦＭを、アンチヒューズ素子における書込み動作の際に絶縁破壊を起こす対象とする。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板を有する半導体装置に適用して有効な技術に関するものである。
短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。
ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、チャネル層に不純物を導入することなく短チャネル特性の抑制が可能である。結果、移動度を向上し、また、不純物ゆらぎによる素子ばらつきを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ばらつき低減による動作マージンの向上が期待できる。
特許文献１（特開２００５−５０４４３４号公報）には、バルクシリコン基板とその上のゲート電極との間の超薄膜誘電体をブレークダウンさせることで、情報を記憶させることが記載されている。また、当該ゲート電極の下のバルクシリコン基板内にｎ＋領域を設けることでキャパシタ構造を形成することが、特許文献２（特開２００５−５１５６２４号公報）に記載されている。
特開２００５−５０４４３４号公報 特開２００５−５１５６２４号公報
特許文献１に記載されているように、半導体基板上に絶縁膜を介してゲート電極を形成し、当該絶縁膜において絶縁破壊を起こすことで情報の書込みを行うアンチヒューズ素子（記憶素子）では、半導体基板内のチャネルが空乏化した場合に、ゲート電極に電界が加わりにくくなる問題がある。この空乏化を防ぐために、特許文献２に記載されているように、キャパシタ構造を設けることが考えられる。
しかし、ＳＯＩ基板上にアンチヒューズ素子を設ける場合、上記のようなキャパシタ構造を形成するために、ＳＯＩ基板の上面に高濃度の不純物拡散領域を形成することは困難である。
また、上記ゲート電極に隣接する選択トランジスタには、書込み動作時に大きな電圧が印加される。ＳＯＩ基板上のトランジスタはドレイン耐圧が比較的小さいため、特許文献１、２に記載されたようなアンチヒューズ素子をそのままＳＯＩ素子に適用すると、選択トランジスタの特性が劣化する虞がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ＳＯＩ基板上に設けられたゲート電極と、高濃度の拡散領域を含むエピタキシャル層とに挟まれ、当該ゲート電極の側壁に接して形成された絶縁膜を、アンチヒューズ素子における書込み動作の際に絶縁破壊を起こす対象とするものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、アンチヒューズ素子を有する半導体装置において、半導体素子の省電力化を実現することができる。
本発明の実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ−Ａ線における断面図である。 本発明の実施の形態１の変形例である半導体装置を示す平面レイアウトである。 本発明の実施の形態２である半導体装置を示す平面レイアウトである。 図４のＢ−Ｂ線における断面図である。 比較例の半導体装置および本実施の形態の半導体装置のそれぞれの動作を説明する表である。 本発明の実施の形態２の変形例である半導体装置を示す平面レイアウトである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、本願では、半導体基板と、その上に順に積層したＢＯＸ膜および半導体層を含む基板をＳＯＩ基板と呼ぶ。また、ＢＯＸ膜上の当該半導体層を、ＳＯＩ層と呼ぶ場合がある。また、ＳＯＩ基板上に設けた半導体素子を、ＳＯＩ素子と呼ぶ場合がある。また、シリコンからなる厚い半導体基板上に、ＢＯＸ膜およびＳＯＩ層を介さずに半導体素子を設ける場合における当該半導体基板を、バルクシリコン基板と呼ぶ。また、アンチヒューズ素子であるメモリトランジスタと選択トランジスタとをまとめてメモリセルまたは単位メモリセルと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、ＳＯＩ基板上に、記憶素子であるアンチヒューズ素子を形成する場合において、ゲート電極の側壁を覆う絶縁膜を、書込み動作のために行う絶縁破壊の対象とすることについて説明する。
以下では、本実施の形態におけるＳＯＩ基板上の記憶素子および選択トランジスタの構造を、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置を構成するメモリアレイを示す平面レイアウトである。図２は、図１のＡ−Ａ線における断面図である。図１では活性領域ＡＲ、ゲート電極Ｇ１、ＧＭ、コンタクトプラグＣＰ１、ＣＰＭおよびＣＰＳのみを示し、素子分離領域、オフセットスペーサ、シリサイド層、層間絶縁膜および配線などの図示を省略している。また、図１では、ゲート電極Ｇ１、ＧＭのそれぞれの直下の活性領域ＡＲの輪郭を破線で示している。
図１に示すように、本実施の形態の半導体装置はＳＯＩ基板を有し、ＳＯＩ基板内の上層の半導体層（ＳＯＩ層）は、活性領域ＡＲを構成している。活性領域ＡＲは、周囲を囲む素子分離領域（図示しない）によりレイアウトが規定されている。つまり、活性領域ＡＲとは、平面において素子分離領域に重ならない領域をいう。活性領域ＡＲは、ＳＯＩ基板の主面に沿うＹ方向に並んで複数配置されている。複数の活性領域ＡＲのそれぞれは、ＳＯＩ基板の主面に沿う方向であって、Ｙ方向に対して直交するＸ方向に延在している。また、活性領域ＡＲは、Ｘ方向において複数並んで配置されている。つまり、Ｘ方向に延在する活性領域ＡＲが、Ｘ方向およびＹ方向に行列状に並んで複数配置されている。隣り合う活性領域ＡＲ同士の間は、素子分離領域により分離されている。
Ｙ方向に並ぶ複数の活性領域ＡＲの上に跨がるように、ゲート電極Ｇ１およびゲート電極ＧＭが形成されている。ゲート電極Ｇ１およびゲート電極ＧＭのそれぞれはＹ方向に延在しており、互いにＸ方向に並んで配置されている。つまり、Ｘ方向はゲート電極Ｇ１およびゲート電極ＧＭのそれぞれのゲート長方向であり、Ｙ方向はゲート電極Ｇ１およびゲート電極ＧＭのそれぞれのゲート幅方向である。
１つの活性領域ＡＲのＸ方向における両側の端部のそれぞれの直上に、ゲート絶縁膜ＧＦＭ（図２参照）を介してゲート電極ＧＭが形成されている。つまり、ゲート電極ＧＭは、平面視において活性領域ＡＲのＸ方向における端部と重なっている。活性領域ＡＲのＸ方向における両端に重なる２つのゲート電極ＧＭ同士の間に、平面視において当該活性領域ＡＲと重なるゲート電極Ｇ１が２つ形成されている。つまり、活性領域ＡＲの直上には、Ｘ方向において、ゲート電極ＧＭ、ゲート電極Ｇ１、ゲート電極Ｇ１、およびゲート電極ＧＭが順に並んで配置されている。１つのゲート電極ＧＭは、平面視においてＹ方向に並ぶ複数の活性領域ＡＲと重なっており、１つのゲート電極Ｇ１は、平面視においてＹ方向に並ぶ複数の活性領域ＡＲと重なっている。
また、１つのゲート電極ＧＭは、Ｘ方向において隣り合う活性領域ＡＲのそれぞれの端部と平面視において重なっている。つまり、Ｘ方向において隣り合う活性領域ＡＲは、ゲート電極ＧＭの直下において、素子分離領域（図示しない）を介して分離されている。
ゲート電極Ｇ１と、ゲート電極Ｇ１に隣接する活性領域ＡＲ内のソース・ドレイン領域とは、選択トランジスタを構成している。また、ゲート電極ＧＭと、ゲート電極ＧＭに隣接する１つの活性領域ＡＲとは、メモリトランジスタを構成している。つまり、ゲート電極Ｇ１は選択ゲート電極であり、ゲート電極ＧＭはメモリゲート電極である。ただし、当該メモリトランジスタは、ドレイン領域を有しておらず、ソース領域を有するハーフトランジスタである。
１つの活性領域ＡＲには、当該活性領域ＡＲの直上の２つのゲート電極Ｇ１に挟まれた領域においてのみ、コンタクトプラグＣＰＳが接続されており、その他の領域において、当該活性領域ＡＲにコンタクトプラグは接続されていない。コンタクトプラグＣＰＳが接続された箇所の活性領域ＡＲは、選択トランジスタのソース領域を構成する。ゲート電極Ｇ１には、コンタクトプラグＣＰ１が接続されており、ゲート電極ＧＭには、コンタクトプラグＣＰＭが接続されている。
図１では、１ｂｉｔの情報を記憶する単位メモリセルの領域を一点鎖線で囲んでいる。当該単位メモリセルは１つのメモリトランジスタと１つの選択トランジスタとを有している。当該単位メモリセルが複数並べられたメモリセルアレイでは、単位メモリセルが行列状に複数並んで繰り返し配置されている。つまり、Ｙ方向において、単位メモリセルは複数並んで繰り返し配置されている。また、Ｘ方向において、単位メモリセルは複数並んで配置されている。ただし、Ｘ方向において隣り合う単位メモリセル同士は、互いの間の境界線を中心として線対称なレイアウトを有している。１つの活性領域には、２つの単位メモリセルが形成されている。
このように、Ｙ方向に並ぶ複数のメモリセルを構成する複数の選択トランジスタのそれぞれのソース領域は互いに分離して形成されており、それらの複数のソース領域同士は互いに電気的に接続されていない。
図２に示すように、本実施の形態の半導体装置を構成するＳＯＩ基板は、半導体基板ＳＢと、半導体基板ＳＢ上のＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上の半導体層であるＳＯＩ層ＳＬとを有している。支持基板である半導体基板ＳＢは、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板であり、例えば５００μｍ〜７００μｍ程度の厚さを有している。ＢＯＸ膜ＢＸは、例えば酸化シリコン膜からなり、その膜厚は５〜１００ｎｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は例えば５０ｎｍである。ＳＯＩ層ＳＬは、単結晶シリコンからなる半導体層であり、その膜厚は３〜１５ｎｍである。ここでは、ＳＯＩ層ＳＬの膜厚は例えば１５ｎｍである。
なお、図２では、本実施の形態の半導体装置の構造を分かりやすくするため、コンタクトプラグＣＰＳの他に、図１のＡ−Ａ線に重なっていないコンタクトプラグＣＰ１およびＣＰＭも示している。
ＳＯＩ基板上には選択トランジスタＱ１およびメモリトランジスタＱＭが並んで形成されている。メモリトランジスタＱＭの下のＳＯＩ基板の上面には溝が形成され、当該溝内には、単位メモリセルのそれぞれを電気的に分離する素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩの底面は半導体基板ＳＢの途中深さまで達している。つまり、素子分離領域ＳＴＩはＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを貫通している。１つの選択トランジスタＱ１および１つのメモリトランジスタＱＭは、１ｂｉｔの情報を記憶する単位メモリセルを構成している。
ここでは、選択トランジスタＱ１およびメモリトランジスタＱＭのそれぞれをｎチャネル型のＭＯＳＦＥＴとして説明するが、これらのトランジスタはｐチャネル型のＭＯＳＦＥＴであってもよい。ｐチャネル型のＭＯＳＦＥＴでは、ｎチャネル型のＭＯＳＦＥＴと異なり、ソース・ドレイン領域がｐ型の半導体領域により構成される。
選択トランジスタＱ１は、ＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦ１を介して形成されたゲート電極Ｇ１を有している。ゲート絶縁膜ＧＦ１は、例えば酸化シリコン（ＳｉＯ２）膜からなる。ゲート電極Ｇ１は、例えば多結晶のシリコン（Ｓｉ）を主に含むｎ型の半導体膜により構成されている。つまり、ゲート電極Ｇ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されたポリシリコン膜からなる。ＳＯＩ基板の主面に対して垂直な方向における、ＳＯＩ層ＳＬの上面からゲート電極Ｇ１の上面までの高さは、例えば１００ｎｍである。
ゲート電極Ｇ１の両側の側壁のそれぞれは、オフセットスペーサである絶縁膜ＩＦにより覆われている。つまり、絶縁膜ＩＦは、例えば後述するエクステンション領域ＥＸを形成する前であって、後述する拡散領域Ｄ１、Ｄ２の形成前に形成するものである。絶縁膜ＩＦはゲート絶縁膜ＧＦ１およびゲート電極Ｇ１の側壁に接しており、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。素子分離領域ＳＴＩは、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、主に酸化シリコン膜により構成されている。なお、素子分離領域ＳＴＩは、ＳＴＩ構造ではなくＬＯＣＯＳ（Local Oxidization of Silicon）構造を有していてもよい。
絶縁膜ＩＦの膜厚は１０ｎｍ以下である。ここでは、例えば絶縁膜ＩＦの膜厚は５ｎｍである。なお、ゲート電極Ｇ１の側壁に沿って形成された絶縁膜ＩＦの膜厚とは、ゲート電極Ｇ１の側壁に対して垂直な方向における絶縁膜ＩＦの長さをいう。
ここでは図示をしていないが、ゲート電極Ｇ１の側壁には、絶縁膜ＩＦを介してサイドウォールが形成されていてもよい。サイドウォールは、ゲート電極Ｇ１の横に自己整合的に形成される絶縁膜であり、例えば酸化シリコン膜と、その上の窒化シリコン膜との積層膜により構成される。当該酸化シリコン膜はＬ字型の断面を有する膜であり、当該窒化シリコン膜とゲート電極Ｇ１との間、および当該窒化シリコン膜とＳＯＩ層ＳＬとの間に形成される。
ゲート電極Ｇ１の横のＳＯＩ層ＳＬ上には、ＳＯＩ基板の上面に沿う方向においてゲート電極Ｇ１を挟むように、一対のエピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰは、ＳＯＩ層ＳＬ上にエピタキシャル成長法により積上げられた半導体層（せり上げ層）であり、エピタキシャル層ＥＰの底面はＳＯＩ層ＳＬの上面と一体化している。図では、エピタキシャル層ＥＰとＳＯＩ層ＳＬとの境界を破線で示している。
エピタキシャル層ＥＰの上面の高さはゲート電極Ｇ１の底面よりも高く、エピタキシャル層ＥＰは、ゲート電極Ｇ１の側壁に接する絶縁膜ＩＦの側壁に接している。ＳＯＩ基板の上面に対して垂直な方向における、ＳＯＩ層ＳＬの上面からエピタキシャル層ＥＰの上面までの距離、つまりエピタキシャル層ＥＰの高さは、例えば２０〜４０ｎｍである。上記サイドウォールが形成されている場合には、エピタキシャル層ＥＰはサイドウォールの側壁に接して形成される。
ゲート電極Ｇ１の直下のＳＯＩ層ＳＬ、つまりシリコン層は、選択トランジスタＱ１の駆動時に電流が流れるチャネル領域を含むチャネル層である。当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層ＳＬ内およびエピタキシャル層ＥＰ内には一対のソース・ドレイン領域が形成されている。
選択トランジスタＱ１のドレイン領域は、ｎ型の半導体領域であり比較的不純物濃度が低いエクステンション領域（低濃度拡散領域）ＥＸと、ｎ型の半導体領域でありエクステンション領域ＥＸよりも不純物濃度が高い拡散領域（高濃度拡散領域）Ｄ１とを有している。また、選択トランジスタＱ１のソース領域は、ｎ型の半導体領域であり比較的不純物濃度が低いエクステンション領域（低濃度拡散領域）ＥＸと、ｎ型の半導体領域でありエクステンション領域ＥＸよりも不純物濃度が高い拡散領域（高濃度拡散領域）Ｄ２とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むＬＤＤ（Lightly Doped Drain）構造を有している。
つまり、平面視においてチャネル領域を挟むように、一対のエクステンション領域ＥＸが形成されており、平面視においてチャネル領域を挟むように、拡散領域Ｄ１と拡散領域Ｄ２とが形成されている。
エクステンション領域ＥＸ、拡散領域Ｄ１およびＤ２にはｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。エクステンション領域ＥＸは拡散領域Ｄ１、Ｄ２よりも上記チャネル領域に近い位置に形成されている。つまり、エクステンション領域ＥＸの形成位置は、拡散領域Ｄ１、Ｄ２のそれぞれの形成位置よりもゲート電極Ｇ１に近い。エピタキシャル層ＥＰ内およびＳＯＩ層ＳＬ内における拡散領域Ｄ１、Ｄ２のそれぞれのｎ型不純物の濃度は、例えば１×１０２０〜１×１０２１／ｃｍ３である。
ゲート電極Ｇ１の直下において、対向するエクステンション領域ＥＸの相互間に挟まれた領域のＳＯＩ層ＳＬ内、つまりチャネル領域内には、ｎ型またはｐ型の不純物は殆ど導入されてない。すなわち、ＳＯＩ層ＳＬは真性半導体層である。ＳＯＩ層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は、１×１０１７／ｃｍ３以下である。
なお、図２ではエクステンション領域ＥＸがＳＯＩ層ＳＬの上面から下面まで達して形成されている。つまり、図２に示す選択トランジスタＱ１は、完全空乏型のＭＯＳＦＥＴである。これに対し、エクステンション領域ＥＸの形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。同様に、図２では拡散領域Ｄ１、Ｄ２がエピタキシャル層ＥＰの上面からＳＯＩ層ＳＬの下面まで達して形成されているが、拡散領域Ｄ１、Ｄ２の形成深さは、ＳＯＩ層ＳＬの途中深さまでであってもよい。
ゲート絶縁膜ＧＦ１、ゲート電極Ｇ１、絶縁膜ＩＦおよび素子分離領域ＳＴＩから露出するＳＯＩ層ＳＬ上に形成されたエピタキシャル層ＥＰ内には、高濃度のｎ型不純物が打ち込まれて拡散領域Ｄ１またはＤ２が形成されている。つまり、ゲート電極Ｇ１を挟む一対のエピタキシャル層ＥＰのうち、一方のエピタキシャル層ＥＰ内には拡散領域Ｄ１が形成され、もう一方のエピタキシャル層ＥＰ内には拡散領域Ｄ２が形成されている。また、エピタキシャル層ＥＰの上面に接するシリサイド層Ｓ１、および、ゲート電極Ｇ１の上面に接するシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などからなる。
つまり、エピタキシャル層ＥＰは選択トランジスタＱ１のソース・ドレイン領域を構成している。エピタキシャル層ＥＰを設けている目的は、例えばソース・ドレイン領域の上面にシリサイド層Ｓ１を形成する際に、薄いＳＯＩ層ＳＬの全膜厚がシリサイド化されることを防ぐことにある。また、拡散領域Ｄ１を含むエピタキシャル層ＥＰは、後述するように、メモリトランジスタＱＭを用いて情報の書込み動作を行う際に起こる絶縁破壊の電流経路として用いられる。
また、ゲート電極Ｇ１の隣の領域であって、拡散領域Ｄ１側の領域のＳＯＩ層ＳＬ上および素子分離領域ＳＴＩ上には、ゲート電極ＧＭが形成されている。ＳＯＩ層ＳＬとゲート電極ＧＭとの間には、ゲート絶縁膜ＧＦＭが形成されている。ここでは、素子分離領域ＳＴＩとゲート電極ＧＭとの間の領域にゲート絶縁膜ＧＦＭは形成されていないが、当該領域にゲート絶縁膜ＧＦＭが形成されていてもよい。ゲート電極ＧＭとＳＯＩ層ＳＬとは、それらの間に介在するゲート絶縁膜ＧＦＭにより絶縁されている。ゲート絶縁膜ＧＦＭの膜厚は、例えば２〜３ｎｍである。
ゲート絶縁膜ＧＦＭは例えば酸化シリコン膜からなり、ゲート電極ＧＭは、ゲート電極Ｇ１と同様に例えばポリシリコン膜からなる。ゲート電極ＧＭは、素子分離領域ＳＴＩと、素子分離領域ＳＴＩに隣接するＳＯＩ層ＳＬとのそれぞれの直上に跨がって形成されている。ゲート電極ＧＭとゲート電極Ｇ１とのそれぞれの高さは同等である。つまり、ＳＯＩ基板の主面に対して垂直な方向における、ＳＯＩ層ＳＬの上面からゲート電極ＧＭの上面までの高さは、例えば１００ｎｍである。ゲート電極ＧＭのゲート長は、ゲート電極Ｇ１のゲート長より大きい。ゲート電極ＧＭ上には、ゲート電極ＧＭの上面に接してシリサイド層Ｓ１が形成されている。当該シリサイド層Ｓ１は例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などからなる。
ゲート電極ＧＭの側壁は、当該側壁に接する絶縁膜ＩＦＭにより覆われている。絶縁膜ＩＦＭは、例えば窒化シリコン（Ｓｉ３Ｎ４）膜からなる。絶縁膜ＩＦＭは、絶縁膜ＩＦの形成工程において、絶縁膜ＩＦと同時に形成された膜である。つまり、例えばＣＶＤ法を用いてＳＯＩ基板上に窒化シリコン膜を堆積した後、ドライエッチング法を用いて当該窒化シリコン膜の一部を除去し、ＳＯＩ層ＳＬの上面を露出させることで、ゲート電極ＧＭの両側の側壁に接する当該窒化シリコン膜からなる絶縁膜ＩＦＭを形成する。
絶縁膜ＩＦＭの膜厚は１０ｎｍ以下である。ここでは、例えば絶縁膜ＩＦＭの膜厚は５ｎｍである。なお、ゲート電極ＧＭの側壁に沿って形成された絶縁膜ＩＦＭの膜厚とは、ゲート電極ＧＭの側壁に対して垂直な方向における絶縁膜ＩＦＭの長さをいう。絶縁膜ＩＦＭと、拡散領域Ｄ１を含むエピタキシャル層ＥＰとの間には、サイドウォールは形成されていない。
ゲート電極ＧＭはメモリトランジスタＱＭを構成している。メモリトランジスタＱＭは、ゲート電極ＧＭの横の拡散領域Ｄ１およびエクステンション領域ＥＸを含むソース領域を有しているが、ドレイン領域を有していない。つまり、メモリトランジスタＱＭはハーフトランジスタである。
メモリトランジスタＱＭと選択トランジスタＱ１とは、拡散領域Ｄ１を共有している。つまり、メモリトランジスタＱＭのソース領域と、選択トランジスタＱ１のドレイン領域とは、同一のエピタキシャル層ＥＰ内に形成された拡散領域Ｄ１を有している。ゲート電極ＧＭとゲート電極Ｇ１とは、拡散領域Ｄ１を含むエピタキシャル層ＥＰを挟んで配置されている。このように、メモリトランジスタＱＭと選択トランジスタＱ１とは直列接続されている。
当該エピタキシャル層ＥＰとゲート電極ＧＭとの間には絶縁膜ＩＦＭが介在しているため、ゲート電極ＧＭと当該エピタキシャル層ＥＰとは絶縁されている。同様に、当該エピタキシャル層ＥＰとゲート電極Ｇ１との間には絶縁膜ＩＦが介在しているため、ゲート電極Ｇ１と当該エピタキシャル層ＥＰとは絶縁されている。
当該エピタキシャル層ＥＰとゲート電極ＧＭとは、ＳＯＩ基板の主面に沿う方向において隣り合って配置されている。つまり、当該エピタキシャル層ＥＰの上面の高さは、ゲート電極ＧＭの底面の高さよりも高く、ゲート電極ＧＭと当該エピタキシャル層ＥＰとは同じ高さに形成されている。また、絶縁膜ＩＦＭの一方の側壁は、所定の高さにおいてゲート電極ＧＭの側壁に接し、他方の側壁は、当該高さにおいて上記エピタキシャル層ＥＰに接している。各エピタキシャル層ＥＰの上面の高さは、ゲート電極ＧＭ、Ｇ１のそれぞれの高さよりも低い。
選択トランジスタＱ１およびメモリトランジスタＱＭを覆うように、ＳＯＩ基板上には、層間絶縁膜ＣＬが形成されている。つまり、ゲート電極ＧＭ、Ｇ１、および複数のエピタキシャル層ＥＰのそれぞれは、層間絶縁膜ＣＬに覆われている。また、層間絶縁膜ＣＬを貫通するように、複数のコンタクトホールが形成され、当該複数のコンタクトホールのそれぞれの内側には、コンタクトプラグＣＰＳ、ＣＰ１、またはＣＰＭが埋め込まれている。層間絶縁膜ＣＬは例えば酸化シリコン膜からなり、その上面はコンタクトプラグＣＰＳ、ＣＰ１およびＣＰＭのそれぞれの上面と同じ高さにおいて平坦化されている。
コンタクトプラグＣＰＳ、ＣＰ１およびＣＰＭのそれぞれは柱状の導体膜であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。図２では、コンタクトプラグＣＰＳ、ＣＰ１およびＣＰＭを構成するバリア導体膜と主導体膜とを区別して示していない。
コンタクトプラグＣＰＳは、シリサイド層Ｓ１を介して、選択トランジスタＱ１のソース領域、つまり拡散領域Ｄ２を含むエピタキシャル層ＥＰに接続されている。コンタクトプラグＣＰ１は、シリサイド層Ｓ１を介して、選択トランジスタＱ１のゲート電極Ｇ１に接続されている。コンタクトプラグＣＰＭは、シリサイド層Ｓ１を介して、メモリトランジスタＱＭのゲート電極ＧＭに接続されている。これに対し、メモリトランジスタＱＭのソース領域、つまり選択トランジスタＱ１のドレイン領域には、コンタクトプラグは接続されていない。
層間絶縁膜ＣＬ上の構造の図示は省略するが、層間絶縁膜ＣＬ、コンタクトプラグＣＰＳ、ＣＰ１およびＣＰＭの上には、例えばＳｉＯＣからなる層間絶縁膜が形成されている。当該層間絶縁膜には、コンタクトプラグＣＰＳ、ＣＰ１およびＣＰＭのそれぞれの上面を露出する複数の配線溝が形成されており、各配線溝内には配線が形成されている。当該配線は、例えば主にＣｕ（銅）を含んでいる。
ここで、本実施の形態の半導体装置の特徴は、特に、ＳＯＩ基板上のメモリトランジスタＱＭのソース領域を含む高濃度のエピタキシャル層ＥＰとゲート電極ＧＭとが、ゲート電極ＧＭの側壁に接する絶縁膜ＩＦＭを介して互いに隣接していることにある。
以下では、本実施の形態の半導体装置を構成する記憶素子の動作について説明する。
当該記憶素子は、絶縁膜における絶縁破壊の有無により、情報の書込みの有無を判断する不揮発性記憶素子である。つまり、メモリトランジスタＱＭは、アンチヒューズ素子を構成する。
当該アンチヒューズ素子において情報を書き込む際には、コンタクトプラグＣＰ１を介してゲート電極Ｇ１に例えば２．０Ｖを印加して選択トランジスタＱ１をオン状態にする。また、コンタクトプラグＣＰＭを介してメモリトランジスタＱＭのゲート電極ＧＭに例えば４．５Ｖの電圧を印加する。また、選択トランジスタＱ１のソース領域には、コンタクトプラグＣＰＳを介して接地電位を印加する。これにより、ゲート電極ＧＭと当該ソース領域との間の電位差を大きくして、ゲート電極ＧＭの側壁に接する絶縁膜ＩＦＭをブレークダウンさせる。
このように、絶縁膜ＩＦＭにおいて絶縁破壊を起こすことで、ゲート電極ＧＭと、拡散領域Ｄ１を含むエピタキシャル層ＥＰとの間の抵抗値を変化させる。メモリセルにおいて読出しを行う際には、ゲート電極Ｇ１に電圧を印加して選択トランジスタＱ１をオン状態にし、選択トランジスタＱ１のソース領域に接地電位を印加し、ゲート電極ＧＭに４．５Ｖよりも低い所定の電位を印加する。このとき、上記絶縁破壊が起こっていれば、絶縁膜ＩＦＭの抵抗値が低下しているため、ゲート電極ＧＭとメモリトランジスタＱＭのソース領域との間に比較的大きな電流（リーク電流）が流れる。よって、コンタクトプラグＣＰＭとコンタクトプラグＣＰＳとの間でメモリセルに流れる電流を検知することにより、メモリセルからの読出しを行うことができる。
つまり、ゲート電極ＧＭとエピタキシャル層ＥＰとは絶縁膜ＩＦＭを介して隣接しているため、ゲート電極ＧＭとエピタキシャル層ＥＰとの間に５Ｖ程度の大きな電位差が生じた場合、絶縁膜ＩＦＭに絶縁破壊が生じ、読出し動作においてゲート電極ＧＭとエピタキシャル層ＥＰとの間に流れるリーク電流が顕著に増大する。読出し動作では、絶縁膜ＩＦＭを介して流れる当該リーク電流の大きさを測定することで、メモリセルにおける情報の書込みの有無を判断する。
本実施の形態では、図１に示すように、Ｙ方向に並ぶ複数のメモリセルはゲート電極Ｇ１、ＧＭを共有しており、Ｙ方向に並ぶ複数のメモリセルの各選択トランジスタのソース領域のそれぞれは互いに絶縁されており、それらのソース領域のそれぞれにコンタクトプラグＣＰＳが接続されている。つまり、Ｙ方向に並ぶ複数のメモリセルにおいて、ゲート電極ＧＭは共通に制御されるが、選択トランジスタのソース領域は個別に制御することができる。また、Ｘ方向において並ぶ複数のゲート電極Ｇ１は個別に制御することができ、Ｘ方向において並ぶ複数のゲート電極ＧＭは個別に制御することができる。
よって、書込み動作および読出し動作では、特定のゲート電極ＧＭ、Ｇ１と、選択トランジスタのソース領域に電位を供給することで、行列状に並ぶ複数のメモリセルの中から特定のメモリセルを選択することができる。
以下では、比較例の半導体装置について説明し、さらに本実施の形態の半導体装置の効果について説明する。
上記の構成と異なる構成のアンチヒューズ素子を有する比較例の半導体装置として、ＳＯＩ基板ではなく、バルクシリコン基板上にメモリトランジスタおよび選択トランジスタを有する半導体装置が考えられる。比較例の半導体装置はバルクシリコン基板上にエピタキシャル層を有しておらず、メモリトランジスタのソース領域および選択トランジスタのソース・ドレイン領域はいずれもバルクシリコン基板の上面に形成されている。当該メモリトランジスタは、バルクシリコン基板上にゲート絶縁膜を介して形成されたゲート電極を有している。
上記のメモリトランジスタおよび選択トランジスタを有する比較例のメモリセルにおいて情報を書き込む際には、メモリトランジスタのゲート電極の直下のゲート絶縁膜を絶縁破壊の対象とする。ゲート絶縁膜において絶縁破壊が生じている場合と生じていない場合とでは、当該ゲート電極と半導体基板との間のリーク電流の大きさに差が生じるため、このリーク電流の大きさにより、情報の書込みの有無を読み出すことができる。
しかし、書込み動作においてメモリトランジスタのゲート電極に高電圧を印加した際、当該ゲート電極の直下のバルクシリコン基板内、つまりチャネル領域に空乏層が生じ、当該ゲート電極に電界が加わりにくくなる場合がある。この場合、メモリセルにおける書込み動作を正常に行うことが困難となり、また、半導体装置の消費電力が増大する問題が生じる。
上記の空乏層の発生を抑えるために、当該ゲート電極の直下のバルクシリコン基板の上面に高濃度のｎ型不純物を導入して拡散領域を形成することで、当該拡散領域と当該ゲート電極とを含むキャパシタ構造を設けることが考えられる。これにより、バルクシリコン基板における空乏化を防ぐことができる。
ここで、ＳＯＩ基板上に形成されるＳＯＩ素子は、半導体素子を膜厚が薄いＳＯＩ層上に形成することで、バルクシリコン基板上に形成する半導体素子に比べて、消費電力の低減、動作速度の上昇、および短チャネル特性の改善などの効果が得ることができるものである。そこで、選択トランジスタを含む各種の半導体素子において上記効果を得ることなどを目的として、それらの半導体素子とともにアンチヒューズ素子をＳＯＩ基板上に形成することが考えられる。ＳＯＩ基板上にアンチヒューズ素子を形成した場合であって、上記比較例のようにメモリトランジスタのゲート絶縁膜を絶縁破壊の対象とする場合、メモリトランジスタのゲート電極の直下のＳＯＩ層を含むＳＯＩ基板に空乏層が生じると、上記のように書込み動作を正常に行うことが困難となり、また、半導体装置の消費電力が増大する問題が生じる。
このような空乏化の問題を解決するために、上記のようにメモリトランジスタのゲート電極の直下に拡散領域を形成することで、キャパシタ構造を設けることが考えられる。しかし、ＳＯＩ基板の上部のＳＯＩ層は極薄い膜であるため、当該拡散領域を形成するためにＳＯＩ層に高い濃度で不純物を注入するとＳＯＩ層が非晶質化するため、キャパシタ構造を設けることは困難である。
これに対し、本実施の形態では、ＳＯＩ層ＳＬとゲート電極ＧＭとを含むキャパシタ構造を設けるのではなく、書込み動作における絶縁破壊の対象を、ゲート電極ＧＭの側壁のオフセットスペーサである絶縁膜ＩＦＭとし、ゲート電極ＧＭと隣り合うエピタキシャル層ＥＰとゲート電極ＧＭとを含むキャパシタ構造を設けている。つまり、高濃度のｎ型不純物が導入されて拡散領域Ｄ１が形成されたエピタキシャル層ＥＰとゲート電極ＧＭとを、絶縁膜ＩＦＭにより互いに絶縁することでキャパシタ構造を設けている。よって、ＳＯＩ基板側の空乏化に起因して、ゲート電極ＧＭに電界が加わりにくくなることを防ぐことができる。
したがって、ＳＯＩ基板上にアンチヒューズ素子を設けることができため、半導体装置の性能を向上させることができる。また、書込み動作における絶縁破壊をより確実に行うことができるため、半導体装置の信頼性を向上させることができる。また、当該絶縁破壊をより低い電圧で行うことができるため、半導体装置の消費電力を低減することができる。
なお、本実施の形態の半導体装置において、書込み動作時に絶縁膜ＩＦＭではなくゲート絶縁膜ＧＦＭにおいて絶縁破壊が起きても問題ない。
以下に、本実施の形態の半導体装置の変形例について、図３を用いて説明する。図３は、本実施の形態の半導体装置の変形例を示す平面レイアウトである。図３では、１ｂｉｔの情報を記憶する単位メモリセルの領域を一点鎖線で囲んでいる。
図３に示すように、本変形例の半導体装置のメモリアレイのレイアウトは、図１に示すレイアウトと異なり、Ｙ方向において並ぶ複数の選択トランジスタのそれぞれのソース領域は互いに接続されている。つまり、活性領域ＡＲはＹ方向において複数に分離していない。また、メモリトランジスタを構成するゲート電極ＧＭはＹ方向に延在しておらず、Ｙ方向に並ぶ複数のメモリセルのそれぞれに対して１つずつ形成されている。言い換えれば、Ｙ方向に並ぶ複数のメモリセルを構成する複数のメモリトランジスタ（アンチヒューズ素子、記憶素子）のそれぞれのゲート電極ＧＭは互いに分離して形成されており、それらの複数のゲート電極ＧＭ同士は互いに電気的に接続されていない。つまり、Ｙ方向に並ぶ複数のメモリトランジスタは、ゲート電極ＧＭを共有していない。
活性領域ＡＲの直上には、Ｘ方向においてゲート電極ＧＭ、ゲート電極Ｇ１、ゲート電極Ｇ１およびゲート電極ＧＭが順に配置されている。Ｙ方向に延在するこれらの２つのゲート電極Ｇ１同士の間において、活性領域ＡＲはＹ方向に延在するパターンを有している。また、活性領域ＡＲはＸ方向に延在するパターンを複数有しており、Ｘ方向に延在する当該パターンはＹ方向に複数並んでいる。これらのＸ方向に延在する複数のパターンは、上記のＹ方向に延在するパターンと一体となっている。
つまり、Ｘ方向に延在する複数のパターンと、Ｙ方向に延在するパターンとにより１つの活性領域ＡＲが構成されている。活性領域ＡＲを構成し、Ｙ方向に延在する当該パターンにはコンタクトプラグＣＰＳが接続されており、当該コンタクトプラグＣＰＳを介して、Ｙ方向に並び、Ｘ方向に延在する複数のパターンのそれぞれに電位を供給することができる。
また、活性領域ＡＲを構成し、Ｘ方向に延在するパターンと、他の活性領域ＡＲを構成し、Ｘ方向に延在するパターンとは、Ｘ方向において並んで配置されている。１つのゲート電極ＧＭは、Ｘ方向において隣り合うそれらのパターンの直上に形成されている。つまり、１つのゲート電極ＧＭは、Ｘ方向において隣り合う別々の２つの活性領域ＡＲのそれぞれの一部と平面視において重なっている。Ｙ方向に並んで複数配置されたゲート電極ＧＭのそれぞれの上面には、コンタクトプラグＣＰＭが接続されている。
つまり、１つの活性領域ＡＲに形成された複数の選択トランジスタのそれぞれのソース領域には、コンタクトプラグＣＰＳを介して同一の電位が供給される。また、Ｙ方向に並ぶ複数のゲート電極ＧＭのそれぞれには、コンタクトプラグＣＰＭが接続されている。つまり、Ｙ方向に並ぶ複数のゲート電極ＧＭのそれぞれには別々の電位を供給することができる。よって、Ｙ方向に並ぶ複数のメモリセルにおいて、複数の選択トランジスタのそれぞれのソース領域は共通に制御されるが、ゲート電極ＧＭは個別に制御することができる。
図３において一点鎖線で囲んだ単位メモリセルの断面構造は、図２を用いて説明した構造と同様である。なお、図２では、各コンタクトプラグの接続状態を分かりやすくするため、選択トランジスタＱ１のソース領域、ゲート電極Ｇ１およびＧＭのそれぞれに接続されたコンタクトプラグを示している。ただし、実際に図３に示すレイアウトにおける単位メモリセルのＸ方向に沿う断面図を示す場合には、当該断面図にコンタクトプラグＣＰ１、ＣＰＳは示されず、ゲート電極ＧＭに接続されたコンタクトプラグＣＰＭが示される。
本変形例では、ＳＯＩ基板上のゲート電極ＧＭの側壁とエピタキシャル層との間に形成された絶縁膜ＩＦＭ（図２参照）を絶縁破壊の対象とするアンチヒューズ素子を設けることにより、図１および図２を用いて説明した半導体装置の効果と同様の効果を得ることができる。
（実施の形態２）
本実施の形態では、単位メモリセル内において２つの選択トランジスタを直列に接続し、これにより、高電圧により選択トランジスタの性能が低下することを防ぐことについて、図４〜図６を用いて説明する。図４は、本実施の形態の半導体装置を構成するメモリアレイを示す平面レイアウトである。図５は、図４のＢ−Ｂ線における断面図である。図６は、比較例の半導体装置および本実施の形態の半導体装置のそれぞれの動作を説明する表である。つまり、図６は、選択トランジスタが１つの場合または２つの場合における、絶縁破壊の前後のメモリセルの各部分に印加される電圧を示す表である。
図４では、活性領域ＡＲ、ゲート電極Ｇ１、Ｇ２、ＧＭ、コンタクトプラグＣＰ１、ＣＰ２、ＣＰＭおよびＣＰＳのみを示し、素子分離領域、オフセットスペーサ、シリサイド層、層間絶縁膜および配線などの図示を省略している。また、図４では、ゲート電極Ｇ１、ＧＭのそれぞれの直下の活性領域ＡＲの輪郭を破線で示している。また、図４では、１ｂｉｔの情報を記憶する単位メモリセルの領域を一点鎖線で囲んでいる。当該単位メモリセルは、１つのメモリトランジスタと２つの選択トランジスタとを有している。
図４に示すように、本実施の形態の半導体装置のレイアウトは、図１を用いて説明した前記実施の形態１の半導体装置のレイアウトと似ているが、ゲート電極Ｇ２が設けられており、これにより選択トランジスタが増設されている点で、前記実施の形態１と構成が異なる。図４に示すレイアウトでは、Ｙ方向に延在するゲート電極Ｇ２が、コンタクトプラグＣＰＳとゲート電極Ｇ１との間に設けられている点が、図１に示すレイアウトと異なる。また、ゲート電極Ｇ２には、コンタクトプラグＣＰ２が接続されている。
ゲート電極Ｇ２は、ゲート電極Ｇ１と同様に、Ｙ方向に並ぶ複数の活性領域ＡＲと平面視において重なっている。つまり、１つの活性領域ＡＲの直上には、Ｘ方向において順に並ぶゲート電極ＧＭ、ゲート電極Ｇ１、ゲート電極Ｇ２、ゲート電極Ｇ２、ゲート電極Ｇ１、およびゲート電極ＧＭが形成されている。上記の２つのゲート電極Ｇ２同士の間において、活性領域ＡＲにはコンタクトプラグＣＰＳが接続されている。ゲート電極Ｇ１、Ｇ２のそれぞれは、ゲート電極ＧＭよりもゲート長が小さい。
ゲート電極Ｇ１とその横に露出している活性領域ＡＲ内のソース・ドレイン領域とは、第１選択トランジスタを構成しており、ゲート電極Ｇ２とその横に露出している活性領域ＡＲ内のソース・ドレイン領域とは、第２選択トランジスタを構成している。単位メモリセル内において、第１選択トランジスタと第２選択トランジスタとは直列に接続されている。つまり、第２選択トランジスタのドレイン領域は、第１選択トランジスタのソース領域に接続されている。コンタクトプラグＣＰＳが接続された箇所の活性領域ＡＲには、ゲート電極Ｇ２を含む選択トランジスタのソース領域が形成されている。
ゲート電極Ｇ１とゲート電極Ｇ２との間の活性領域ＡＲにはコンタクトプラグが接続されておらず、ゲート電極Ｇ１とゲート電極ＧＭとの間の活性領域ＡＲにはコンタクトプラグが接続されていない。つまり、複数の活性領域ＡＲのそれぞれにおいてコンタクトプラグが接続されているのは、第２選択トランジスタのソース領域が形成された箇所のみである。
図５に示す断面構造は、図２に示した断面構造と異なり、メモリトランジスタＱＭの横に選択トランジスタが２つ設けられている。メモリトランジスタＱＭと隣り合う選択トランジスタ（第１選択トランジスタ）Ｑ１は、図２を用いて説明した前記実施の形態１と同様の構造を有している。ただし、選択トランジスタＱ１のソース領域には、コンタクトプラグは接続されていない。選択トランジスタＱ１と隣り合う領域であって、メモリトランジスタＱＭが形成された領域に対して反対側の領域には、選択トランジスタＱ１と同様の構造を有する選択トランジスタ（第２選択トランジスタ）Ｑ２が形成されている。言い換えれば、選択トランジスタＱ２とメモリトランジスタＱＭとの間に選択トランジスタＱ１が配置されている。選択トランジスタＱ１、Ｑ２はいずれもｎチャネル型のＭＯＳＦＥＴである。
選択トランジスタＱ２は、ＳＯＩ層ＳＬ上にゲート絶縁膜ＧＦ２を介して形成されたゲート電極Ｇ２を有している。ゲート電極Ｇ２の両側の側壁は、オフセットスペーサである絶縁膜ＩＦにより覆われている。ゲート絶縁膜ＧＦ２は例えば酸化シリコン膜からなり、ゲート電極Ｇ２は例えばポリシリコン膜からなり、絶縁膜ＩＦは例えば窒化シリコン膜からなる。ゲート電極Ｇ２の横には、絶縁膜ＩＦを介してエピタキシャル層ＥＰが形成されている。ＳＯＩ層ＳＬ上に形成された一対のエピタキシャル層ＥＰは、ゲート電極Ｇ２の側壁に接する絶縁膜ＩＦの側壁に接している。つまり、当該絶縁膜ＩＦの一方の側壁はゲート電極Ｇ２に接し、他方の側壁はエピタキシャル層ＥＰに接している。なお、ゲート電極Ｇ２の横には、絶縁膜ＩＦを介してサイドウォールが形成されていてもよい。
ゲート電極Ｇ２を挟むように配置された一対のエピタキシャル層ＥＰおよびそれらエピタキシャル層ＥＰの下のＳＯＩ層ＳＬには、選択トランジスタＱ２のｎ型の半導体領域からなるソース・ドレイン領域が形成されている。選択トランジスタＱ２のソース・ドレイン領域のそれぞれは、ＳＯＩ層ＳＬ内に形成されたエピタキシャル層ＥＰを有している。選択トランジスタＱ２のドレイン領域は、拡散領域Ｄ２を有しており、選択トランジスタＱ２のソース領域は、拡散領域Ｄ３を有している。
つまり、選択トランジスタＱ１、Ｑ２のそれぞれは、選択トランジスタＱ１のソース領域および選択トランジスタＱ２のドレイン領域を構成する拡散領域Ｄ２を共有している。ゲート電極Ｇ１とゲート電極Ｇ２とは、拡散領域Ｄ２を含むエピタキシャル層ＥＰを挟んで配置されている。すなわち、メモリトランジスタＱＭ、選択トランジスタＱ１、Ｑ２は、順に直列に接続されている。
選択トランジスタＱ２のソース領域を構成する拡散領域Ｄ３を含むエピタキシャル層ＥＰには、当該エピタキシャル層ＥＰの上面に接するシリサイド層Ｓ１を介してコンタクトプラグＣＰＳが接続されている。ゲート電極Ｇ２には、ゲート電極Ｇ２上のシリサイド層Ｓ１を介してコンタクトプラグＣＰ２が接続されている。
本実施の形態では、図４に示すように、Ｙ方向に並ぶ複数のメモリセルはゲート電極Ｇ１、Ｇ２およびＧＭを共有しており、Ｙ方向に並ぶ複数のメモリセルの各選択トランジスタのソース領域のそれぞれは互いに絶縁されており、それらのソース領域のそれぞれにコンタクトプラグＣＰＳが接続されている。つまり、Ｙ方向に並ぶ複数のメモリセルにおいて、ゲート電極ＧＭは共通に制御されるが、選択トランジスタのソース領域は個別に制御することができる。また、Ｘ方向において並ぶ複数のゲート電極Ｇ１は個別に制御することができ、Ｘ方向において並ぶ複数のゲート電極Ｇ２は個別に制御することができ、Ｘ方向において並ぶ複数のゲート電極ＧＭは個別に制御することができる。
よって、書込み動作および読出し動作では、ゲート電極ＧＭ、Ｇ１およびＧ２と、選択トランジスタのソース領域とに電位を供給することで、行列状に並ぶ複数のメモリセルの中から特定のメモリセルを選択することができる。
次に、図６の表を用いて、選択トランジスタＱ２（図５参照）を有していないメモリセルと、本実施の形態のように選択トランジスタＱ１（図５参照）および選択トランジスタＱ２を有しているメモリセルとそれぞれの各部分において書込み動作の前後に印加される電圧の値を説明する。図６の表では、選択トランジスタを１つのみ有するメモリセルを選択Ｔｒ１段構造として示し、選択トランジスタを２つ有する本実施の形態のメモリセルを選択Ｔｒ２段構造として示している。
図６では、書込み動作においてメモリトランジスタＱＭ（図５参照）において絶縁破壊が起きる直前と直後における各部分に印加される電圧を示している。つまり、図６では上から順に、選択Ｔｒ１段構造における書込みの直前（破壊前）、選択Ｔｒ１段構造における書込みの直後（破壊直後）、選択Ｔｒ２段構造における書込みの直前（破壊前）、および、選択Ｔｒ２段構造における書込みの直後（破壊直後）のそれぞれの場合の欄を示している。ここでいう破壊直後とは、書込み動作のための電圧印加の途中であって、絶縁膜ＩＦＭ（図５参照）において絶縁破壊が起こった直後の時点を意味する。
また、図６では、左から順にゲート電極ＧＭ、拡散領域Ｄ１、ゲート電極Ｇ１、拡散領域Ｄ２、ゲート電極Ｇ２、および、拡散領域Ｄ３の欄を示している。図６は、メモリセルの書込み動作時において、これらの部分に印加される電圧を説明するための表である。
選択Ｔｒ１段構造について、図６に記載のゲート電極ＧＭはメモリトランジスタのゲート電極を意味し、拡散領域Ｄ１は、メモリトランジスタのソース領域および選択トランジスタのドレイン領域を意味し、ゲート電極Ｇ１は選択トランジスタのゲート電極を意味し、拡散領域Ｄ２は、選択トランジスタのソース領域を意味する。選択Ｔｒ１段構造は、ゲート電極Ｇ２および拡散領域Ｄ３を有していない。
また、選択Ｔｒ２段構造について、図６に記載の拡散領域Ｄ１は、図５に示すメモリトランジスタＱＭのソース領域および選択トランジスタＱ１のドレイン領域を意味し、図６に記載の拡散領域Ｄ２は、図５に示す選択トランジスタＱ１のソース領域および選択トランジスタＱ２のドレイン領域を意味し、図６に記載の拡散領域Ｄ３は、図５に示す選択トランジスタＱ２のソース領域を意味する。また、選択Ｔｒ２段構造について、ゲート電極ＧＭは、図５に記載のメモリトランジスタＱＭのゲート電極を意味し、図６に示すゲート電極Ｇ１、Ｇ２は、図５に記載の選択トランジスタＱ１、Ｑ２のそれぞれのゲート電極を意味する。
図６に示すように、書込みを行う際には、絶縁膜ＩＦＭにおいて絶縁破壊を起こすため、ゲート電極ＧＭに約５Ｖの電圧を印加する。ここでは、ゲート電極ＧＭに例えば４．５Ｖの電圧を印加する。破壊前の選択Ｔｒ１段構造では、選択トランジスタのゲート電極Ｇ１に２．０Ｖを印加して選択トランジスタをオン状態にする。また、選択トランジスタのソース領域である拡散領域Ｄ２は接地電位、つまり０．０Ｖに固定する。このとき、絶縁破壊は起きていないため、拡散領域Ｄ１にゲート電極ＧＭの電圧は印加されない。
その後、絶縁破壊が起こった直後には、選択Ｔｒ１段構造におけるゲート電極ＧＭと拡散領域Ｄ１とが導通するため、拡散領域Ｄ１に、ゲート電極ＧＭの電圧に印加された電圧である４．５Ｖが印加される。選択トランジスタはオン状態であるため、ドレイン領域とソース領域と間の大きな電位差が生じ、選択トランジスタのソース領域とドレイン領域との間に電流が流れる。
これに対し、破壊前の選択Ｔｒ２段構造では、第１選択トランジスタのゲート電極Ｇ１に３．０Ｖを印加して第１選択トランジスタをオン状態にし、第２選択トランジスタのゲート電極Ｇ２に０．８Ｖを印加して第２選択トランジスタをオン状態にする。また、第２選択トランジスタのソース領域である拡散領域Ｄ３は接地電位、つまり０．０Ｖに固定する。このとき、絶縁破壊は起きていないため、拡散領域Ｄ１にゲート電極ＧＭの電圧は印加されない。拡散領域Ｄ２にも電圧は印加されない。
その後、絶縁破壊が起こった直後には、選択Ｔｒ２段構造におけるゲート電極ＧＭと拡散領域Ｄ１とが導通するため、拡散領域Ｄ１に、ゲート電極ＧＭの電圧に印加された電圧である４．５Ｖが印加される。第１選択トランジスタおよび第２選択トランジスタはオン状態であるため、ドレイン領域とソース領域と間の電位差が生じ、第１選択トランジスタのドレイン領域と第２選択トランジスタのソース領域との間に電流が流れる。このとき、拡散領域Ｄ２の電位は２．２Ｖとなる。
選択Ｔｒ１段構造と選択Ｔｒ２段構造との大きな違いは、選択Ｔｒ１段構造の選択トランジスタのソース領域とドレイン領域との間に比較的大きな電位差が生じるのに対し、選択Ｔｒ２段構造では、第１、第２選択トランジスタのそれぞれのソース領域とドレイン領域との間の電位差が比較的小さい点にある。
以下では、本実施の形態の半導体装置の効果について説明する。
メモリトランジスタのゲート電極の側壁に接するオフセットスペーサをアンチヒューズ素子の絶縁破壊対象とする場合、当該オフセットスペーサの膜厚が２〜３ｎｍの膜厚であっても、４〜５Ｖ程度の電圧を当該ゲート電極に印加する必要がある。したがって、図６を用いて説明した選択Ｔｒ１段構造では、絶縁破壊の直後に、単位メモリセル内に１つだけ設けられた選択トランジスタのドレイン領域に、メモリトランジスタの当該ゲート電極に印加された大きな電圧が印加される。
その結果、選択トランジスタのソース領域とドレイン領域との間に比較的大きな電位差が生じ、これにより選択トランジスタの性能が低下する虞がある。特に、膜厚が薄いＳＯＩ層上に形成された選択トランジスタは、バルクシリコン基板上に設けられた場合に比べてドレイン耐圧が低いため、高電圧に対する耐性が低い。このため、単位メモリセルを構成する選択トランジスタが１つのみである場合、絶縁破壊のために必要な電圧が当該選択トランジスタに印加され、選択トランジスタの特性が低下するため、読出し動作において選択トランジスタが正常に動作しなくなる問題が生じる。
つまり、図６において絶縁破壊直後の選択Ｔｒ１段構造では、メモリトランジスタのゲート電極ＧＭに印加された４．５Ｖが選択トランジスタのドレイン領域（拡散領域Ｄ１）に印加されることで、選択トランジスタのドレイン−ソース間に大きな電位差が生じている。このため、ＳＯＩ基板上に形成され、耐圧が低い当該選択トランジスタは特性が低下する虞がある。
そこで、本実施の形態では、選択トランジスタに印加されるドレイン電圧を緩和するため、選択トランジスタをさらに増やし、２つの選択トランジスタを直列接続している。図６に示すように、選択Ｔｒ２段構造において絶縁破壊が起こった直後、第１選択トランジスタＱ１（図５参照）のドレイン領域である拡散領域Ｄ１には４．５Ｖの電圧が印加されているが、拡散領域Ｄ２の電位は２．２Ｖであるため、第１選択トランジスタＱ１のソース領域とドレイン領域との間の電位差は２．３Ｖ程度である。また、拡散領域Ｄ２の電位は２．２Ｖであり、拡散領域Ｄ３の電位は０．０Ｖであるため、第２選択トランジスタＱ２（図５参照）のソース領域とドレイン領域との間の電位差は２．２Ｖ程度である。
つまり、本実施の形態では選択Ｔｒ２段構造を採用することで、絶縁破壊のために印加した４．５Ｖを、選択トランジスタＱ１における電位差２．３Ｖと、選択トランジスタＱ２における電位差２．２Ｖとに分散させている。これにより、第１選択トランジスタＱ１および第２選択トランジスタＱ２のそれぞれにおいて比較的高い電位差が生じることを防ぐことができる。よって、各選択トランジスタの性能が低下することを防ぐことができるため、ＳＯＩ基板上にアンチヒューズ素子を含むメモリセルを設けても、選択トランジスタの性能が低下することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置は、前記実施の形態１と同様の効果を得ることができる。
以下に、本実施の形態の半導体装置の変形例について、図７を用いて説明する。図７は、本実施の形態の半導体装置の変形例を示す平面レイアウトである。図７では、１ｂｉｔの情報を記憶する単位メモリセルの領域を一点鎖線で囲んでいる。
図７に示すように、本変形例の半導体装置のメモリアレイのレイアウトは、図４に示すレイアウトと異なり、Ｙ方向において並ぶ複数の第２選択トランジスタのそれぞれのソース領域は互いに接続されている。つまり、活性領域ＡＲはＹ方向において複数に分離していない。また、メモリトランジスタを構成するゲート電極ＧＭはＹ方向に延在しておらず、Ｙ方向に並ぶ複数のメモリセルのそれぞれに１つずつ形成されている。つまり、Ｙ方向に並ぶ複数のメモリトランジスタは、ゲート電極ＧＭを共有していない。
活性領域ＡＲの直上には、Ｘ方向においてゲート電極ＧＭ、ゲート電極Ｇ１、ゲート電極Ｇ２、ゲート電極Ｇ２、ゲート電極Ｇ１およびゲート電極ＧＭが順に配置されている。Ｙ方向に延在するこれらの２つのゲート電極Ｇ２同士の間において、活性領域ＡＲはＹ方向に延在するパターンを有している。また、活性領域ＡＲはＸ方向に延在するパターンを複数有しており、Ｘ方向に延在する当該パターンはＹ方向に複数並んでいる。これらのＸ方向に延在する複数のパターンは、上記のＹ方向に延在するパターンと一体となっている。
つまり、Ｘ方向に延在する複数のパターンと、Ｙ方向に延在するパターンとにより１つの活性領域ＡＲが構成されている。活性領域ＡＲを構成し、Ｙ方向に延在する当該パターンにはコンタクトプラグＣＰＳが接続されおり、当該コンタクトプラグＣＰＳを介して、Ｙ方向に並び、Ｘ方向に延在する複数のパターンのそれぞれに電位を供給することができる。ゲート電極Ｇ１は第１選択トランジスタを構成し、ゲート電極Ｇ２は第２選択トランジスタを構成している。
また、活性領域ＡＲを構成し、Ｘ方向に延在するパターンと、他の活性領域ＡＲを構成し、Ｘ方向に延在するパターンとは、Ｘ方向において並んで配置されている。１つのゲート電極ＧＭは、Ｘ方向において隣り合うそれらのパターンの直上に形成されている。つまり、１つのゲート電極ＧＭは、Ｘ方向において隣り合う別々の２つの活性領域ＡＲのそれぞれの一部と平面視において重なっている。Ｙ方向に並んで複数配置されたゲート電極ＧＭのそれぞれの上面には、コンタクトプラグＣＰＭが接続されている。
つまり、１つの活性領域ＡＲに形成された複数の第２選択トランジスタのそれぞれのソース領域には、コンタクトプラグＣＰＳを介して同一の電位が供給される。また、Ｙ方向に並ぶ複数のゲート電極ＧＭのそれぞれには、コンタクトプラグＣＰＭが接続されている。つまり、Ｙ方向に並ぶ複数のゲート電極ＧＭのそれぞれには別々の電位を供給することができる。よって、Ｙ方向に並ぶ複数のメモリセルにおいて、複数の選択トランジスタのそれぞれのソース領域は共通に制御されるが、ゲート電極ＧＭは個別に制御することができる。ゲート電極Ｇ１にはコンタクトプラグＣＰ１が接続され、ゲート電極Ｇ２にはコンタクトプラグＣＰ２が接続されている。
図７において一点鎖線で囲んだ単位メモリセルの断面構造は、図５を用いて説明した構造と同様である。なお、図５では、各コンタクトプラグの接続状態を分かりやすくするため、選択トランジスタＱ２のソース領域、ゲート電極Ｇ１、Ｇ２およびＧＭのそれぞれに接続されたコンタクトプラグを示している。ただし、実際に図７に示すレイアウトにおける単位メモリセルのＸ方向に沿う断面図を示す場合には、当該断面図にコンタクトプラグＣＰ１、ＣＰ２およびＣＰＳは示されず、ゲート電極ＧＭに接続されたコンタクトプラグＣＰＭが示される。
本変形例では、ＳＯＩ基板上のゲート電極ＧＭの側壁とエピタキシャル層との間に形成された絶縁膜ＩＦＭ（図５参照）を絶縁破壊の対象とするアンチヒューズ素子を設けることにより、図４〜図６を用いて説明した半導体装置の効果と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ 活性領域
ＢＸ ＢＯＸ膜
ＣＬ 層間絶縁膜
ＣＰ１、ＣＰ２、ＣＰＭ、ＣＰＳ コンタクトプラグ
Ｄ１、Ｄ２、Ｄ３ 拡散領域
ＥＰ エピタキシャル層
ＥＸ エクステンション領域
Ｇ１、Ｇ２、ＧＭ ゲート電極
ＧＦ１、ＧＦ２、ＧＦＭ ゲート絶縁膜
ＩＦ、ＩＦＭ 絶縁膜
Ｑ１、Ｑ２ 選択トランジスタ
ＱＭ メモリトランジスタ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＳＬ ＳＯＩ層
ＳＴＩ 素子分離領域

Claims (8)

  1. 半導体基板、前記半導体基板上に形成された第１絶縁膜、および、前記第１絶縁膜上に形成された第１半導体層を含むＳＯＩ基板と、
    前記第１半導体層上に、第２絶縁膜を介して形成された第１ゲート電極と、
    前記第１ゲート電極を挟むように前記第１半導体層上に形成された、第２半導体層および第３半導体層と、
    前記第１半導体層上に、第３絶縁膜を介して形成された第２ゲート電極と、
    を有し、
    前記第１半導体層は、第１導電型を有し、前記第２半導体層および前記第３半導体層は、前記第１導電型とは異なる第２導電型を有し、
    前記第２半導体層および前記第３半導体層は、前記第１ゲート電極を含む第１電界効果トランジスタのソース・ドレイン領域を構成し、
    前記２半導体層と前記第２ゲート電極とは、第４絶縁膜を介して隣接している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２半導体層の不純物濃度は、前記第２ゲート電極の直下の前記第１半導体層の不純物濃度より大きい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２ゲート電極および前記第４絶縁膜は、記憶素子を構成し、
    前記記憶素子は、前記第４絶縁膜において絶縁破壊を起こすことで情報の書込みを行う、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１半導体層上に、第５絶縁膜を介して形成された第３ゲート電極をさらに有し、
    前記第３半導体層は、前記第３ゲート電極を含む第２電界効果トランジスタのドレイン領域を構成する、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２ゲート電極および前記第４絶縁膜は、記憶素子を構成し、
    前記記憶素子は、前記第４絶縁膜において絶縁破壊を起こすことで情報の書込み動作を行い、
    前記書込み動作では、前記第１ゲート電極に、前記第３ゲート電極よりも大きい電圧を印加する、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２ゲート電極および前記第４絶縁膜は、記憶素子を構成し、
    前記記憶素子と前記第１電界効果トランジスタとは、単位メモリセルを構成し、
    前記単位メモリセルは、前記ＳＯＩ基板の上面に沿って複数並んで配置されており、
    複数の前記単位メモリセルを構成する複数の前記記憶素子のそれぞれは、１つの前記第２ゲート電極を共有しており、
    複数の前記単位メモリセルを構成する複数の前記第１電界効果トランジスタのそれぞれのソース領域は、互いに分離されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２ゲート電極および前記第４絶縁膜は、記憶素子を構成し、
    前記記憶素子と前記第１電界効果トランジスタとは、単位メモリセルを構成し、
    前記単位メモリセルは、前記ＳＯＩ基板の上面に沿って複数並んで配置されており、
    複数の前記単位メモリセルを構成する複数の前記記憶素子のそれぞれの前記第２ゲート電極は、互いに分離されており、
    複数の前記単位メモリセルを構成する複数の前記第１電界効果トランジスタのそれぞれは、互いに１つのソース領域を共有している、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第２半導体層には、プラグが接続されていない、半導体装置。
JP2014204596A 2014-10-03 2014-10-03 半導体装置 Active JP6316725B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014204596A JP6316725B2 (ja) 2014-10-03 2014-10-03 半導体装置
TW104129812A TW201614815A (en) 2014-10-03 2015-09-09 Semiconductor device
CN201510630011.2A CN105489609B (zh) 2014-10-03 2015-09-29 半导体器件
US14/874,405 US9837424B2 (en) 2014-10-03 2015-10-03 Semiconductor device with anti-fuse memory element
US15/811,432 US20180069014A1 (en) 2014-10-03 2017-11-13 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014204596A JP6316725B2 (ja) 2014-10-03 2014-10-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2016076536A true JP2016076536A (ja) 2016-05-12
JP6316725B2 JP6316725B2 (ja) 2018-04-25

Family

ID=55633345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014204596A Active JP6316725B2 (ja) 2014-10-03 2014-10-03 半導体装置

Country Status (4)

Country Link
US (2) US9837424B2 (ja)
JP (1) JP6316725B2 (ja)
CN (1) CN105489609B (ja)
TW (1) TW201614815A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5406437B2 (ja) 2007-06-22 2014-02-05 キヤノン株式会社 露光装置及びデバイス製造方法
JP6594261B2 (ja) * 2016-05-24 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6716450B2 (ja) * 2016-12-28 2020-07-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019075513A (ja) * 2017-10-19 2019-05-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10879256B2 (en) 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
CN115206978A (zh) * 2021-04-13 2022-10-18 联华电子股份有限公司 一次性可编程存储单元及其制作方法
US20230180470A1 (en) * 2021-12-07 2023-06-08 Nanya Technology Corporation Memory device having merged active area

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10341000A (ja) * 1997-04-11 1998-12-22 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
JP2008288358A (ja) * 2007-05-17 2008-11-27 Nec Electronics Corp Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法
JP2008294448A (ja) * 2007-05-25 2008-12-04 Toshiba Corp ゲート電極下に金属シリサイドのパイプを有する電気ヒューズ
US20120008364A1 (en) * 2010-07-06 2012-01-12 Maxchip Electronics Corp. One time programmable memory and the manufacturing method and operation method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
EP1436815B1 (en) 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP5000055B2 (ja) * 2001-09-19 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
US6700151B2 (en) 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
US6972466B1 (en) * 2004-02-23 2005-12-06 Altera Corporation Bipolar transistors with low base resistance for CMOS integrated circuits
FR2893763A1 (fr) * 2005-11-21 2007-05-25 St Microelectronics Sa Element de memoire non-volatile
JP4762118B2 (ja) * 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
JP2009064860A (ja) * 2007-09-05 2009-03-26 Renesas Technology Corp 半導体装置
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US20100078728A1 (en) * 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
US20110309416A1 (en) * 2010-06-21 2011-12-22 International Business Machines Corporation Structure and method to reduce fringe capacitance in semiconductor devices
CN102098028A (zh) * 2010-10-14 2011-06-15 中国科学院上海微系统与信息技术研究所 基于混合晶向soi工艺的cmos环形振荡器及制备方法
JP5915181B2 (ja) * 2011-04-05 2016-05-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8816470B2 (en) * 2011-04-21 2014-08-26 International Business Machines Corporation Independently voltage controlled volume of silicon on a silicon on insulator chip
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
US9263583B2 (en) * 2013-10-14 2016-02-16 Globalfoundries Inc. Integrated finFET-BJT replacement metal gate
US9905648B2 (en) * 2014-02-07 2018-02-27 Stmicroelectronics, Inc. Silicon on insulator device with partially recessed gate
CN109326581B (zh) * 2014-03-24 2023-01-10 太浩研究有限公司 使用间隔体击穿的反熔丝元件
US9473135B2 (en) * 2014-09-29 2016-10-18 Stmicroelectronics International N.V. Driver circuit including driver transistors with controlled body biasing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10341000A (ja) * 1997-04-11 1998-12-22 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
JP2008288358A (ja) * 2007-05-17 2008-11-27 Nec Electronics Corp Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法
JP2008294448A (ja) * 2007-05-25 2008-12-04 Toshiba Corp ゲート電極下に金属シリサイドのパイプを有する電気ヒューズ
US20120008364A1 (en) * 2010-07-06 2012-01-12 Maxchip Electronics Corp. One time programmable memory and the manufacturing method and operation method thereof

Also Published As

Publication number Publication date
CN105489609A (zh) 2016-04-13
JP6316725B2 (ja) 2018-04-25
US20180069014A1 (en) 2018-03-08
TW201614815A (en) 2016-04-16
US9837424B2 (en) 2017-12-05
US20160099251A1 (en) 2016-04-07
CN105489609B (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
US20230363167A1 (en) Semiconductor memory device and method for manufacturing the same
JP6316725B2 (ja) 半導体装置
JP5042518B2 (ja) 半導体装置
KR100657964B1 (ko) 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리
KR101884949B1 (ko) 반도체 장치
JP5503971B2 (ja) 半導体装置
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
JP5847550B2 (ja) 半導体装置および半導体装置の製造方法
US9437265B2 (en) Semiconductor device having shallow trench isolation and gate groove
KR20050021928A (ko) 반도체 기억 장치 및 그 제조 방법
TW201907547A (zh) 半導體裝置及其製造方法
JP2011192841A (ja) 半導体装置
US20070278613A1 (en) Semiconductor device
WO2014181819A1 (ja) 半導体装置
JP5507287B2 (ja) 半導体装置及びその製造方法
TW202103318A (zh) 半導體裝置與其製造方法
JP2014056898A (ja) 不揮発性記憶装置
JP7077194B2 (ja) 半導体装置
US6198137B1 (en) Semiconductor device
JP2008078331A (ja) 半導体装置
US20230096886A1 (en) Semiconductor integrated circuit device and method of providing bias power to the same
US20240055301A1 (en) Semiconductor device and method of manufacturing the same
JP2022006824A (ja) 半導体装置
KR20210074159A (ko) 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치
JP2006049784A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180320

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180328

R150 Certificate of patent or registration of utility model

Ref document number: 6316725

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150