JP2008288358A - Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法 - Google Patents

Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法 Download PDF

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Abstract

【課題】従来のＯＴＰメモリセルは破壊耐圧が高く、周辺回路はＯＴＰメモリセルへの書き込み動作時の電圧に耐えられるように高耐圧素子を使用しなければならないため回路面積が増大する問題があった。
【解決手段】本発明にかかるＯＴＰメモリセルは、下部電極ＬＥが形成される下部電極形成領域と、ソースＳ及びドレインＤが形成される拡散層形成領域と、第１のトレンチ型絶縁領域ＳＴＩ１と、第２のトレンチ型絶縁領域ＳＴＩ２とを含む半導体基板と、第１のトレンチ型絶縁領域ＳＴＩ１に接し、下部電極ＬＥ上に第１の絶縁膜３１を介して形成される上部電極ＵＥと、第２のトレンチ型絶縁領域に接し、チャネル領域上に第２の絶縁膜３２を介して形成されるゲート電極Ｇとを有し、第１の絶縁膜３１に接する下部電極形成領域の端部の少なくとも一部の形状は、第２の絶縁膜３２に接するチャネル領域の端部の形状よりも尖っているものである。
【選択図】図５

Description

本発明はメモリセル、メモリ及びメモリセルの製造方法に関し、特に不揮発性の一回のみ書き込み可能な状態記憶素子を有するＯＴＰメモリセル、ＯＴＰメモリ及びＯＰＴメモリセルの製造方法に関する。
半導体装置内に形成される不揮発性の状態記憶素子の１つに、ワンタイムプログラマブルセル（以下、ＯＴＰセルと称す）と呼ばれる一回のみ書き込みが可能なものがある。このＯＴＰセルを有するメモリセルの一例が特許文献１（従来例１）に開示されている。この従来例１で開示されているＯＴＰセルを有するメモリセル１００の断面図を図４７に示す。
メモリセル１００は、ＯＴＰセルと選択トランジスタとで構成される。図４７では、２つのメモリセルを示している。このメモリセルにおいて、データの書き込みを行う場合、まず、選択トランジスタのゲート電極（例えば、ロウ端子Ｖｒ１）に２．５Ｖ程度の電圧を印加し、ＯＴＰセルのカラム端子Ｖｃ１に７．０Ｖ程度の電圧を与える。これによって、選択トランジスタは導通状態となり、ＯＴＰメモリのドレイン拡散層１０７と電極１０２との間に７．０Ｖの電圧が印加され、ドレイン拡散層１０７と電極１０２との間にブレークダウンが発生する。そして、このブレークダウンによって、ドレイン拡散層１０７と電極１０２とが短絡し、データが書き込まれる。
また、この書き込み動作において、選択トランジスタのゲートｒ１とドレイン拡散層１０７との間に７．０Ｖ程度の電圧差が生じる。従来例１では、ゲートｒ１とドレイン拡散層１０７との間の電圧差による選択トランジスタの破壊を防止するために、選択トランジスタのゲート絶縁膜１０８をＯＴＰメモリのゲート絶縁膜１０８よりも厚くなるように形成する。
特表２００５−５０４４３４号公報
しかしながら、従来例１では、ＯＴＰメモリにブレークダウンが発生するほどの高電圧を印加するために、高耐圧素子を用いた昇圧回路を別途準備する、あるいは、書き込み用に制御回路等に与えられる電源電圧よりも高い電圧を生成可能な電源を別途準備する必要がある。また、メモリセルの周辺回路についても、電源電圧よりも高い電圧に耐えうるトランジスタを使用する必要がある。一般的に、高耐圧素子は、制御回路等の論理回路を構成する素子に比べ素子面積が大きくなる。そのため、このような高耐圧素子を使用した回路を追加した場合、チップ面積が増大する問題がある。
本発明の一態様は、状態記憶素子と、選択トランジスタと、から構成されるＯＴＰメモリセルであって、前記状態記憶素子の下部電極が形成される下部電極形成領域と、前記選択トランジスタのソース及びドレインが形成される拡散層形成領域と、前記下部電極形成領域に隣接する第１のトレンチ型絶縁領域と、前記拡散層形成領域に隣接する第２のトレンチ型絶縁領域と、を含む半導体基板と、前記第１のトレンチ型絶縁領域に接し、前記下部電極上に形成される第１の絶縁膜（実施の形態における第１の絶縁膜３１）と、前記第１の絶縁膜上に形成される前記状態記憶素子の上部電極と、前記ソースと前記ドレインとの間に延びるチャネル領域と、前記第２のトレンチ型絶縁領域に接し、前記チャネル領域上に形成される第２の絶縁膜（実施の形態における第２の絶縁膜３２）と、該第２の絶縁膜上に形成される前記選択トランジスタのゲート電極とを有し、前記第１の絶縁膜に接する前記下部電極形成領域の端部の少なくとも一部の形状は、前記第２の絶縁膜に接する前記チャネル領域の端部の形状よりも尖っていることを特徴とするＯＴＰメモリセルである。
本発明にかかるＯＴＰメモリセルによれば、第１の絶縁膜に接する下部電極形成領域の端部の少なくとも一部の形状が、第２の絶縁膜に接するチャネル領域の端部の形状よりも尖っている。そのため、状態記憶素子の破壊書き込み時に下部電極の端部の尖り部で選択トランジスタのチャネル領域に発生する電界よりも強い強度の電界が発生する。このことより、状態記憶素子の耐圧は、この尖り部で選択トランジスタの破壊耐圧よりも低くなる。
また、本発明にかかるＯＴＰメモリは、上記ＯＴＰメモリセルを有するものである。つまり、状態記憶素子の破壊耐圧を従来の状態記憶素子よりも低く設定することが可能であるため、メモリセルの周辺回路も高い電圧を生成する必要がなく、周辺回路を構成する素子の耐圧を低くしても問題ない。
また、本発明の別の態様は、状態記憶素子及び第１のトレンチ型絶縁領域が形成される第１の素子形成領域と、選択トランジスタ及び第２のトレンチ型絶縁領域が形成される第２の素子形成領域と、を有するＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリセルの製造方法であって、前記第１のトレンチ型絶縁領域が形成される領域に対応した第１の開口と、前記第２のトレンチ型絶縁領域が形成される領域に対応した第２の開口と、を有する第１の絶縁膜（実施の形態における窒化膜４１）で半導体層を覆う工程と、前記第２の開口に対応する位置の前記半導体層の一部を除去して前記第２の開口の端部にスロープを形成する工程と、前記第２の開口の前記第１の絶縁膜の側壁を覆うように第２の絶縁膜（実施の形態におけるサイドウォール絶縁膜４４）を形成する工程と、前記第１及び第２の絶縁膜をマスクにして前記第１及び前記第２の開口に対応する位置の前記半導体層に第１及び第２のトレンチを形成する工程と、前記第１及び前記第２のトレンチに絶縁体を埋め込んで、前記第１及び前記第２のトレンチ型絶縁領域を形成する工程と、前記第１及び第２の絶縁膜を除去する工程と、前記第１のトレンチ型絶縁領域に隣接する半導体層内に不純物を注入して前記状態記憶素子の下部電極を形成する工程と、前記半導体層の表面に第３の絶縁膜（実施の形態における絶縁膜４８）を形成する工程と、前記第１のトレンチ型絶縁領域及び前記第３の絶縁膜上に導電体層を形成する工程と、前記導電体層を選択的に除去して、前記下部電極及び該下部電極に隣接する前記第１のトレンチ型絶縁領域上に前記状態記憶素子の上部電極を形成するとともに、前記第２の素子形成領域内に前記選択トランジスタのゲート電極を形成する工程と、前記上部電極及び前記ゲート電極をマスクにして前記第３の絶縁膜を選択的に除去する工程と、前記選択トランジスタのソース及びドレインを形成する工程と、を含む、ことを特徴とするＯＴＰメモリセルの製造方法である。上記、ＯＴＰメモリセルは、本発明にかかる半導体装置の製造方法によって実現可能である。
本発明にかかるＯＴＰメモリセル、ＯＴＰメモリ及びＯＴＰメモリセルの製造方法は、ＯＴＰセルの破壊耐圧を従来のＯＴＰセルよりも低くすることができる。これによって、選択トランジスタ及び周辺回路を構成するトランジスタの破壊耐圧を従来よりも低く設定することが可能である。従って、本発明にかかるＯＴＰメモリセル、ＯＴＰメモリ及びＯＴＰメモリセルの製造方法によれば、トランジスタサイズが小さく破壊耐圧の低いトランジスタを用いて選択トランジスタ及び周辺回路を構成することが可能となり、回路面積の削減を実現することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。また、以下では、本発明にかかる半導体装置の一例として状態記憶素子にＯＴＰセルを用いたＯＴＰメモリについて説明する。図１に本実施の形態にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、ＯＴＰメモリアレイ１０、制御回路１１、ＷＬデコーダ１２、ＢＬデコーダ１３、センスアンプ１４、入出力バッファ１５、チャージポンプ１６を有している。
ＯＴＰメモリアレイ１０は、状態記憶素子を有するＯＴＰメモリセルを複数有しており、これらメモリセルを格子状に配列したものである。ＯＴＰメモリアレイ１０の詳細は後述する。制御回路１１は、外部から入力される制御信号に基づき、半導体装置１に内蔵される各ブロックを制御する。ＷＬデコーダ１２は、制御回路１１から送られてくるワード線アドレスをデコードする。そして、そのデコード結果に基づき指定されたワード線を駆動する。ＢＬデコーダ１３は、制御回路１１から送られてくるビット線アドレスをデコードする。そして、そのデコード結果に基づき指定されたビット線を選択し、書き込み時又は読み出し時に選択したビット線に電圧を出力する。センスアンプ１４は、ＢＬデコーダ１３を介して選択されたメモリセルに流れる電流値を検出し、検出した電流に基づき電圧を入出力バッファ１５に出力する。入出力バッファ１５は、半導体装置１と他の装置とのインタフェースである。チャージポンプ１６は、昇圧回路の一例であって、電源電圧よりも高い電圧を生成する。チャージポンプ１６で生成された電圧は、書き込み時にＢＬデコーダ１３に供給される。そして、ＢＬデコーダ１３は、この高電圧を用いてＯＴＰメモリアレイ１０にデータを書き込む。
ここで、ＯＴＰメモリアレイ１０について詳細に説明する。ＯＴＰメモリアレイ１０に配置されるＯＴＰメモリセルのうち４つのＯＴＰメモリセル２０に関し、その回路図を図２に示す。図２に示すように、ＯＴＰメモリセル２０は、それぞれ選択トランジスタＳＥＬＴｒと状態記憶素子（例えば、ＯＴＰセルであって、図２においてＯＴＰＣで示される）を有している。本実施の形態においては、選択トランジスタＳＥＬＴｒとしてＮＭＯＳトランジスタを使用する。選択トランジスタＳＥＬＴｒは、ソースがソース線ＳＬに接続され、ドレインがＯＴＰセルの下部電極と接続されている。また、選択トランジスタＳＥＬＴｒのゲート電極は、ワード線ＷＬに接続されている。ＯＴＰセルの上部電極は、ビット線ＢＬに接続される。
選択トランジスタＳＥＬＴｒは、ワード線ＷＬの電圧値に基づきソースとドレインの導通状態を制御する。選択トランジスタＳＥＬＴｒがＮＭＯＳトランジスタであった場合、ワード線ＷＬにハイレベル（例えば、電源電位ＶＤＤ）が供給されるとソースとドレインとを導通状態とし、ワード線ＷＬにロウレベル（接地電位ＶＳＳ）が供給されるとソースとドレインとを非導通状態とする。なお、ソース線ＳＬには、接地電位ＶＳＳが供給されているものとする。
ＯＴＰセルは、上部電極と下部電極とが絶縁体を介して積層される構造となっている。そして、ＯＴＰセルは、上部電極と下部電極との電位差が所定の値となると、上部電極と下部電極とが短絡し、例えばデータ"１"を記憶する。一方、上部電極と下部電極とが短絡していない場合には、ＯＴＰセルに記憶される値はデータ"０"となる。そして、ＯＴＰセルにデータ"１"が記憶されている場合には、センスアンプ１４は、上部電極と下部電極との間に流れる電流を検出する。一方、ＯＴＰセルにデータ"０"が記憶されている場合には、上部電極から下部電極には電流が流れないためセンスアンプ１４は電流を検出することができず、データ"０"が読み出される。
次に、ＯＴＰメモリアレイ１０の平面レイアウトについて説明する。図３にＯＴＰメモリアレイ１０の平面レイアウトを示す。図３には、複数のＯＴＰメモリセルのうち９個のＯＴＰメモリセル２０を示した。図３に示すように、ＯＴＰメモリアレイ１０は、選択トランジスタ形成領域と状態記憶素子形成領域（例えば、ＯＴＰセル形成領域）を有している。そして、ＯＴＰメモリセル２０は、それぞれ一組の選択トランジスタ形成領域とＯＴＰセル形成領域とによって構成される。ＯＴＰセル形成領域にはＯＴＰセルが形成され、選択トランジスタ形成領域には選択トランジスタが形成される。図面の横方向において隣接するＯＴＰメモリセルは、同じ領域が接するように形成される。図面の縦方向において隣接するＯＴＰメモリセルは、同じ領域が縦方向に並ぶように形成される。選択トランジスタ形成領域とＯＴＰセル形成領域とをこのような配置とすることで、例えば隣接するＯＴＰメモリセルにおいて、２つのＯＴＰメモリセルのＯＴＰセルの上部電極を共通に形成することができる。また、隣接するＯＴＰメモリセルにおいて、２つのＯＴＰメモリセルの選択トランジスタのソースＳを共通に形成することができる。なお、本実施の形態では、選択トランジスタのソースＳを構成する拡散層とソース線ＳＬは一体に形成される。
図３に示すように、ＯＴＰメモリセル２０は、下部電極ＬＥを形成する拡散層と選択トランジスタＳＥＬＴｒのドレインＤを形成する拡散層とが上面視で一体に形成されている。つまり、下部電極ＬＥと選択トランジスタのドレインＤとは、拡散層によって接続される。
ＯＰＴセルの上部電極ＵＥは、コンタクトＣＴを介してその上層に形成されるビット線ＢＬと接続される。このビット線ＢＬは、格子状に配置されるメモリセル２０のうち行方向（図面における横方向）に配置されるＯＴＰメモリセル２０に対して共通に形成される。なお、メモリセル２０の下部電極ＬＥは、素子分離領域に接する拡散層の外周に沿って突起部を有しているが、図３においては省略している。この突起部については後述する。
選択トランジスタのゲート電極は、格子状に配置されるメモリセル２０のうち列方向（図面における縦方向）に配置されるメモリセル２０に対して共通に形成される。また、選択トランジスタのソースＳは、格子状に配置されるメモリセル２０のうち列方向に配置されるメモリセル２０の選択トランジスタに対して共通に形成される。また、選択トランジスタ形成領域が隣接して形成される２つのＯＴＰメモリセル２０は、隣接する選択トランジスタ形成領域状に形成される選択トランジスタに対してソースが共通に形成される。
また、ＯＴＰセル形成領域において、下部電極ＬＥが形成されていない領域には、第１のトレンチ型絶縁領域ＳＴＩ１が形成される。選択トランジスタ形成領域において、選択トランジスタのソースＳ及びドレインＤが形成されていない領域には、第２のトレンチ型絶縁領域ＳＴＩ２が形成される。
この図３に示す平面レイアウトからビット線ＢＬ、コンタクトＣＴ、上部電極ＵＥを取り除いた場合の平面レイアウトを図４に示す。図４に示すように、本実施の形態にかかるＯＴＰメモリセル２０の下部電極ＬＥは、第１のトレンチ型絶縁領域ＳＴＩ１と接する下部電極形成領域の外周に沿って尖り部３３を有している。なお、本実施の形態では、下部電極形成領域の全体に下部電極が形成されるが、下部電極は下部電極形成領域の一部に形成されるものであっても良い。
尖り部３３を含むメモリセル２０の断面図を図５に示し、ＯＴＰメモリセル２０の構造について説明する。図５（ａ）に示す断面は、図３のＡ−Ａに沿ったＯＴＰメモリセル２０の断面図である。図５（ｂ）は、図３のＢ−Ｂに沿ったＯＴＰメモリセル２０の選択トランジスタの断面図である。図５（ｃ）は、図３のＣ−Ｃに沿ったＯＴＰメモリセル２０のＯＴＰメモリの断面図である。なお、図５（ａ）〜（ｃ）において、Ｐ及びＮの表記は、当該領域を形成する半導体の極性を示している。また、図５を含むこれ以降の断面図においてはコンタクトＣＴ及びビット線ＢＬに関しては図示を省略する。
図５（ａ）に示すようにＯＴＰセルの下部電極ＬＥは、第１のトレンチ型絶縁領域ＳＴＩ１を介して、隣接するＯＴＰメモリセル２０のＯＴＰセルの下部電極ＬＥと接している。下部電極ＬＥは、トレンチ型絶縁領域ＳＴＩ１に接する側の端部であって、下部電極ＬＥの上面に尖り部３３を有している。この尖り部３３は、図４に示すように、下部電極ＬＥの外周に沿って形成される。ＯＴＰセルの上部電極ＵＥは、隣接するメモリセル２０のＯＴＰセルと共通に形成される。つまり、上部電極ＵＥは、隣接するＯＴＰメモリの２つの下部電極ＬＥの少なくとも一部と２つの下部電極ＬＥの間の第１トレンチ型絶縁領域ＳＴＩ１の上部を覆うように形成される。上部電極ＵＥは、トレンチ型絶縁領域ＳＴＩ１の上部に第１のトレンチ型絶縁領域ＳＴＩ１側に突出した突起部３４を有している。突起部３４は、尖り部３３と第１の絶縁膜３１を介して形成される。また、上部電極ＵＥと下部電極ＬＥとの間には第１の絶縁膜３１が形成される。つまり、上部電極ＵＥと下部電極ＬＥとの間に形成される第１の絶縁膜３１の厚みは、尖り部３３の先端部分で最も薄くなる。従って、上部電極ＵＥと下部電極ＬＥとの距離は、尖り部３３の先端部分で最も近くなる。なお、下部電極ＬＥは、Ｐ型半導体で形成される基板３０の上層にＮ型半導体で形成される。
選択トランジスタは、Ｐ型半導体で形成される基板３０の上層に第２の絶縁膜３２を介してゲート電極Ｇが形成される。選択トランジスタのドレインＤは、下部電極ＬＥと同じ導電型の半導体（本実施の形態では、Ｎ型半導体）で形成される。そして、ドレインＤは、下部電極ＬＥと接する部分と、ゲート電極Ｇの下部に潜り込む部分とを含む領域に形成される。選択トランジスタのソースＳは、ドレインＤと同じ導電型の半導体（本実施の形態では、Ｎ型半導体）で形成される。そして、ソースＳは、ゲート電極Ｇの下部に潜り込む部分を含む領域に形成される。また、ソースＳとドレインＤとの間であって、第２の絶縁膜３２の下部に相当する領域をチャネル領域と称す。
次に図５（ｂ）に示す選択トランジスタの断面図について説明する。この図５（ｂ）は、選択トランジスタにおいてソースＳからドレインＤに至るチャネル方向に対して直交する方向の断面図である。図５（ｂ）に示すように、選択トランジスタのチャネル領域は、第２のトレンチ型絶縁領域ＳＴＩ２に隣接して形成される。チャネル領域は、基板３０が他の部分よりも突起する形状で形成される。そして、ゲート電極Ｇは、第２の絶縁膜３２を介してチャネル領域の上部に形成される。チャネル領域は、上面側の端部が曲面で形成される（図５（ｂ）の領域Ｂ）。また、ゲート電極Ｇは、チャネル領域に接する第２のトレンチ型絶縁領域ＳＴＩ２の上部であって、チャネル領域と絶縁膜を介して形成される突起部を有している。そして、この突起部とチャネル領域の端部との間に形成される第２の絶縁膜３２の厚さは、チャネル領域の上面とゲート電極Ｇとの底面との間に形成される第２の絶縁膜３２の厚さと実質的に同じ程度である。また、チャネル領域の中央部付近の上面とゲート電極Ｇとの底面との間に形成される第２の絶縁膜３２の厚さは、ＯＴＰセルの下部電極ＬＥにおいて上部電極ＵＥが上層に形成される部分の中央部付近とそれに対向する上部電極ＵＥの底面との間に形成される第１の絶縁膜３１の厚さと実質的に同じである。
続いて、図５（ｃ）に示すＯＴＰセルの断面図について説明する。図５（ｃ）は、ＯＴＰセルにおいて下部電極ＬＥの電流の流れに対して直交する方向の断面図である。図５（ｃ）に示すように、下部電極ＬＥは、基板３０の上層に形成されている。そして、下部電極ＬＥの上面側の両端部には尖り部３３が形成される。また、下部電極ＬＥの両側に隣接して形成される第１のトレンチ型絶縁領域ＳＴＩ１の上部に形成される上部電極ＵＥは、第１のトレンチ型絶縁領域ＳＴＩ１側に突出する突起部３４を有している。突起部３４は、尖り部３３と絶縁膜３１を介して形成される。なお、下部電極ＬＥの上面の平坦部と上部電極ＵＥとの間に形成される絶縁膜３１の厚さは、選択トランジスタのチャネル領域の上面とゲート電極Ｇとの底面との間に形成される第２の絶縁膜３２の厚さと実質的に同じである。また、図５（ｃ）においても、上部電極ＵＥと下部電極ＬＥとの間に形成される第１の絶縁膜３１の厚みは、尖り部３３の近傍で最も薄くなる。従って、上部電極ＵＥと下部電極ＬＥとの距離は、尖り部３３の近傍で最も近くなる。また、下部電極ＬＥが形成される下部電極形成領域の上面の形状は凹状に形成される。
なお、図５では、第１のトレンチ型絶縁領域ＳＴＩ１と第２のトレンチ型絶縁領域ＳＴＩ２とは、熱反応絶縁膜３５とプラズマ反応絶縁膜３６とを有している。しかし、これら２つの絶縁膜は、熱反応によって形成されるものであるか、プラズマ反応によって形成されるものかが異なるのみであって、実質的に同じ機能を有するものである。また、第１のトレンチ型絶縁領域ＳＴＩ１と第２のトレンチ型絶縁領域ＳＴＩ２とは、形成される領域が異なるため、説明上異なる名称を付したが、実質的に同じ機能を有するものである。ここで、以下の説明において、下部電極ＬＥが形成される下部電極形成領域と、選択トランジスタのソースＳ及びドレインＤが形成される拡散層領域と、第１のトレンチ型絶縁領域ＳＴＩ１と、第２のトレンチ型絶縁領域ＳＴＩ２とを含む領域を半導体基板と称する。
ここで、図５（ａ）に示す領域Ａの拡大図を図６、図７に示し、ＯＴＰメモリにおけるデータの記憶状態について説明する。なお、この図６、図７では、熱反応絶縁膜３５とプラズマ反応絶縁膜３６を区別せず単に第１のトレンチ型絶縁領域ＳＴＩ１とした。図６に、ＯＴＰメモリにデータ"０"が記憶されている状態を示し、図７にデータ"１"が記憶されている状態を示す。図６に示すように、データ"０"が記憶されている状態では、下部電極ＬＥと上部電極ＵＥとは、第１の絶縁膜３１を介して絶縁されている状態となる。一方、図７に示すように、データ"１"が記憶されている状態では、下部電極ＬＥの尖り部３３が上部電極ＵＥと接しており、下部電極ＬＥと上部電極ＵＥとが短絡した状態となる。このような短絡状態は、上部電極ＵＥと下部電極ＬＥとの間に電圧差を生じさせて、２つの電極の間をブレークダウンさせることで作り出す。なお、ＯＴＰセルは、初期状態ではデータ"０"の状態であって、状態をデータ"１"とする場合にのみ２つの電極間をブレークダウンさせる。
この書き込み動作について図８に示す表を用いて説明する。図８に示す表は、データを書き込む場合においてＯＴＰメモリセル２０の各端子に印加する電圧を示すものである。まず、データ"１"を書き込む場合、ワード線ＷＬとビット線ＢＬを選択状態とする。このとき、選択トランジスタのゲート電極Ｇに印加される電圧（ゲート電圧）は、ワード線ＷＬによって供給される電圧Ｖｇとなる。これによって、選択トランジスタは導通状態となり、ソースＳに印加されている第１の電圧（例えば、接地電位ＶＳＳ）が、ＯＴＰセルの下部電極ＬＥに印加される。また、ＯＴＰセルの上部電極ＵＥには、ビット線ＢＬによってチャージポンプ１６が生成する高電圧（第１の電圧よりも高い電圧値となる電圧であって、例えば電圧Ｖｂｄ）が供給される。これによって、ＯＴＰセルの上部電極ＵＥと下部電極ＬＥとの間の電圧差はＶｂｄとなる。このとき、尖り部３３には電界集中が発生し、突起部以外の部分よりも破壊耐圧が低下する。そして、尖り部３３と上部電極ＵＥとの間でブレークダウンが発生して、下部電極ＬＥと上部電極ＵＥが短絡してデータ"１"が書き込まれる。この電圧Ｖｂｄは、ＯＴＰセルの尖り部３３と上部電極ＵＥとをブレークダウンさせるには十分な電圧であって、選択トランジスタの第２の絶縁膜３２の耐圧よりも十分低い電圧である。
一方、ワード線ＷＬを選択状態とし、ビット線ＢＬを非選択状態とした場合、選択トランジスタのゲート電極Ｇに印加されるゲート電圧は、ワード線ＷＬによって供給される電圧Ｖｇとなる。これによって、選択トランジスタＳＥＬＴｒは導通状態となり、ソース拡散層に印加されている接地電位ＶＳＳが、ＯＴＰメモリの下部電極ＬＥに印加される。また、ビット線ＢＬは非選択状態であるため、ＯＴＰメモリの上部電極ＵＥには、接地電位ＶＳＳが印加される。これによって、ＯＴＰセルの上部電極ＵＥと下部電極ＬＥとの間の電圧差は０Ｖとなる。従って、上部電極ＵＥと下部電極ＬＥとの間でブレークダウンは発生せずに、上部電極ＵＥと下部電極ＬＥとは絶縁状態を保ち、データ"０"の状態が維持される。
また、ワード線ＷＬが非選択状態である場合、選択トランジスタは非導通状態となる。このとき、ビット線ＢＬが選択状態であると、ＯＴＰセルの上部電極ＵＥには電圧Ｖｂｄが印加されるが、下部電極ＬＥに接地電位ＶＳＳは印加されない。従って、上部電極ＵＥと下部電極ＬＥとの電位差は約Ｖｂｄ／２となる。上部電極ＵＥと下部電極ＬＥとの電位差が約Ｖｂｄ／２である場合、上部電極ＵＥと下部電極ＬＥとの間でブレークダウンは発生しない。また、ワード線ＷＬとビット線とが非選択状態である場合、上部電極ＵＥと下部電極ＬＥとの電圧差は０Ｖとなり、上部電極ＵＥと下部電極ＬＥとの間でブレークダウンは発生しない。つまり、ワード線ＷＬが非選択である場合は、そのメモリセルは選択されないために、データ"０"の状態が維持される。
次に、ＯＴＰセルからデータを読み出す場合の動作について説明する。ＯＴＰメモリからデータを読み出す場合においてＯＴＰメモリセル２０の各端子に印加される電圧を示す表を図９に示す。まず、データ"１"を読み出す場合、ワード線ＷＬとビット線ＢＬを選択状態とする。このとき、選択トランジスタＳＥＬＴｒのゲート電極Ｇに印加されるゲートは、ワード線ＷＬによって供給される電圧Ｖｇとなる。これによって、選択トランジスタは導通状態となり、ドレインＤとソースＳとの間に電流が流れる。また、ＯＴＰセルの上部電極ＵＥには、ビット線ＢＬによって電圧Ｖｄが供給される。そして、データ"１"が書き込まれたＯＴＰメモリは、下部電極ＬＥを介して上部電極ＵＥからソース拡散層に向かって電流が流れる。この電流をセンスアンプ１４によって検出することで、データ"１"が読み出される。ここで、電圧Ｖｄは、電圧Ｖｂｄよりも小さく、印加によってＯＴＰメモリを破壊することはない電圧である。
一方、データ"０"を読み出す場合も、上記データ"１"の読み出し方法と同じ方法で読み出される。しかし、ＯＴＰメモリに記憶された値がデータ"０"である場合、上部電極ＵＥと下部電極ＬＥとが絶縁状態であるため、データ"１"のような電流は流れない。従って、センスアンプ１４は、電流の消費がないことを検出してデータ"０"を読み出す。ここで、読み出し時において、ワード線ＷＬが選択状態であって、ビット線ＢＬが非選択状態である場合、ビット線ＢＬには接地電位ＶＳＳが供給される。従って、非選択のビット線ＢＬに接続されるＯＰＴメモリからはデータの読み出しは行われない。
また、ワード線ＷＬが非選択状態である場合、選択トランジスタは非導通状態となる。この場合、ビット線ＢＬの選択／非選択の状態に関わらず、選択トランジスタが非導通状態であるため、上部電極ＵＥからソース拡散層に流れる電流は発生しない。従って、ワード線ＷＬが非選択状態であるメモリセルからデータの読み出しは行われない。
上記説明より、本実施の形態にかかるＯＴＰセルは、第１の絶縁膜３１に接する下部電極形成領域の端部の少なくとも一部の形状が、第２の絶縁膜３２に接するチャネル領域の端部の形状よりも尖っている。つまり、本実施の形態にかかるＯＴＰセルの下部電極ＬＥは端部に尖り部３３を有し、選択トランジスタのチャネル領域の端部は尖り部３３を有していない。下部電極ＬＥに対して上部電極ＵＥの電圧が高くなった場合に、下部電極ＬＥの尖り部３３で電界集中が発生する。一方、選択トランジスタのチャネル領域の端部は、下部電極ＬＥの尖り部３３よりもなめらかな形状であるため、ゲート電極Ｇに電圧が印加された場合であってもチャネル領域の端部での電界強度は尖り部よりも小さくなる。このようなことから、ＯＴＰセルは選択トランジスタよりも破壊耐圧が低くなる。また、尖り部３３の先端と上部電極ＵＥとの距離は、選択トランジスタのゲート電極Ｇとチャネル領域との距離よりも小さいことからも、ＯＴＰセルの破壊耐圧は低下する。従って、本実施の形態にかかるＯＴＰセルは、選択トランジスタよりも低い破壊耐圧となる。
ＯＴＰセルの破壊耐圧を選択トランジスタの破壊耐圧よりも小さく設定した場合、ＯＴＰセルに対して破壊書き込みをときにＯＴＰセルに印加する電圧を低くすることが可能である。また、ＯＴＰセルに対する破壊書き込みの電圧を低く設定できれば、選択トランジスタの破壊耐圧を従来よりも低く設定することができる。このことより、本実施の形態にかかる選択トランジスタは、トランジスタを微細化することで破壊耐圧が低下したとしても、実際の動作において問題がない。つまり、本実施の形態にかかる選択トランジスタは、微細化によって小さくすることが可能である。これによって、ＯＴＰメモリのチップサイズを小さくすることが可能である。
また、トランジスタ等の半導体素子は、一般的に微細化することで高速動作が可能になる。そのため、選択トランジスタを微細化することで、メモリ動作を高速化することが可能である。
さらに、ＯＴＰセルに対する破壊書き込み電圧を低減できることから、ＯＴＰセルの周辺回路（例えば、チャージポンプ１６やＢＬデコーダ１３）を構成する素子においても破壊耐圧が小さい低耐圧素子を使用することが可能になる。低耐圧素子は高耐圧素子に比べ素子サイズが小さいため、低耐圧素子で周辺回路を構成することでチップサイズを小さくことが可能である。
ここで、本実施の形態におけるＯＴＰメモリセルの製造方法について説明する。図１０から図２９に製造工程の各段階の完了時の断面図を示す。なお、図１０から図２９に示す断面図は図５（ａ）及び図５（ｂ）に示す断面図に対応するものである。また、図１０から図２９に示すＯＴＰセル形成領域が第１の素子形成領域であって、選択トランジスタ形成領域が第２の素子形成領域である。
図１０に第１の工程（例えば、素子形状形成ステップ）の完了後の断面図を示す。素子形状形成ステップでは、基板３０の上層にパッド絶縁膜（例えば、酸化膜）４０及び窒化膜４１を形成する。そして、窒化膜４１の上層にレジスト４２を形成する。レジスト４２は、ＯＴＰセル形成領域の下部電極形成領域、及び、選択トランジスタ形成領域の拡散層形成領域とチャネル領域とを覆うように形成される。レジスト４２によって覆われていない領域がフィールド領域となる。なお、以下の説明では、このフィールド領域のうち第１のトレンチ型絶縁領域が形成される領域に対応したレジスト４２の開口を第１の開口４３ａと称し、第２のトレンチ型領域が形成される領域に対応したレジスト４２の開口を第２の開口４３ｂと称す。また、パッド絶縁膜４０及び窒化膜４１は、ＯＴＰメモリセルの製造工程において行なわれるエッチング工程やＣＶＤ工程において半導体層の表面を保護する。
図１１に第２の工程（例えば、フィールド形成ステップ）の完了後の断面図を示す。フィールド形成ステップでは、第１の開口４３ａ及び第２の開口４３ｂをエッチングする。これによって、第１の開口４３ａ及び第２の開口４３ｂに位置するパッド絶縁膜４０及び窒化膜４１が除去される。これによって、窒化膜４１は、第１の開口４３ａ及び第２の開口４３ｂを有することになる。また、このエッチングではオーバーエッチングが生じるため、フィールド領域４３の半導体層（例えば、基板）３０がエッチングされ、この領域の基板３０は他の領域の基板３０に対して凹形状になる。このとき、基板３０において露出した領域の外周部にはスロープＳＬＰが形成される。つまり、第２の開口４３ｂの端部にスロープＳＬＰが形成される。なお、この時点において第１の開口４３ａの端部に形成されるスロープはこの後の工程によって除去される。
図１２に第３の工程（例えば、レジスト除去ステップ）の完了後の断面図を示す。この工程では、窒化膜４１の上層に形成されていたレジスト４２が除去される。次に、この後の工程で行われるトレンチ形成ステップにおいて行われるエッチングから選択トランジスタ形成領域の拡散層形成領域及びチャネル領域のスロープＳＬＰを保護するスロープ保護膜形成ステップについて説明する。スロープ保護膜形成ステップは、複数の工程を経て行われるためこれらの工程を図１３〜図１７に示す。
図１３に第４の工程（例えば、第１のスロープ保護膜形成ステップ）の完了後の断面図を示す。第１のスロープ保護膜形成ステップでは、ウェハの全面にＣＶＤ（Chemical Vapor Deposition）絶縁膜（例えば、酸化膜）４４を形成する。
図１４に第５の工程（例えば、第２のスロープ保護膜形成ステップ）の完了後の断面図を示す。第２のスロープ保護膜形成ステップでは、ＣＶＤ絶縁膜４４の上層であって、選択トランジスタ形成領域を覆うようにレジスト４２を形成する。このときＯＴＰセル形成領域のＣＶＤ絶縁膜４４は露出することになる。なお、レジスト４２は、この後に行われるエッチングによってＣＶＤ絶縁膜４４がエッチバックされることを考慮して、ＯＴＰセル形成領域の上層にも若干はみ出すように形成される。
図１５に第６の工程（例えば、第３のスロープ保護膜形成ステップ）の完了後の断面図を示す。第３のスロープ保護膜形成ステップでは、レジスト４２で覆われていないＣＶＤ絶縁膜４４を等方性エッチングによって除去する。このとき、レジスト４２の下部に形成されるＣＶＤ絶縁膜４４であっても、エッチバックによって若干削られる。
図１６に第７の工程（例えば、第４のスロープ保護膜形成ステップ）の完了後の断面図を示す。第４のスロープ保護膜形成ステップでは、ＣＶＤ絶縁膜４４の上層に形成されるレジスト４２を除去する。続いて、図１７に第８の工程（例えば、第５のスロープ保護膜形成ステップ）完了後の断面図を示す。第５のスロープ保護膜形成ステップでは、ＣＶＤ絶縁膜４４を異方性エッチングによって除去する。このとき、選択トランジスタ形成領域に形成される窒化膜４１の側壁（すなわち、第２の開口４２ｂを有する窒化膜４１の側壁）、選択トランジスタ形成領域の拡散層形成領域、及び選択トランジスタ形成領域のチャネル領域のスロープＳＬＰを覆う部分のＣＶＤ絶縁膜４４は、エッチングされずにサイドウォール絶縁膜（図中の番号４４）として残る。
図１８に第９の工程（例えば、トレンチ形成ステップ）の完了後の断面図を示す。トレンチ形成ステップでは、パッド絶縁膜４０、窒化膜４１及びＣＶＤ絶縁膜４４をマスクとして第１の開口４３ａ及び第２の開口４３ｂの基板３０をエッチングする。これによって、第１の開口４３ａ及び第２の開口４３ｂに位置する基板３０にトレンチが形成される。このとき、選択トランジスタ形成領域において窒化膜４１及びＣＶＤ絶縁膜４４で覆われる基板３０（拡散層領域及びチャネル領域に相当する部分）の上面の端部は、スロープＳＬＰがＣＶＤ絶縁膜４４で保護されているため曲面形状になる。これに対して、ＯＴＰセル形成領域においてパッド絶縁膜４０及び窒化膜４１に覆われる基板３０（下部電極形成領域に相当する部分）の上面の端部は、ＣＶＤ絶縁膜４４が形成されていないため曲面形状とはならない。つまり、この工程によって、第１の開口４３ａの端部に形成されたスロープが除去される。
続いて、トレンチ型絶縁領域形成ステップにてトレンチ型絶縁領域を形成する。このトレンチ型絶縁領域形成ステップは、第１のトレンチ型絶縁領域形成ステップと第２のトレンチ型絶縁領域形成ステップとに分けて行われる。図１９に第１０の工程（例えば、第１のトレンチ型絶縁領域形成ステップ）の完了後の断面図を示す。第１のトレンチ型絶縁領域形成ステップでは、ＣＶＤ技術によってウェハ表面に熱反応絶縁膜（例えば、酸化膜）３５を形成する。この熱反応絶縁膜３５は、材料ガスを含んだ雰囲気の反応室を高温状態にすることで形成される。熱反応絶縁膜３５は、反応エネルギーの供給を熱エネルギーで行うため、プラズマ反応絶縁膜を形成する場合に比べ被加工面へのダメージが小さい。また、熱反応絶縁膜３５の厚みは、被加工面へのダメージを抑制できる程度のものとする。
次に、図２０に第１１の工程（例えば、第２のトレンチ型絶縁領域形成ステップ）の完了後の断面図を示す。第２のトレンチ型絶縁領域形成ステップでは、プラズマ反応を利用してプラズマ反応絶縁膜（例えば、酸化膜）３６を形成する。プラズマ反応絶縁膜３６は、フィールド領域４３を埋めるように形成される。そして、熱反応絶縁膜３５及びプラズマ反応絶縁膜３６で満たされた第１の開口４３ａ及び第２の開口４３ｂがトレンチ型絶縁領域となる。なお、トレンチ型絶縁領域は、第１の開口４３ａに対応する位置に形成されるものが第１のトレンチ型絶縁領域ＳＴＩ１であって、第２の開口４３ｂに対応する位置に掲載されるものが第２のトレンチ型絶縁領域ＳＴＩ２となる。また、第１のトレンチ型絶縁領域ＳＴＩ１は、ＯＴＰセル形成領域に形成され、下部電極形成領域に接する絶縁領域である。第２のトレンチ型絶縁領域ＳＴＩ２は、選択トランジスタ形成領域に形成され、拡散層形成領域及びチャネル領域に接する絶縁領域である。
図２１に第１２の工程（例えば、平坦化ステップ）の完了後の断面図を示す。平坦化ステップでは、ウェハ表面のプラズマ反応絶縁膜３６及び熱反応絶縁膜３５をＣＭＰ（Chemical Mechanical Polishing）技術によって除去する。これによって、窒化膜４１が露出し、窒化膜４１が形成されていない領域ではトレンチ型絶縁領域の絶縁膜が露出する。平坦化ステップが完了すると、ウェハ表面は平坦な状態となる。
図２２に第１３の工程（例えば、保護膜除去ステップ）の完了後の断面図を示す。保護膜除去ステップでは、窒化膜４１をウェットエッチングにて除去する。これによって、窒化膜４１は除去され、第１のトレンチ型絶縁領域ＳＴＩ１及び第２のトレンチ型絶縁領域ＳＴＩ２は、窒化膜４１で覆われていた部分よりも突出した形状となる。続いて、図２３に第１４の工程（例えば、ウェル注入ステップ）完了後の断面図を示す。ウェル注入ステップでは、チップの領域毎に注入するイオンを打ち分ける。そのため、ウェル注入ステップでは注入するイオン毎にレジストの形成と除去を行う。このレジストの除去工程にてウェハ表面に削られる箇所があり、本実施の形態では、ウェハ表面のうち段差となる部分（例えば、第１のトレンチ型絶縁領域ＳＴＩ１の上面及び第２のトレンチ型絶縁領域ＳＴＩ２の上面とその他の部分の上面との段差部分）でエッチングが進む。そのため、エッチングが進んだ部分に窪みが形成される。以降、この窪みをディボットと称す。ディボットは、第１のトレンチ型絶縁領域ＳＴＩ１及び第２のトレンチ型絶縁領域ＳＴＩ２の外周付近に沿って形成される。その後、基板３０に対してボロン等のイオンを注入して、基板３０をＰ型の半導体とする。
図２４に第１５の工程（例えば、下部電極形成ステップ）の完了後の断面図を示す。下部電極形成ステップでは、ＯＴＰセル形成領域に開口部が形成されるようにレジスト４２ａをウェハ表面に形成する。その後、イオンを下部電極形成領域に打ち込み、下部電極ＬＥ部分を形成する。本実施の形態では不純物（例えば、リンイオン）を打ち込むことで下部電極ＬＥをＮ型半導体とする。このとき、レジスト４２ａがあるため、選択トランジスタ形成領域にリンイオンは注入されない。下部電極ＬＥが形成された後、レジスト４２ａは除去される。
図２５に第１６の工程（例えば、ディボット形成ステップ）の完了後の断面図を示す。ディボット形成ステップでは、ウェットエッチングにてパッド絶縁膜４０を除去する。このとき、熱反応絶縁膜３５とプラズマ反応絶縁膜３６も削られる。熱反応絶縁膜３５とプラズマ反応絶縁膜３６は、同じ絶縁膜であっても化学的結合状態が異なる。この化学的結合状態は、互いの境界部分で最も弱い結合状態となる。そのため、この境界部分ではエッチング反応が他の部分よりも起こりやすく、熱反応絶縁膜３５とプラズマ反応絶縁膜３６との境界面でディボット４６、４７は最も深くなる。つまり、ディボット４６は、第１のトレンチ型絶縁領域ＳＴＩ内の外周部に沿って形成され、ディボット４７は第２のトレンチが絶縁領域ＳＴＩ２内の外周部に沿って形成される。また、この工程で形成されるディボット４６は、底面が下部電極形成領域と離間された位置に形成される。つまり、下部電極形成領域において第１のトレンチ型絶縁領域ＳＴＩ１に接する端面は熱反応絶縁膜３５に覆われたままである。
図２６に第１７の工程（例えば、絶縁膜形成ステップ）の完了後の断面図を示す。絶縁膜形成ステップでは、例えばウェハを酸素雰囲気の反応室で高温に加熱することで、下部電極形成領域、拡散層形成領域及びチャネル領域の表面を酸化させて、絶縁膜（例えば、酸化膜）４８を得る。このとき、下部電極形成領域において第１のトレンチ型絶縁領域ＳＴＩ１に接する側の端面は熱反応絶縁膜で覆われているため、酸化種が入り込みにくくなる。そのため、下部電極形成領域の第１のトレンチ型絶縁領域ＳＴＩ１に接する端部では酸化膜が薄くなり、下部電極ＬＥの端部が尖り形状となる（この尖り形状の部分を尖り部３３と称す）が形成される。一方、選択トランジスタ形成領域の拡散層形成領域及びチャネル領域では第２のトレンチ型絶縁領域ＳＴＩ２に接する端面の上部は露出する形状であるため、酸化種の入り込みは阻害されることがない。従って、拡散層形成領域及びチャネル領域の上面には均一な厚みで絶縁膜４８が形成される。
図２７に第１８の工程（例えば、ポリシリコン形成ステップ）の完了後の断面図を示す。ポリシリコン形成ステップでは、ウェハ表面にポリシリコン４９を堆積させる。その後、上部電極ＵＥとゲート電極Ｇの形状に合わせてレジスト４２ｃを形成する。このとき、ディボット部分に入り込んだポリシリコン４９によって突起部３４が形成される。
図２８に第１９の工程（例えば、電極形成ステップ）の完了後の断面図を示す。電極形成ステップでは、レジスト４２ｃで覆われていない部分のポリシリコン４９及び絶縁膜４８を除去する。その後、レジスト４２ｃも除去する。これによって、ＯＴＰセル形成領域と選択トランジスタ形成領域のポリシリコン４９及び絶縁膜４８が分離される。ここで、ＯＴＰセル形成領域のポリシリコン４９は上部電極ＵＥとなり、選択トランジスタ形成領域のポリシリコン４９はゲート電極Ｇとなる。また、ＯＴＰセル形成領域の絶縁膜４８は第１の絶縁膜３１となり、選択トランジスタ形成領域の絶縁膜４８は第２の絶縁膜３２となる。
図２９に第２０の工程（例えば、拡散層形成ステップ）の完了後の断面図を示す。拡散層形成ステップでは、ゲート電極Ｇ及び上部電極ＵＥをイオン注入防止膜として用いて、拡散層形成領域にＮ型のイオンを注入して選択トランジスタのソースＳ及びドレインＤとなる拡散層を形成する。本実施の形態では、リンイオンを注入することでソースＳ及びドレインＤをＮ型半導体とする。なお、注入するイオンはリンに限られず、ヒ素等であっても良く、製造する素子に応じて適宜選択可能である。
上記説明の工程によって、本実施の形態にかかるＯＴＰメモリセルを形成することが可能である。また、上記説明では、ＯＴＰセルと選択トランジスタとについて説明したが、選択トランジスタと同じ工程によって周辺回路のトランジスタを形成することが可能である。なお、周辺回路では、異なる導電型のトランジスタが使用されるため、トランジスタの導電型に応じて適宜工程を追加することが好ましい。
本実施の形態においては、ＯＴＰセルの破壊耐圧が従来のＯＴＰセルよりも小さいため、選択トランジスタの破壊耐圧は周辺回路のトランジスタと同程度であっても構わない。つまり、周辺回路のトランジスタと選択トランジスタを同じ工程で製造して、選択トランジスタを微細化することが可能になる。さらに、周辺回路のトランジスタと選択トランジスタとを同じ工程で製造することで、製造工程を従来のＯＴＰメモリに比べて削減することが可能である。
実施の形態２
図５に示す実施の形態１にかかるＯＴＰメモリセルの断面図に対応する実施の形態２にかかるＯＴＰメモリセルの断面図を図３０に示す。図３０に示すように、実施の形態２にかかるＯＴＰセルは、下部電極ＬＥの第１のトレンチ型絶縁領域ＳＴＩ１に接する側壁に窪み部３８を有している。ここで、窪み部３８を有する尖り部を尖り部３７とする。
この窪み部３８を有することで尖り部３７は、実施の形態１にかかる尖り部３３よりも細くなる。これによって、尖り部３７では、尖り部３３よりも電界集中の強度が強くなる。従って、実施の形態２にかかるＯＴＰセルは実施の形態１にかかるＯＴＰセルよりも破壊耐圧が小さくなる。
窪み部３８は、実施の形態１にかかる製造工程に工程を１つ追加することで形成可能である。この追加工程は、第３の保護膜形成ステップ（図１５）と第４の保護膜形成ステップ（図１６）との間に追加される。実施の形態２では、第３の保護膜形成ステップをエッチング準備ステップと称し、追加工程を窪み部形成ステップと称す。窪み部形成ステップの完了後の断面図を図３１に示す。窪み部形成ステップでは、第３の保護膜形成ステップで第１の開口４３ａの底面に露出した基板３０に対して等方性エッチングを行う。これによって、露出した基板３０の側壁部に窪み部３８が形成される。このとき、開口部の開口面積よりも基板３０が露出する部分の面積は大きくなる。
上記説明より、工程を１つ追加するのみで窪み部３８を形成することが可能である。また、これによって、ＯＴＰセルの破壊耐圧を低くすることが可能である。
実施の形態３
実施の形態３は、実施の形態１にかかるＯＴＰセルの変形例である。そのため、実施の形態１と同じ部分については説明を省略する。実施の形態３にかかるＯＴＰメモリセルの回路図を図３２に示す。
図３２に示すように実施の形態３にかかるＯＴＰメモリセルは、複数のＯＴＰメモリ６０を有している。ＯＴＰメモリ６０は、選択トランジスタ（図中のＳＥＬＴｒ）とＯＴＰセル（図中のＯＴＰＣ）を有している。選択トランジスタのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。選択トランジスタのソースは、ＯＴＰセルの上部電極に接続される。ＯＴＰセルの下部電極はソース線ＳＬに接続される。このＯＴＰメモリ６０の平面レイアウトを図３３に示す。
図３３に示すように、実施の形態３にかかるＯＴＰメモリセルは、下部電極ＬＥが隣接するＯＴＰメモリのうち一方のＯＴＰメモリと共通に形成される。また、選択トランジスタのドレインが隣接するＯＴＰメモリのうち他方のＯＴＰメモリと共通に形成され、共通のビット線ＢＬが接続される。なお、本実施の形態では、ＯＴＰメモリセルにおいて下部電極と選択トランジスタを接続する配線は第１の配線層に形成され、ビット線ＢＬは第１の配線層よりも上の層となる第２の配線層に形成される。また、ビット線ＢＬはスルーホールＴＨを介して第１の配線層の配線と接続され、第１の配線層の配線はコンタクトＣＴを介して基板に形成される領域又は下部電極と接続される。
図３４に実施の形態３にかかるＯＴＰメモリセルの断面図を示す。図３４（ａ）は、図３３のＡ−Ａで示される部分の断面図であって、図３４（ｂ）は、図３３のＢ−Ｂで示される部分の断面図である。図３４（ｂ）に示すように、選択トランジスタのチャネル方向に直行する方向の断面は、実施の形態１にかかる選択トランジスタと同じである。
一方、図３４（ａ）に示されるように、ＯＴＰセルは、選択トランジスタと第１のトレンチ型絶縁領域ＳＴＩ１を介して隣接する。また、ＯＴＰセルの上部電極ＵＥは、第１のトレンチ型絶縁領域の上部の一部を覆うように形成される。また、上部電極ＵＥは、配線Ｌよって選択トランジスタのソースＳと接続される。この変形例においても、下部電極ＬＥは尖り部３３を有している。従って、実施の形態１と同様に尖り部３３に電界集中が発生してＯＴＰセルの破壊耐圧は低下する。
次に、ＯＴＰメモリセルの動作について、書き込み時におけるＯＴＰメモリセルの各端子の電圧の関係を図３５に示す。図３５に示すように、実施の形態３では、ワード線が非選択状態であって、ビット線が選択状態である場合に実施の形態１とは異なる動作となる。その他の場合は、実施の形態１と実施の形態３とで同じである。ワード線ＷＬが非選択状態であって、ビット線ＢＬが選択状態である場合、選択トランジスタが非導通状態となるため、ビット線ＢＬが選択状態であっても上部電極ＵＥに電圧は印加されない。従って、この場合における上部電極ＵＥと下部電極ＬＥとの電圧差は０Ｖとなる。また、他の動作についても各端子の電圧関係は実施の形態１と同じである。続いて、読み出し時におけるＯＴＰメモリセルの各端子の電圧の関係を図３６に示す。図３６に示すように、この場合も、実施の形態１と同様の電圧関係で読み出し動作を行うことが可能である。
実施の形態１では、ワード線が非選択状態であって、ビット線が選択状態である場合に上部電極ＵＥと下部電極ＬＥとの電圧差が約Ｖｂｄ／２となるため、ＯＴＰセルの破壊耐圧をこれ以上の電圧とする必要があった。これに対して、実施の形態３では、ワード線が非選択状態であって、ビット線が選択状態である場合に上部電極ＵＥと下部電極ＬＥとの電圧差が０Ｖである。このようなことから、実施の形態３にかかるＯＴＰセルは、実施の形態１にかかるＯＴＰセルよりも破壊耐圧を小さくすることが可能である。
実施の形態４
実施の形態４にかかるＯＴＰメモリセルは、ＰＭＯＳトランジスタで形成された選択トランジスタを有している。実施の形態４にかかるＯＴＰメモリセルの回路図を図３７に示す。
図３７に示すように実施の形態４にかかるＯＴＰメモリセルは、複数のＯＴＰメモリ７０を有している。ＯＴＰメモリ７０は、選択トランジスタ（図中のＳＥＬＴｒ）とＯＴＰセル（図中のＯＴＰＣ）を有している。選択トランジスタのゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続される。選択トランジスタのドレインは、ＯＴＰセルの上部電極に接続される。ＯＴＰセルの下部電極はビット線ＢＬに接続される。このＯＴＰメモリ７０の平面レイアウトを図３８に示す。
図３８に示すように、実施の形態４にかかるＯＴＰメモリセルは、選択トランジスタのソースが隣接するＯＴＰメモリのうち一方のＯＴＰメモリと共通に形成される。なお、選択トランジスタのソースはソース線ＳＬと一体に形成される。また、ＯＴＰセルの下部電極ＬＥは隣接するＯＴＰメモリのうち他方のＯＴＰメモリと共通に形成され、共通のビット線ＢＬが接続される。なお、本実施の形態では、ＯＴＰメモリセルにおいて下部電極と選択トランジスタを接続する配線は第１の配線層に形成され、ビット線ＢＬは第１の配線層よりも上の層となる第２の配線層に形成される。また、ビット線ＢＬはスルーホールＴＨを介して第１の配線層の配線と接続され、第１の配線層の配線はコンタクトＣＴを介して基板に形成される領域又は下部電極と接続される。
図３９に実施の形態３にかかるＯＴＰメモリセルの断面図を示す。図３９（ａ）は、図３８のＡ−Ａで示される部分の断面図であって、図３９（ｂ）は、図３８のＢ−Ｂで示される部分の断面図である。図３９（ａ）に示すように、実施の形態４にかかる選択トランジスタは、Ｎ型半導体で形成された基板３０の上層に、Ｐ型半導体で形成されたソース及びドレインを有している。また、ＯＴＰセルは、Ｎ型半導体で形成された基板３０の上層にＰ型半導体で形成された素子分離層３９を介してＮ型半導体で形成された下部電極ＬＥを有している。図３９（ｂ）に示すように、選択トランジスタのチャネル方向に直行する方向の断面は、実施の形態１にかかる選択トランジスタと同じ形状である。
一方、図３９（ａ）に示されるように、ＯＴＰセルは、選択トランジスタと第１のトレンチ型絶縁領域ＳＴＩ１を介して隣接する。また、ＯＴＰセルの上部電極ＵＥは、第１のトレンチ型絶縁領域の上部の一部を覆うように形成される。また、上部電極ＵＥは、配線Ｌよって選択トランジスタのソースＳと接続される。この変形例においても、下部電極ＬＥは尖り部３３を有している。従って、実施の形態１と同様に尖り部３３に電界集中が発生してＯＴＰセルの破壊耐圧は低下する。
次に、ＯＴＰメモリセルの動作について、書き込み時におけるＯＴＰメモリセルの各端子の電圧の関係を図４０に示す。図４０に示すように、実施の形態４では、各動作において各端子に印加する電圧が実施の形態１において印加する電圧を反転した負電圧となる。しかしながら、実施の形態４においてＯＴＰメモリセルの各端子に印加する電圧の絶対値は実施の形態１において印加する電圧と同じでる。読み出し時におけるＯＴＰメモリセルの各端子の電圧の関係を図４１に示す。図４１に示すように、この場合も、書き込み時と同様に、実施の形態１において印加する電圧を反転した負電圧によって読み出し動作を行う動作を行うことが可能である。
つまり、選択トランジスタをとしてＰＭＯＳトランジスタを構成したとしても、実施の形態１と同様に、ＯＴＰメモリの破壊耐圧を小さくすることが可能である。
実施の形態５
実施の形態５にかかるＯＴＰメモリセルは、実施の形態３にかかるＯＴＰメモリセルの選択トランジスタをＰＭＯＳトランジスタで構成したものである。実施の形態５にかかるＯＴＰメモリセルの回路図を図４２に示す。
図４２に示すように実施の形態５にかかるＯＴＰメモリセルは、複数のＯＴＰメモリ８０を有している。ＯＴＰメモリ８０は、選択トランジスタ（図中のＳＥＬＴｒ）とＯＴＰセル（図中のＯＴＰＣ）を有している。選択トランジスタのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。選択トランジスタのソースは、ＯＴＰセルの下部電極に接続される。ＯＴＰセルの上部電極はソース線ＳＬに接続される。このＯＴＰメモリ６０の平面レイアウトを図４３に示す。
図４３に示すように、実施の形態５にかかるＯＴＰメモリセルは、上部電極ＵＥが隣接するＯＴＰメモリのうち一方のＯＴＰメモリと共通に形成される。また、選択トランジスタのドレインが隣接するＯＴＰメモリのうち他方のＯＴＰメモリと共通に形成される。このドレインはビット線ＢＬとしても使用される。なお、本実施の形態では、ＯＴＰメモリセルにおいて下部電極と選択トランジスタを接続する配線は第１の配線層に形成され、ビット線ＢＬは第１の配線層よりも上の層となる第２の配線層に形成される。また、ビット線ＢＬはスルーホールＴＨを介して第１の配線層の配線と接続され、第１の配線層の配線はコンタクトＣＴを介して基板に形成される領域又は下部電極と接続される。
図４４に実施の形態５にかかるＯＴＰメモリセルの断面図を示す。図４４（ａ）は、図４３のＡ−Ａで示される部分の断面図であって、図４４（ｂ）は、図４３のＢ−Ｂで示される部分の断面図である。図４４（ａ）に示すように、実施の形態５にかかる選択トランジスタは、Ｎ型半導体で形成された基板３０の上層に、Ｐ型半導体で形成されたソース及びドレインを有している。また、ＯＴＰセルは、Ｎ型半導体で形成された基板３０の上層にＰ型半導体で形成された素子分離層３９を介してＮ型半導体で形成された下部電極ＬＥを有している。図４４（ｂ）に示すように、選択トランジスタのチャネル方向に直行する方向の断面は、実施の形態１にかかる選択トランジスタと同じ形状である。
一方、図４４（ａ）に示されるように、ＯＴＰセルは、選択トランジスタとトレンチ型絶縁領域ＳＴＩを介して隣接する。下部電極ＬＥは、配線Ｌよって選択トランジスタのソースＳと接続される。この変形例においても、下部電極ＬＥは尖り部３３を有している。従って、実施の形態１と同様に尖り部３３に電界集中が発生してＯＴＰセルの破壊耐圧は低下する。
次に、ＯＴＰメモリセルの動作について、書き込み時におけるＯＴＰメモリセルの各端子の電圧の関係を図４５に示す。図４５に示すように、実施の形態５では、各動作において各端子に印加する電圧が実施の形態３において印加する電圧を反転した負電圧となる。しかしながら、実施の形態５においてＯＴＰメモリセルの各端子に印加する電圧の絶対値は実施の形態３において印加する電圧と同じでる。読み出し時におけるＯＴＰメモリセルの各端子の電圧の関係を図４６に示す。図４６に示すように、この場合も、書き込み時と同様に、実施の形態３において印加する電圧を反転した負電圧によって読み出し動作を行う動作を行うことが可能である。
つまり、選択トランジスタをとしてＰＭＯＳトランジスタを構成したとしても、実施の形態３と同様に、ＯＴＰメモリの破壊耐圧を小さくすることが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、絶縁膜は、酸化膜に限らず、絶縁性のある材料で構成されていれば良い。また、下部電極をＰ型半導体で形成することも可能である。この場合、ＯＴＰセルの破壊時に下部電極の電圧が上部電極の電圧よりも高くなるように各端子の電圧を設定すれば良い。
実施の形態１にかかるＯＴＰメモリのブロック図である。 実施の形態１にかかるＯＴＰメモリセルの回路図である。 実施の形態１にかかるＯＴＰメモリセルの平面レイアウトを示す図である。 図３に示すＯＴＰメモリセルの平面レイアウトにおいてビット線及び上部電極を除いた場合の平面レイアウトを示す図である。 実施の形態１にかかるＯＴＰメモリセルの断面図である。 データ"０"を記憶する場合における図５に示す断面図における領域Ａの拡大図である。 データ"１"を記憶する場合における図５に示す断面図における領域Ａの拡大図である。 実施の形態１にかかるＯＴＰメモリセルにおいて書き込み時に各端子に印加する電圧を示す表である。 実施の形態１にかかるＯＴＰメモリセルにおいて読み出し時に各端子に印加する電圧を示す表である。 実施の形態１にかかるＯＴＰメモリセルの第１の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第２の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第３の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第４の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第５の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第６の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第７の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第８の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第９の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１０の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１１の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１２の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１３の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１４の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１５の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１６の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１７の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１８の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第１９の工程を示す断面図である。 実施の形態１にかかるＯＴＰメモリセルの第２０の工程を示す断面図である。 実施の形態２にかかるＯＴＰメモリセルの断面図である。 実施の形態２にかかるＯＴＰメモリセルの製造工程において追加された工程を示す断面図である。 実施の形態３にかかるＯＴＰメモリセルの回路図である。 実施の形態３にかかるＯＴＰメモリセルの平面レイアウトを示す図である。 実施の形態３にかかるＯＴＰメモリセルの断面図である。 実施の形態３にかかるＯＴＰメモリセルにおいて書き込み時に各端子に印加する電圧を示す表である。 実施の形態３にかかるＯＴＰメモリセルにおいて読み出し時に各端子に印加する電圧を示す表である。 実施の形態４にかかるＯＴＰメモリセルの回路図である。 実施の形態４にかかるＯＴＰメモリセルの平面レイアウトを示す図である。 実施の形態４にかかるＯＴＰメモリセルの断面図である。 実施の形態４にかかるＯＴＰメモリセルにおいて書き込み時に各端子に印加する電圧を示す表である。 実施の形態４にかかるＯＴＰメモリセルにおいて読み出し時に各端子に印加する電圧を示す表である。 実施の形態５にかかるＯＴＰメモリセルの回路図である。 実施の形態５にかかるＯＴＰメモリセルの平面レイアウトを示す図である。 実施の形態５にかかるＯＴＰメモリセルの断面図である。 実施の形態５にかかるＯＴＰメモリセルにおいて書き込み時に各端子に印加する電圧を示す表である。 実施の形態５にかかるＯＴＰメモリセルにおいて読み出し時に各端子に印加する電圧を示す表である。 従来のＯＴＰメモリセルの断面図である。
符号の説明
１ 半導体装置（ＯＴＰメモリ）
１０ ＯＴＰメモリアレイ
１１ 制御回路
１２ ＷＬデコーダ
１３ ＢＬデコーダ
１４ センスアンプ
１５ 入出力バッファ
１６ チャージポンプ
２０、６０、７０、８０ ＯＴＰメモリセル
３０ 基板
３１、３２、３５、３６、４８ 絶縁膜
３３、３７ 尖り部
３４、３７ 突起部
３８ 窪み部
３９ 素子分離層
４０ パッド絶縁膜
４１ 窒化膜
４２、４２ａ、４２ｂ レジスト
４３ａ、４３ｂ 開口
４４ ＣＶＤ絶縁膜
４６、４７ ディボット
４９ ポリシリコン
ＳＴＩ、ＳＴＩ１、ＳＴＩ２ トレンチ型絶縁領域
Ｌ 配線
ＬＥ 下部電極
ＵＥ 上部電極
ＳＥＬＴｒ 選択トランジスタ
ＯＴＰＣ ＯＴＰセル
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート電極
ＷＬ ワード線
ＢＬ ビット線
ＳＬ ソース線
ＣＴ コンタクト
ＴＨ スルーホール

Claims (20)

  1. 状態記憶素子と、選択トランジスタと、から構成されるＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリセルであって、
    前記状態記憶素子の下部電極が形成される下部電極形成領域と、前記選択トランジスタのソース及びドレインが形成される拡散層形成領域と、前記下部電極形成領域に隣接する第１のトレンチ型絶縁領域と、前記拡散層形成領域に隣接する第２のトレンチ型絶縁領域と、を含む半導体基板と、
    前記第１のトレンチ型絶縁領域に接し、前記下部電極上に形成される第１の絶縁膜と、
    前記第１の絶縁膜上に形成される前記状態記憶素子の上部電極と、
    前記ソースと前記ドレインとの間に延びるチャネル領域と、
    前記第２のトレンチ型絶縁領域に接し、前記チャネル領域上に形成される第２の絶縁膜と、
    該第２の絶縁膜上に形成される前記選択トランジスタのゲート電極と、
    を有し、
    前記第１の絶縁膜に接する前記下部電極形成領域の端部の少なくとも一部の形状は、前記第２の絶縁膜に接する前記チャネル領域の端部の形状よりも尖っている、
    ことを特徴とするＯＴＰメモリセル。
  2. 前記下部電極形成領域の上面は凹状に形成されることを特徴とする請求項１に記載のＯＴＰメモリセル。
  3. 前記下部電極形成領域は、前記トレンチ型絶縁領域側の側壁に窪み部を有していることを特徴とする請求項１又は２に記載のＯＴＰメモリセル。
  4. 前記上部電極は、前記トレンチ型絶縁領域の上部の領域において、前記トレンチ型絶縁領域側に突出し、前記下部電極形成領域の端部との間に前記絶縁膜を介して形成される突起部を有することを特徴とする請求項１乃至３のいずれか１項に記載のＯＴＰメモリセル。
  5. 前記下部電極形成領域の中央部付近の上層に形成される第１の絶縁膜の膜厚と、前記チャネル領域の中央部付近の上層に形成される前記第２の絶縁膜の膜厚は実質的に同じ厚さで形成されることを特徴とする請求項１乃至４のいずれか１項に記載のＯＴＰメモリセル。
  6. 前記状態記憶素子は、前記下部電極形成領域の端部と前記上部電極とが前記第１の絶縁膜によって絶縁される第１の記憶状態と、前記下部電極形成領域の端部と前記上部電極とが電気的に短絡される第２の記憶状態とのいずれか一方を記憶することを特徴とする請求項１乃至６のいずれか１項に記載のＯＴＰメモリセル。
  7. ビット線と、ソース線と、ワード線と、前記ビット線もしくは前記ソース線の少なくともどちらか一方と電気的に接続される複数の状態記憶素子と、前記ワード線と電気的に接続される複数の選択トランジスタと、から構成されるＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリであって、
    前記状態記憶素子の下部電極が形成される下部電極形成領域と、前記選択トランジスタのソース及びドレインが形成される拡散層形成領域と、前記下部電極形成領域に隣接する第１のトレンチ型絶縁領域と、前記拡散層形成領域に隣接する第２のトレンチ型絶縁領域と、を含む半導体基板と、
    前記第１のトレンチ型絶縁領域に接し、前記下部電極上に形成される第１の絶縁膜と、
    該第１の絶縁膜上に形成される前記状態記憶素子の上部電極と、
    前記ソースと前記ドレインとの間に伸びるチャネル領域と、
    前記第２のトレンチ型絶縁領域に接し、前記チャネル領域上に形成される第２の絶縁膜と、
    前記第２の絶縁膜上に形成される前記選択トランジスタのゲート電極と、
    を有し、
    前記第１の絶縁膜に接する前記下部電極形成領域の端部の少なくとも一部の形状は、前記第２の絶縁膜に接する前記チャネル領域の端部の形状よりも尖っている、
    ことを特徴とするＯＴＰメモリ。
  8. 前記下部電極は、前記選択トランジスタのドレインと一体に形成され、前記上部電極は前記ビット線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのソースは前記ソース線に接続されることを特徴とする請求項７に記載のＯＴＰメモリ。
  9. 前記ＯＴＰメモリは、前記ワード線が選択状態であって、前記ソース線に第１の電圧が供給され、前記ビット線に前記第１の電圧よりも高い電圧値となる高電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第１の記憶状態となることを特徴とする請求項８に記載のＯＴＰメモリ。
  10. 前記上部電極は、前記選択トランジスタのソースと接続され、前記下部電極は前記ソース線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのドレインは前記ビット線に接続されることを特徴とする請求項７に記載のＯＴＰメモリ。
  11. 前記ＯＴＰメモリは、前記ワード線が選択状態であって、前記ソース線に第１の電圧が供給され、前記ビット線に前記第１の電圧よりも高い電圧値となる高電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第１の記憶状態となることを特徴とする請求項１０に記載のＯＴＰメモリ。
  12. 前記下部電極、前記選択トランジスタのドレイン及び前記選択トランジスタのソースは、Ｎ型の半導体で形成されることを特徴とする請求項８乃至１１のいずれか１項に記載のＯＴＰメモリ。
  13. 前記上部電極は、前記選択トランジスタのドレインと接続され、前記下部電極は前記ビット線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのソースは前記ソース線に接続されることを特徴とする請求項７に記載のＯＴＰメモリ。
  14. 前記ＯＴＰメモリは、前記ワード線が選択状態であって、前記ソース線に第１の電圧が供給され、前記ビット線に前記第１の電圧よりも低い電圧となる低電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第１の記憶状態となることを特徴とする請求項１３に記載のＯＴＰメモリ。
  15. 前記上部電極は、前記ソース線と接続され、前記下部電極は前記選択トランジスタのソースと接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのドレインは前記ビット線に接続されることを特徴とする請求項７に記載のＯＴＰメモリ。
  16. 前記ＯＴＰメモリセルは、前記ワード線が選択状態であって、前記ソース線に第１の電圧が供給され、前記ビット線に前記第１の電圧よりも低い電圧値となる低電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第１の記憶状態となることを特徴とする請求項１５に記載のＯＴＰメモリ。
  17. 前記下部電極は、Ｎ型の半導体で形成され、前記選択トランジスタのドレイン及び前記選択トランジスタのソースは、Ｐ型の半導体で形成されることを特徴とする請求項１３乃至１６のいずれか１項に記載のＯＴＰメモリ。
  18. 状態記憶素子及び第１のトレンチ型絶縁領域が形成される第１の素子形成領域と、選択トランジスタ及び第２のトレンチ型絶縁領域が形成される第２の素子形成領域と、を有するＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリセルの製造方法であって、
    前記第１のトレンチ型絶縁領域が形成される領域に対応した第１の開口と、前記第２のトレンチ型絶縁領域が形成される領域に対応した第２の開口と、を有する第１の絶縁膜で半導体層を覆う工程と、
    前記第２の開口に対応する位置の前記半導体層の一部を除去して前記第２の開口の端部にスロープを形成する工程と、
    前記第２の開口の前記第１の絶縁膜の側壁を覆うように第２の絶縁膜を形成する工程と、
    前記第１及び第２の絶縁膜をマスクにして前記第１及び前記第２の開口に対応する位置の前記半導体層に第１及び第２のトレンチを形成する工程と、
    前記第１及び前記第２のトレンチに絶縁体を埋め込んで、前記第１及び前記第２のトレンチ型絶縁領域を形成する工程と、
    前記第１及び第２の絶縁膜を除去する工程と、
    前記第１のトレンチ型絶縁領域に隣接する半導体層内に不純物を注入して前記状態記憶素子の下部電極を形成する工程と、
    前記半導体層の表面に第３の絶縁膜を形成する工程と、
    前記第１のトレンチ型絶縁領域及び前記第３の絶縁膜上に導電体層を形成する工程と、
    前記導電体層を選択的に除去して、前記下部電極及び該下部電極に隣接する前記第１のトレンチ型絶縁領域上に前記状態記憶素子の上部電極を形成するとともに、前記第２の素子形成領域内に前記選択トランジスタのゲート電極を形成する工程と、
    前記上部電極及び前記ゲート電極をマスクにして前記第３の絶縁膜を選択的に除去する工程と、
    前記選択トランジスタのソース及びドレインを形成する工程と、を含む、
    ことを特徴とするＯＴＰメモリセルの製造方法。
  19. 請求項１８に記載のＯＴＰメモリセルの製造方法は、前記半導体層の表面に前記第３の絶縁膜を形成する工程より前に、ウェットエッチングによって前記第１のトレンチ型絶縁領域内の外周に沿って窪みを形成する工程を有するＯＴＰメモリセルの製造方法。
  20. 請求項１８に記載のＯＴＰメモリセルの製造方法は、前記第１の開口に対応する半導体層に対して選択的な等方性エッチングを行い、前記前記第１の開口に接する半導体層の側壁に窪みを形成する工程を有するＯＴＰメモリセルの製造方法。
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