JPH02273398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02273398A JPH02273398A JP1095816A JP9581689A JPH02273398A JP H02273398 A JPH02273398 A JP H02273398A JP 1095816 A JP1095816 A JP 1095816A JP 9581689 A JP9581689 A JP 9581689A JP H02273398 A JPH02273398 A JP H02273398A
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- capacitor
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 230000005669 field effect Effects 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- ULBXWWGWDPVHAO-UHFFFAOYSA-N Chlorbufam Chemical compound C#CC(C)OC(=O)NC1=CC=CC(Cl)=C1 ULBXWWGWDPVHAO-UHFFFAOYSA-N 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＢｒＣＰＲＯＭ（Ｂｒｅａｋｄｏｗｎ ｏｆ Ｉｎ５ｕ
ｌａｔｏｒ ｆｏｒＣｏｎｄｕｃｔｉｏｎ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒいセル
の構造に関し。
ｌａｔｏｒ ｆｏｒＣｏｎｄｕｃｔｉｏｎ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒいセル
の構造に関し。
セルサイズを大きくしないで、セルキャパシタの絶縁膜
上以外の領域で開口できる構造を提供しセルキャパシタ
の絶縁膜の耐圧劣化の抑制を目的とし。
上以外の領域で開口できる構造を提供しセルキャパシタ
の絶縁膜の耐圧劣化の抑制を目的とし。
電界効果型トランジスタ（ＦＥＴ）のドレインとキャパ
シタを直列に接続して構成されるメモリセルを有し、該
ＦＥＴのソースは定電位線に接続され。
シタを直列に接続して構成されるメモリセルを有し、該
ＦＥＴのソースは定電位線に接続され。
該ＦＥＴのゲートはワード線となり、該キャパシタの片
側電極がビット線に接続され、該キャパシタの絶縁膜を
破壊することにより書込が行われる書込可能な読出専用
半導体記憶装置（ＦＲＯＭ）のセルアレイにおいて、該
キャパシタの片側電極は該キャパシタと平面的に重複し
ない領域でビット線に接続されているように構成する。
側電極がビット線に接続され、該キャパシタの絶縁膜を
破壊することにより書込が行われる書込可能な読出専用
半導体記憶装置（ＦＲＯＭ）のセルアレイにおいて、該
キャパシタの片側電極は該キャパシタと平面的に重複し
ない領域でビット線に接続されているように構成する。
〔産業上の利用分野］
本発明は半導体記憶装置に係り、特にＢＩＣＰＲＯ１’
１セルの構造に関する。
１セルの構造に関する。
ＢＩＣＰＲ叶木本出願人よって提案された構造でメモリ
セルはＦＥＴ （又はダイオード）とキャパシタにより
構成され１キヤパシタに高電圧を印加して絶縁破壊を起
こさせて導通状態にすることにより書込を行う。
セルはＦＥＴ （又はダイオード）とキャパシタにより
構成され１キヤパシタに高電圧を印加して絶縁破壊を起
こさせて導通状態にすることにより書込を行う。
書込時や製造プロセス中に、メモリセルを構成するＦＥ
Ｔや非書込メモリセルのキャパシタ絶縁膜の破壊を抑制
した構造が要求される。
Ｔや非書込メモリセルのキャパシタ絶縁膜の破壊を抑制
した構造が要求される。
（従来の技術〕
第３図（１）〜（３）はＢＩＣＦＲＯＭのセルアレイの
ブロック図とセルの等価回路図である。
ブロック図とセルの等価回路図である。
第３図（２）のメモリセルはダイオードＤとキャパシタ
Ｃを直列に接続してなる例を示し。
Ｃを直列に接続してなる例を示し。
第３図（３）のメモリセルはＦＥＴ口とキャパシタＣを
接続してなる例を示す。
接続してなる例を示す。
第３図（１）において、ロウ（ｒｏｉｖ） ０ 、
ロウｌはワード線−り、コラム（ｃｏｌｕｍｎ） Ｏ，
コラム１．コラム２はビット線ＢＬを構成し、 （００
）、 （０１）、 （０２）。
ロウｌはワード線−り、コラム（ｃｏｌｕｍｎ） Ｏ，
コラム１．コラム２はビット線ＢＬを構成し、 （００
）、 （０１）、 （０２）。
（１０）、 （１１）、 （１２）はそれぞれのワード
線とビット線間に接続されたメモリセルである。
線とビット線間に接続されたメモリセルである。
第４図（１）、 （２）は従来例によるＢＩＣＰｌ？Ｏ
Ｍセルの平面図と断面図である。
Ｍセルの平面図と断面図である。
図において
１１は半導体基板
１２はセルのソース、ドレイン領域
１３は素子分離絶縁膜
１４はセルＦＥＴのゲート絶縁膜。
１５はセルキャパシタの薄い絶縁膜。
１６はセルＦＥＴのゲート（ワード線）。
１７はギャバシタ電極でビット線に接続される導電膜
１８は配線金属膜（ビット線）との層間絶縁膜１９はビ
ットコンタクＩ・窓 ２０は基板上の素子領域 である。
ットコンタクＩ・窓 ２０は基板上の素子領域 である。
従来のＢＩＣＰＲＯＭセルは、ドレイン領域１２上に形
成された薄いキャパシタ絶縁膜１５の上で、ビットコン
タクト窓１９を開口していた。
成された薄いキャパシタ絶縁膜１５の上で、ビットコン
タクト窓１９を開口していた。
従って従来構造では、ビットコンタクト窓を開口する際
に、ドライエツチングによる損傷のためセルキャパシタ
の絶縁膜耐圧を劣化させることがあった。
に、ドライエツチングによる損傷のためセルキャパシタ
の絶縁膜耐圧を劣化させることがあった。
本発明はセルサイズを大きくしないで、セルキャパシタ
の絶縁膜上以外の領域で開口できる構造を提供し、セル
キャパシタの絶縁膜の耐圧劣化を抑制することを目的と
する。
の絶縁膜上以外の領域で開口できる構造を提供し、セル
キャパシタの絶縁膜の耐圧劣化を抑制することを目的と
する。
上記課題の解決は、電界効果型トランジスタ（ＦＥＴ）
のドレインとキャパシタを直列に接続して構成されるメ
モリセルを有し、該ＦＥＴのソースは定電位線に接続さ
れ、該ＦＥＴのゲートはワード線となり、該キャパシタ
の片側電極がビット線に接続され、該キャパシタの絶縁
膜を破壊することにより書込が行われる書込可能な読出
専用半導体記憶装置 （ＦＲＯＭ）のセルアレイにおい
て、該キャパシタの片側電極は該キャパシタと平面的に
重複しない領域でビット線に接続されている半導体記憶
装置により達成される。
のドレインとキャパシタを直列に接続して構成されるメ
モリセルを有し、該ＦＥＴのソースは定電位線に接続さ
れ、該ＦＥＴのゲートはワード線となり、該キャパシタ
の片側電極がビット線に接続され、該キャパシタの絶縁
膜を破壊することにより書込が行われる書込可能な読出
専用半導体記憶装置 （ＦＲＯＭ）のセルアレイにおい
て、該キャパシタの片側電極は該キャパシタと平面的に
重複しない領域でビット線に接続されている半導体記憶
装置により達成される。
本発明はキャパシタ絶縁膜を２ビツトベアにしてビット
間の分離絶縁膜上も含めて同一導電膜で覆い、ビットコ
ンタクト窓を分離絶縁膜上に設けることにより、キャパ
シタ絶縁膜上を避けてビットコンタクト窓を開口できる
構造にし、セルサイズをそのままにしてキャパシタ絶縁
膜の耐圧劣化を抑制するようにしたものである。
間の分離絶縁膜上も含めて同一導電膜で覆い、ビットコ
ンタクト窓を分離絶縁膜上に設けることにより、キャパ
シタ絶縁膜上を避けてビットコンタクト窓を開口できる
構造にし、セルサイズをそのままにしてキャパシタ絶縁
膜の耐圧劣化を抑制するようにしたものである。
第１図（１）、 （２）は本発明の一実施例によるＢＩ
ＣＰＲＯＭセルの平面図と断面図である。
ＣＰＲＯＭセルの平面図と断面図である。
図において
１１は半導体基板でＳｔ基板。
１２はセルのソース、ドレイン領域
１３は素子分離絶縁膜で厚さ５０００〜１００００人の
ＳｉＯ□膜 １４はセルＦＥＴのゲート絶縁膜で厚さ数１００人のＳ
ｉＯ□膜 １５はセルキャパシタの薄い絶縁膜で厚さ数１０人の５
ｉ０２膜 １６はセルＦＥＴのゲート（ワード線）で厚さ３０００
〜４０００人のポリＳｉ膜 １７Ａはビット線に接続されるキャパシタ電極（導電膜
）で、厚さ２０００〜３０００人のポリＳｉ膜。
ＳｉＯ□膜 １４はセルＦＥＴのゲート絶縁膜で厚さ数１００人のＳ
ｉＯ□膜 １５はセルキャパシタの薄い絶縁膜で厚さ数１０人の５
ｉ０２膜 １６はセルＦＥＴのゲート（ワード線）で厚さ３０００
〜４０００人のポリＳｉ膜 １７Ａはビット線に接続されるキャパシタ電極（導電膜
）で、厚さ２０００〜３０００人のポリＳｉ膜。
１８八は配線金属膜（ビット線で特に図示せず）との層
間絶縁膜で厚さ約１μｍのｐｓｃ ＜燐珪酸ガラス）膜
。
間絶縁膜で厚さ約１μｍのｐｓｃ ＜燐珪酸ガラス）膜
。
１９４はビットコンタクト窓。
２０は基板上の素子領域
である。
実施例のＢＩＣＰＲ叶ナセル、ビットコンタクト窓１９
八を開口する時のエツチング阻止層となる導電膜１７Ａ
を２ビツト共通にし、ビットコンタクト窓１９Δは薄い
キャパシタ絶縁膜１５の上を避けて、ビット間の素子分
離絶縁膜１３上に開口されている。
八を開口する時のエツチング阻止層となる導電膜１７Ａ
を２ビツト共通にし、ビットコンタクト窓１９Δは薄い
キャパシタ絶縁膜１５の上を避けて、ビット間の素子分
離絶縁膜１３上に開口されている。
第２回は実施例のセルを用いたＢＩＣＰＩＩＯＭの全体
の構成の一例を示すブロック図である。
の構成の一例を示すブロック図である。
図において、２１はＢＴＣＦＲＯＭのセルアレイである
。
。
周辺回路はロウデコーダ２２．コラムデコーダ２３゜読
出／書込（Ｒ／Ｗ）アンプ２４．アドレスレジスタ２５
からなる。
出／書込（Ｒ／Ｗ）アンプ２４．アドレスレジスタ２５
からなる。
ロウデコーダ２２．コラムデコーダ２３． （Ｒ／Ｗ
）アンプ２４はドライ八回路を含む周辺回路である。
）アンプ２４はドライ八回路を含む周辺回路である。
アドレスレジスタ２５はバス２６よりアドレス信号を受
けて、プログラムコントロールを行い その出力をロウ
デコーダ２Ｚ及びコラムデコーダ２１へ送る。
けて、プログラムコントロールを行い その出力をロウ
デコーダ２Ｚ及びコラムデコーダ２１へ送る。
（Ｒ／Ｗ）アンプ２４はセルアレイ２１のコラム線に接
続され、ハス２６との間でデータの授受を行う。
続され、ハス２６との間でデータの授受を行う。
以上説明したように本発明によれば、セルサイズを大き
くしないで、セルキャパシタの絶縁膜上以外の領域でビ
ットコンタクト窓を開口できる構造が得られ、開口時の
ドライエツチングによるセルキャパシタの絶縁膜の耐圧
劣化を抑制することができる。
くしないで、セルキャパシタの絶縁膜上以外の領域でビ
ットコンタクト窓を開口できる構造が得られ、開口時の
ドライエツチングによるセルキャパシタの絶縁膜の耐圧
劣化を抑制することができる。
第１図（１）、 （２）は本発明の一実施例によるＢＩ
ＣＰＲＯ１４Ｒルの平面図と断面図第２図は実施例のセ
ルを用いたＢＩＣＰＲＯＭの全体の構成の一例を示すブ
ロック図 第３図（１）〜（３）はＢＩＣＰＲＯＭのセルアレイの
ブロック図とセルの等価回路図。 第４図（１）、 （２）は従来例によるＢＩＣＰＲＯＭ
セルの平面図と断面図である。 図において。 １１は半導体基板でＳｉ基板。 １２はセルのソース、ドレイン領域 １３は素子分離絶縁膜でＳｉｎ、膜 １４はセルＦＥＴのゲート絶縁膜でＳｉＯ□膜。 １５はセルキャパシタの絶縁膜でＳｉＯ□膜。 １６はセルＦＥＴのゲート（ワード線）でポリＳｉ膜 １７Ａはキャパシタ絶縁膜覆いビット線に接続する導電
膜でポリＳｉ膜。 １８＾は配線金属膜（ビット線）との層間絶縁膜でＰＳ
Ｇ膜 １９Ａはビットコンタクト窓 ２０は基板上の素子領域
ＣＰＲＯ１４Ｒルの平面図と断面図第２図は実施例のセ
ルを用いたＢＩＣＰＲＯＭの全体の構成の一例を示すブ
ロック図 第３図（１）〜（３）はＢＩＣＰＲＯＭのセルアレイの
ブロック図とセルの等価回路図。 第４図（１）、 （２）は従来例によるＢＩＣＰＲＯＭ
セルの平面図と断面図である。 図において。 １１は半導体基板でＳｉ基板。 １２はセルのソース、ドレイン領域 １３は素子分離絶縁膜でＳｉｎ、膜 １４はセルＦＥＴのゲート絶縁膜でＳｉＯ□膜。 １５はセルキャパシタの絶縁膜でＳｉＯ□膜。 １６はセルＦＥＴのゲート（ワード線）でポリＳｉ膜 １７Ａはキャパシタ絶縁膜覆いビット線に接続する導電
膜でポリＳｉ膜。 １８＾は配線金属膜（ビット線）との層間絶縁膜でＰＳ
Ｇ膜 １９Ａはビットコンタクト窓 ２０は基板上の素子領域
Claims (1)
- 【特許請求の範囲】 電界効果型トランジスタ（ＦＥＴ）のドレインとキャパ
シタを直列に接続して構成されるメモリセルを有し、該
ＦＥＴのソースは定電位線に接続され、該ＦＥＴのゲー
トはワード線となり、該キャパシタの片側電極がビット
線に接続され、該キャパシタの絶縁膜を破壊することに
より書込が行われる書込可能な読出専用半導体記憶装置
（ＰＲＯＭ）のセルアレイにおいて、 該キャパシタの片側電極は該キャパシタと平面的に重複
しない領域でビット線に接続されていることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095816A JPH02273398A (ja) | 1989-04-14 | 1989-04-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095816A JPH02273398A (ja) | 1989-04-14 | 1989-04-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273398A true JPH02273398A (ja) | 1990-11-07 |
Family
ID=14147947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095816A Pending JPH02273398A (ja) | 1989-04-14 | 1989-04-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288358A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法 |
-
1989
- 1989-04-14 JP JP1095816A patent/JPH02273398A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288358A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | Ｏｔｐメモリセル、ｏｔｐメモリ及びｏｔｐメモリセルの製造方法 |
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