CN102709290A - 存储器及其形成方法 - Google Patents
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Abstract
一种存储器及其形成方法，其中所述存储器包括：半导体衬底，位于半导体衬底内的第一阱区以及与所述第一阱区隔离的第二阱区；位于第一阱区表面的第一栅介质层；位于第一栅介质层表面的第一栅极；位于第一栅介质层和第一栅极两侧的第一源/漏区；位于第二阱区表面的第二栅介质层；位于第二栅介质层表面的第二栅极；位于第二栅介质层和第二栅极两侧的第二源/漏区；位于第一栅极与第二栅极之间的栅极连接层使第一栅极与第二栅极电性连接，且栅极连接层通过第一绝缘层与半导体衬底表面电性隔离；位于第一栅极表面的层间介质层；位于层间介质层表面的金属层；位于第一阱区表面的第一导电插塞使金属层与第一阱区电性连接。所述存储器的性能提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。
背景技术
电学多次可擦写可编程存储器（multiple time program，MTP）是一种较为常见的非易失性存储器，且由于所述电学多次可擦写可编程存储器制造工艺简单，成本低廉，得到了广泛的应用，例如设置于嵌入式系统，PC及外设、电信交换机、蜂窝电话、网络互联等设备中，用于存储语音、图像或数据等信息。
请参考图1至图4，其中图1为现有的多次可擦写可编程存储器俯视结构示意图，图2为图1在AA’方向上的剖面结构图，图3为图1在BB’方向上的剖面结构图，图4为图1在CC’方向上的剖面结构图，所述多次可擦写可编程存储器包括：
半导体衬底100；位于所述半导体衬底内的第一P型阱区101，以及与第一P型阱区101相隔离的第二P型阱区102；位于所述第一P型阱区101表面的第一栅介质层103；位于所述第一栅介质层103表面的第一栅极104；位于所述第一栅介质层103（如图2）和第一栅极104两侧的第一源/漏区105，且所述第一源/漏区105为N型；位于所述第二P型阱区102表面的第二栅介质层106（如图3）；位于所述第二栅介质层106表面的第二栅极107；位于所述第二栅介质层106和第二栅极107两侧的第二源/漏区108，且所述第二源/漏区108为N型；位于所述第一栅极104与第二栅极107之间的栅极连接层109，所述栅极连接层109使第一栅极104与第二栅极107电性连接，且所述栅极连接层109通过第一绝缘层110（如图4）与半导体衬底100表面电性隔离。
覆盖所述半导体衬底100、第一栅极104、第二栅极107和栅极连接层109表面的第二绝缘层（未示出）；且所述第二绝缘层、第一栅介质层103、第二栅介质层106和第一绝缘层110将所述第一栅极104、第二栅极107和栅极连接层109包围，使所述第一栅极104、第二栅极107和栅极连接层109形成浮置栅。
需要说明的是，所述第一栅极104、第一栅介质层103和第一源/漏区105构成第一晶体管，所述第一晶体管用于作为存储器工作时电子隧穿的隧道；所述第二栅极107、第二栅介质层106和第二源/漏区108构成第二晶体管，所述第二晶体管用于对所述存储器进行编程或擦除操作。
需要说明的是，所述第一栅极104与第一栅介质层103的接触面积大于第二栅极107与第二栅介质层106的接触面积，则第二栅极107与第一栅极104之间的电压耦合系数较小，存储器的性能良好。
然而，现有的多次可擦写可编程存储器的电压耦合系数仍旧偏高，需要对所述存储器施加较高的工作电压，因此多次可擦写可编程存储器的耗能较大、性能偏低。
更多的多次可擦写可编程存储器请参考专利号为US 7489005B2的美国专利文献。
发明内容
本发明解决的问题是提供一种存储器及其形成方法，提高了多次可擦写可编程存储器的电压耦合系数，从而提高存储器的性能。
为解决上述问题，本发明提供一种存储器，包括：
半导体衬底，位于所述半导体衬底内的第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；位于所述第一阱区表面的第一栅介质层；位于所述第一栅介质层表面的第一栅极；位于所述第一栅介质层和第一栅极两侧的第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；位于所述第二阱区表面的第二栅介质层；位于所述第二栅介质层表面的第二栅极；位于所述第二栅介质层和第二栅极两侧的第二阱区内的第二源/漏区，且所述第二源/漏区为第二导电类型；位于所述第一栅极与第二栅极之间的栅极连接层，所述栅极连接层使第一栅极与第二栅极电性连接，且所述栅极连接层通过第一绝缘层与半导体衬底表面电性隔离；位于所述第一栅极表面的层间介质层；位于所述层间介质层表面的金属层；位于所述第一阱区表面的第一导电插塞使所述金属层与第一阱区电性连接。
可选的，所述层间介质层的材料为氮化硅或高K材料。
可选的，所述层间介质层的电学厚度为300~500埃。
可选的，所述金属层的材料为铜、钨或铝。
可选的，所述金属层的厚度为1000~4000埃。
可选的，所述第一栅极、第二栅极和栅极连接层的材料为多晶硅。
可选的，位于所述第一栅极、第二栅极和栅极连接层内的自对准硅化物层，且所述自对准硅化物层的表面与第一栅极、第二栅极和栅极连接层的表面齐平。
可选的，所述自对准硅化物层的材料为钴化硅。
可选的，所述第一栅极与第一栅介质层的接触面积大于第二栅极与第二栅介质层的接触面积。
可选的，所述第一栅介质层、第二栅介质层的材料和第一绝缘层的材料为氧化硅。
可选的，覆盖所述第一栅介质层、第一栅极、第二栅介质层、第二栅极、栅极连接层、层间介质层、金属层、第一导电插塞以及半导体衬底表面的第二绝缘层。
可选的，所述第二绝缘层的材料为氧化硅。
可选的，位于所述半导体衬底内的浮置阱区，第一阱区和第二阱区位于所述浮置阱区内，且所述浮置阱区为第二导电类型。
本发明还提供一种存储器的形成方法，包括：
提供半导体衬底，在所述半导体衬底内形成第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；
在所述第一阱区表面形成第一栅介质层；
在所述第二阱区表面形成第二栅介质层；
在所述第一栅介质层和第二栅介质层之间的半导体衬底表面形成第一绝缘层；
在所述第一栅介质层表面形成第一栅极；
在所述第二栅介质层表面形成第二栅极；
在所述第一绝缘层表面形成栅极连接层，使所述第一栅极与第二栅极电性连接，且所述第一绝缘层使所述栅极连接层与半导体衬底电性隔离；
在所述第一栅介质层和第一栅极两侧形成第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；
在所述第二栅介质层和第二栅极两侧的第二阱区内形成第二源/漏区，且所述第二源/漏区为第二导电类型；
在所述第一栅极表面形成层间介质层；
在所述层间介质层表面形成金属层；
在所述第一栅介质层、第一栅极、第二栅介质层、第二栅极、栅极连接层、层间介质层、金属层以及半导体衬底表面形成第二绝缘层；
在所述第二绝缘层内形成第一导电插塞，使所述金属层通过第一导电插塞与第一阱区电性连接。
可选的，所述层间介质层的材料为氮化硅或高K材料。
可选的，所述层间介质层的电学厚度为300~500埃。
可选的，所述金属层的材料为铜、钨或铝。
可选的，所述金属层的厚度为1000~4000埃。
可选的，所述第一栅极、第二栅极和栅极连接层的材料为多晶硅。
可选的，在形成层间介质层之前，在所述第一栅极、第二栅极和栅极连接层内形成自对准硅化物层，且所述自对准硅化物层的表面与第一栅极、第二栅极和栅极连接层的表面齐平。
可选的，所述自对准硅化物层的材料为钴化硅。
可选的，所述第一栅极与第一栅介质层的接触面积大于第二栅极与第二栅介质层的接触面积。
可选的，所述第一栅介质层、第二栅介质层、第一绝缘层和第二绝缘层的材料为氧化硅。
可选的，在所述半导体衬底内形成浮置阱区，在所述浮置阱区内形成第一阱区和第二阱区，且所述浮置阱区为第二导电类型。
与现有技术相比，本发明具有以下优点：
本发明实施例提供的存储器，通过引入位于第一栅极表面的层间介质层，以及位于所述层间介质层表面的金属层，且所述金属层与第一阱区电性连接，增加了第一源/漏区与第一栅极之间的总电容值，进而减小了第二栅极与第一栅极之间的电压耦合系数，提高了电子隧穿第二栅介质层的几率，提高了存储器的性能；其中，所述第一栅极与第二栅极之间的电压耦合系数为：第二源/漏区与第二栅极之间的电容值，和第一栅极与第一源/漏区之间的电容值之间的比值；所述电压耦合系数减小是由于：层间介质层与金属层之间形成附加电容，而所述第一栅极与第一栅介质层之间形成第一电容，且所述附加电容与第一电容并联，导致第一源/漏区与第一栅极之间的总电容值变大，于是电压耦合系数减小；由于电压耦合系数减小，而存储器工作电压不变，于是第二源/漏区与第二栅极之间的电势差变大，进而第二栅极与第二栅介质层之间的电势差增加，则电子遂穿第二栅介质层的几率提高，第一栅极、第二栅极和栅极连接层内的存储电荷的数量增加，存储器的性能提高。
本发明实施例提供的存储器的形成方法，在第一栅极表面形成层间介质层，在所述层间介质层表面形成金属层，且所述金属层与第一阱区电性连接，所形成的存储器的第二栅极与第一栅极之间的电压耦合系数减小，电子隧穿第二栅介质层的几率提高，存储器的性能提高；由于所述电压耦合系数减小，因此第二源/漏区与栅极连接层之间的电势差变大，因此第二栅极与第二栅介质层之间的电子遂穿第二栅介质层的几率提高，第一栅极、第二栅极和栅极连接层内的存储电荷的数量增加，所形成的存储器性能提高。
附图说明
图1是现有的多次可擦写可编程存储器的俯视结构示意图；
图2为图1在CC’方向上的剖面结构示意图；
图3为图1在BB’方向上的剖面结构示意图；
图4为图1在AA’方向上的剖面结构示意图；
图5为现有的多次可擦写可编程存储器工作时的等效电路图；
图6为本发明第一实施例的存储器的俯视结构示意图；
图7为图6在CC’方向上的剖面结构示意图；
图8为图6在BB’方向上的剖面结构示意图；
图9为图6在AA’方向上的剖面结构示意图；
图10为本发明第一实施例的存储器工作时的等效电路图；
图11为本发明第二实施例的存储器的形成方法的流程示意图；
图12至图15为本发明第二实施例的存储器的形成方法的结构示意图。
具体实施方式
如背景技术所述，请参考图1，现有的多次可擦写可编程存储器工作时，使第二源/漏区108接地，在第一源/漏区105加载偏压；且当第一源/漏区105加载负偏压时，所述存储器执行编程操作；当第一源/漏区105加载正偏压时，所述存储器执行擦除操作。
具体的，当所述存储器执行编程或擦除操作时，所述第二源/漏区108接地，第一源/漏区105加载偏压Vp，且执行编程操作时所述偏压Vp小于0，而执行擦除操作时所述偏压Vp大于0；于是所述存储器工作时，在栅极连接层109上会产生电位Vg。
本发明的发明人经过研究发现，当栅极连接层109上的电位Vg越高，则电子在第二栅极107与第二栅介质层106之间的电子遂穿几率越高，从而第一栅极104、第二栅极107和栅极连接层109内的存储电荷的数量增加，存储器的性能越好；然而所述存储器执行编程或擦除操作时，在第一源/漏区105施加的偏压Vp是恒定的，因此为了提高栅极连接层109上的电位Vg，需要减小第一栅极104与第二栅极107之间的电压耦合系数；其中，所述电压耦合系数为第二源/漏区108与第二栅极107之间电容，比第一栅极104与第一源/漏区105之间电容的值。
具体的，请参考图1至图5，图5是图1所示的存储器工作时的等效电路，其中C1为第一栅极104与第一源/漏区105之间的第一电容，C2为第二源/漏区108与第二栅极107之间的第二电容；由于第一栅极104和第二栅极107通过栅极连接层109连通，因此第一电容C1和第二电容C2串联，从而第一栅极104和第二栅极107内的电荷量相等，以公式表示为：电荷量Q=（Vp-Vg）C1=VgC2；经过公式转换可知Vg=VpC1/（C1+C2）=Vp/（1+C2/C1），其中C2/C1即为存储器的第一栅极104与第二栅极107之间的电压耦合系数。
由于所述存储器执行编程或擦除操作时，在第一源/漏区105施加的偏压Vp是恒定的，那么由Vg=Vp/（1+C2/C1）可知，为了提高栅极连接层109上的电位Vg，需要使电压耦合系数C2/C1减小。
本发明的发明人提供了一种存储器，能够减小存储器第一栅极与第二栅极之间的电压耦合系数，从而提高存储器第二栅极与第二栅介质层之间的电子遂穿几率，提高存储器的性能，包括：
半导体衬底，位于所述半导体衬底内的第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；位于所述第一阱区表面的第一栅介质层；位于所述第一栅介质层表面的第一栅极；位于所述第一栅介质层和第一栅极两侧的第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；位于所述第二阱区表面的第二栅介质层；位于所述第二栅介质层表面的第二栅极；位于所述第二栅介质层和第二栅极两侧的第二阱区内的第二源/漏区，且所述第二源/漏区为第二导电类型；位于所述第一栅极与第二栅极之间的栅极连接层，所述栅极连接层使第一栅极与第二栅极电性连接，且所述栅极连接层通过第一绝缘层与半导体衬底表面电性隔离；位于所述第一栅极表面的层间介质层；位于所述层间介质层表面的金属层；位于所述第一阱区表面的第一导电插塞使所述金属层与第一阱区电性连接。
本发明实施例提供的存储器，通过引入位于第一栅极表面的层间介质层，以及位于所述层间介质层表面的金属层，且所述金属层与第一阱区电性连接，增加了第一源/漏区与第一栅极之间的总电容值，进而减小了第二栅极与第一栅极之间的电压耦合系数，提高了电子隧穿第二栅介质层的几率，提高了存储器的性能；其中，所述第一栅极与第二栅极之间的电压耦合系数为：第二源/漏区与第二栅极之间的电容值，和第一栅极与第一源/漏区之间的电容值之间的比值；所述电压耦合系数减小是由于：层间介质层与金属层之间形成附加电容，而所述第一栅极与第一栅介质层之间形成第一电容，且所述附加电容与第一电容并联，导致第一源/漏区与第一栅极之间的总电容值变大，于是电压耦合系数减小；由于电压耦合系数减小，而存储器工作电压不变，于是第二源/漏区与第二栅极之间的电势差变大，进而第二栅极与第二栅介质层之间的电势差增加，则电子遂穿第二栅介质层的几率提高，第一栅极、第二栅极和栅极连接层内的存储电荷的数量增加，存储器的性能提高。
以下将结合具体实施例对本发明实施例的存储器进行说明，图6为本发明第一实施例的存储器的俯视结构示意图，图7为图6在CC’方向上的剖面结构示意图，图8为图6在BB’方向上的剖面结构示意图，图9为图6在AA’方向上的剖面结构示意图，本发明实施例所述存储器包括：
请参考图6，半导体衬底200，位于所述半导体衬底200内的第一阱区201以及与所述第一阱区201隔离的第二阱区202，且所述第一阱区201和第二阱区202均为第一导电类型；位于所述第一阱区201表面的第一栅介质层（未示出）；位于所述第一栅介质层表面的第一栅极204；位于所述第一栅介质层和第一栅极204两侧的第一阱区201内的第一源/漏区205，且所述第一源/漏区为第二导电类型；位于所述第二阱区202表面的第二栅介质层（未示出）；位于所述第二栅介质层表面的第二栅极207；位于所述第二栅介质层和第二栅极207两侧的第二阱区内202的第二源/漏区208，且所述第二源/漏区208为第二导电类型；所述位于所述第一栅极204与第二栅极207之间的通过栅极连接层209，所述栅极连接层209使第一栅极204与第二栅极207相互电性连接，且所述栅极连接层209通过第一绝缘层（未示出）与半导体衬底200表面电性隔离；位于所述第一栅极表面的层间介质层（未示出）；位于所述层间介质层表面的金属层212；位于所述第一阱区201表面的第一导电插塞213使且所述金属层212通过第一导电插塞213与第一阱区201电性连接。
所述半导体衬底200用于为后续工艺提供工作平台，所述的半导体衬底200为硅衬底；需要说明的是，所述半导体衬底200内具有的浮置阱区，所述第一阱区201和第二阱区202位于所述浮置阱区内，且所述浮置阱区为第二导电类型。
在本实施例中，所述半导体衬底200经过N阱掺杂，形成N型浮置阱区（未示出）；所述第一阱区201和第二阱区202位于所述N型浮置阱区内，且所述第一阱区201和第二阱区202的导电类型为P型。
当所述第一阱区201和第二阱区202的导电类型为P型时，后续工艺在所述第一阱区201和第二阱区202表面形成的是NMOS晶体管，而NMOS晶体管的载流子为电子，电子的迁移率较空穴高，因此存储器的性能更为优良。
所述第一栅介质层、第一栅极204、第二栅介质层、第二栅极207、栅极连接层209、层间介质层、金属层212、第一导电插塞213周围以及半导体衬底200表面由第二绝缘层覆盖（未示出）；则所述第一栅极204、第二栅极207和栅极连接层209通过第一栅介质层、第二栅介质层和第一绝缘层与半导体衬底200表面电性隔离，且所述第一栅极204、第二栅极207和栅极连接层209表面覆盖有第二绝缘层和层间介质层，因此所述第一栅极204、第二栅极207和栅极连接层209呈无导线外引的悬浮状态；所述第一栅极204、第二栅极207和栅极连接层209共同构成浮置栅。
在本实施例中，所述第一阱区201通过第二导电插塞（未示出）与第一接触点214连接，且所述第一接触点214位于第二绝缘层表面；所述第二阱区202通过第三导电插塞（未示出）与第二接触点215连接，且所述第二接触点215位于第二绝缘层表面；所述第一接触点214用于在存储器工作时对第一源/漏区205和第一阱区201施加偏压；所述第二接触点215用于在存储器工作时对第二源/漏区208和第二阱区202施加偏压。
请参考图6和图7，图7为图6在AA’方向上的剖面结构示意图，位于所述第一阱区201表面的第一栅介质层203，位于所述第一栅介质层203表面的第一栅极204，位于所述第一栅介质层203和第一栅极204两侧的第一源/漏区205，且所述第一源/漏区205为第二导电类型；位于所述第一栅极204表面的层间介质层211，位于所述层间介质层211表面的金属层212。
所述第一栅介质层203的材料为氧化硅，所述第一栅极204的材料为多晶硅，且所述第一栅介质层203与第一栅极204之间形成第一电容。
在本实施例中，所述第一源/漏区205的导电类型为N型，从而与第一栅介质层203和第一栅极204形成NMOS晶体管，而NMOS晶体管的载流子为电子，电子的迁移率较空穴高，因此存储器的性能更为优良。
所述层间介质层211与金属层212之间形成附加电容；所述层间介质层211的电学厚度为300~500埃，所述层间介质层211的材料为氮化硅或高K材料，较佳的为氮化硅；由于所述氮化硅具有较高电容系数，从而所形成的附加电容更大；此外所述层间介质层211较厚，因此电子难以遂穿所述层间介质层211，因而存储器的性能优良。
所述金属层212的厚度为1000~4000埃，所述金属层212的材料包括铜、钨或铝，且所述层间介质层211和金属层212形成附加电容。当金属层212与第一阱区201电性连接后，所述附加电容与第一电容并联，导致第一源/漏区201与栅极连接层209之间的电容值提高，从而第二源/漏区108和栅极连接层209之间的电容值，与栅极连接层209和第一源/漏区105之间的电容值的比值减小，因此存储器的电压耦合系数减小；由于所述电压耦合系数减小，使第二栅极207与第二栅介质层之间的电子遂穿几率提高，从而增加了第一栅极204、第二栅极207和栅极连接层209内的存储电荷的数量，使存储器的性能改善。
请参考图6和图8，图8为图6在BB’方向上的剖面结构示意图，位于所述第二阱区202表面的第二栅介质层206，位于所述第二栅介质层206表面的第二栅极207，位于所述第二栅介质层206和第二栅极207两侧的第二源/漏区208，且所述第二源/漏区208为第二导电类型。
所述第二栅介质层206的材料为氧化硅，所述第二栅极207的材料为多晶硅，且所述第二栅介质层206与第二栅极207之间形成第二电容。
需要说明的是，在本实施例中，所述第一栅极204与第一栅介质层203的接触面积大于第二栅极207与第二栅介质层206的接触面积，则第二电容小于第一电容；由于所述第二电容小于第一电容，则第二栅极与第一栅极之间的电压耦合系数较小，导致第二源/漏区202与栅极连接层209之间的电势差较大，在第二栅极207与第二栅介质层之间的电子遂穿几率提高，从而增加第一栅极、第二栅极和栅极连接层内的存储电荷的数量，存储器的性能较好。
在本实施例中，所述第二源/漏区208的导电类型为N型，从而与第二栅介质层206和第二栅极207形成NMOS晶体管，而NMOS晶体管的载流子为电子，电子的迁移率较空穴高，因此存储器的性能更为优良。
请参考图6和图9，图9为图6在CC’方向上的剖面结构示意图，所述第一栅极204与第二栅极207通过栅极连接层209电性连接，且所述栅极连接层209通过第一绝缘层210与半导体衬底200表面电性隔离；所述金属层212通过第一导电插塞213与第一阱区201电性连接。
所述栅极连接层209的材料为多晶硅，第一绝缘层210的材料为氧化硅，所述第一导电插塞213和金属层212的材料为铜、钨或铝，且所述金属层212通过第一导电插塞213与第一阱区201电性连接。
需要说明的是，所述第一栅介质层203、第一栅极204、第二栅介质层206、第二栅极207、栅极连接层209、层间介质层211、金属层212、第一导电插塞213周围以及半导体衬底200表面由第二绝缘层覆盖（未示出）；则第一栅极204、第二栅极207和栅极连接层209通过第一栅介质层203、第二栅介质层206和第一绝缘层210与半导体衬底200表面电性隔离，且所述第一栅极204、第二栅极207和栅极连接层209覆盖有第二绝缘层和层间介质层211，因此所述第一栅极204、第二栅极207和栅极连接层209呈无导线外引的悬浮状态；所述第一栅极204、第二栅极207和栅极连接层209共同构成浮置栅。
在本实施例中，所述第一栅极204、第二栅极207和栅极连接层209内形成有自对准硅化物层220，且所述自对准硅化物层220的表面与第一栅极、第二栅极和栅极连接层的表面齐平；所述自对准硅化物层220的材料为钴化硅；所述自对准硅化物层220能够使第一栅极204、第二栅极207和栅极连接层209的电阻变小；从而当存储器工作时，所述第一栅极204、第二栅极207和栅极连接层209内的电势差极小并可以忽略不计，从而不影响存储器的性能；而第二源/漏区202与栅极连接层209之间的电势差较大，在第二栅极207与第二栅介质层之间的电子遂穿几率提高，从而增加了第一栅极、第二栅极和栅极连接层内的存储电荷的数量，存储器的性能提高。
在本实施例中，所述第一阱区201通过第二导电插塞（未示出）与第一接触点214连接，且所述第一接触点214位于第二绝缘层表面；所述第二阱区202通过第三导电插塞（未示出）与第二接触点215连接，且所述第二接触点215位于第二绝缘层表面。
当存储器工作时，对第一接触点214施加偏压，对第二接触点215接地，则所述金属层212与第一源/漏区201电位相等，因此所述第一电容与附加电容并联，导致第一源/漏区201与栅极连接层209之间的电容值提高，因此存储器的电压耦合系数减小；由于所述电压耦合系数减小，因此第二源/漏区202与栅极连接层209之间的电势差变大，电子遂穿第二栅介质层206的几率提高，从而增加了第一栅极、第二栅极207和栅极连接层209内的存储电荷的数量，使存储器的性能改善。
请参考图图6至图10，图10为本实施例所述存储器工作时的等效电路图。
当存储器工作时，使第二接触点215接地，在第一接触点214加载偏压，因此第二源/漏区208接地，而第一源/漏区205加载偏压；而且当第一源/漏区205加载负偏压时，所述存储器执行编程操作；当第一源/漏区205加载正偏压时，所述存储器执行写入操作。
所述第一栅极204与第一栅介质层203之间形成第一电容C1，第二栅极206与第二栅介质层207之间形成第二电容C2，而层间介质层211与金属层212之间的附加电容Cmetal；当第二源/漏区208接地，第一源/漏区205加载偏压Vp时，所述附加电容Cmetal与第一电容C1并联，而第一电容C1与第二电容C2串联；此外，当第二源/漏区208接地，第一源/漏区205加载偏压Vp时，栅极连接层209上具有电位Vg；由于串联电路中各电容内的电荷量相等，则金属层和第一栅极204内的总电荷量与第二栅极内的电荷量相等，以公式表示即为：（Vp-Vg）（C1+Cmetal）=VgC2；经过公式转换可知Vg=Vp/[1+C2/(C1+Cmetal)]，其中C2/(C1+Cmetal)为存储器的第一栅极204与第二栅极207之间的电压耦合系数；由于本实施例的电压耦合系数C2/(C1+Cmetal)小于现有技术中存储器的电压耦合系数C2/C1，则栅极连接层209的电位为Vg较现有技术有所提高，即第二源/漏区208与栅极连接层209之间的电势差变大，使第二栅极207与第二栅介质层206之间的电子遂穿几率提高，增加了第一栅极、第二栅极和栅极连接层内的存储电荷的数量，从而存储器的性能提高。
本实施例的存储器通过引入位于第一栅极204表面的层间介质层211，以及位于所述层间介质层211表面的金属层212，且所述金属层212与第一源区208a电性连接，减小了第二栅极207与第一栅极204之间的电压耦合系数，提高了存储器的载流子迁移率；而电压耦合系数的减小使第二源/漏区208与栅极连接层209之间的电势差变大，导致第二栅极207与第二栅介质层206之间的电子遂穿几率提高，增加第一栅极、第二栅极和栅极连接层内的存储电荷的数量，存储器的性能提高。
本发明的发明人还提供一种存储器的形成方法，请参考图11，为本发明实施例存储器的形成方法的流程示意图，包括：
步骤S101，提供半导体衬底，在所述半导体衬底内形成第一阱区和第二阱区，且所述第一阱区和第二阱区均为第一导电类型；
步骤S102，在所述第一阱区表面形成第一栅介质层，在所述第二阱区表面形成第二栅介质层，在所述第一栅介质层和第二栅介质层之间的半导体衬底表面形成第一绝缘层；
步骤S103，在所述第一栅介质层表面形成第一栅极，在所述第二栅介质层表面形成第二栅极，在所述第一绝缘层表面形成栅极连接层，使所述第一栅极与第二栅极电性连接，所述第一绝缘层使所述栅极连接层与半导体衬底电性隔离；
步骤S104，在所述第一栅介质层和第一栅极两侧形成第一阱区内的第一源/漏区，在所述第二栅介质层和第二栅极两侧的第二阱区内形成第二源/漏区，且所述第一源/漏区与第二源/漏区为第二导电类型；
步骤S105，在所述第一栅极表面形成层间介质层，在所述层间介质层表面形成金属层；
步骤S106，在所述第一栅介质层、第一栅极、第二栅介质层、第二栅极、栅极连接层、层间介质层、金属层以及半导体衬底表面形成第二绝缘层；
步骤S107，在所述第二绝缘层内形成第一导电插塞，使所述金属层通过第一导电插塞与第一阱区电性连接。
本发明实施例提供的存储器的形成方法，在第一栅极表面形成层间介质层，在所述层间介质层表面形成金属层，且所述金属层与第一阱区电性连接，所形成的存储器的第二栅极与第一栅极之间的电压耦合系数减小，电子隧穿第二栅介质层的几率提高，存储器的性能提高；由于所述电压耦合系数减小，第二源/漏区与栅极连接层之间的电势差变大，因此第二栅极与第二栅介质层之间的电子遂穿第二栅介质层的几率提高，存储器的载流子的迁移率提高，所形成的存储器性能提高。
以下将结合具体实施例对本实施例存储器的形成方法进行说明，图12至15为本实施例存储器的形成方法的结构示意图，其中图12为本实施例存储器的俯视结构图。
请参考图12和图13，图13为图11在CC’方向上的剖面结构示意图，提供半导体衬底300，在所述半导体衬底300内形成第一阱区301和第二阱区302，且所述第一阱区301和第二阱区302均为第一导电类型；在所述第一阱区301表面形成第一栅介质层303，在所述第二阱区302表面形成第二栅介质层306，在所述第一栅介质层303和第二栅介质层306之间的半导体衬底300表面形成第一绝缘层310；在所述第一栅介质层303表面形成第一栅极304，在所述第二栅介质层306表面形成第二栅极307，在所述第一绝缘层310表面形成栅极连接层309，使所述第一栅极304与第二栅极307电性连接，所述第一绝缘层310使所述栅极连接层309与半导体衬底300电性隔离；在所述第一栅介质层303和第一栅极304两侧形成第一阱区301内的第一源/漏区305，在所述第二栅介质306层和第二栅极307两侧的第二阱区302内形成第二源/漏区308，且所述第一源/漏区305和第二源/漏区308为第二导电类型。
所述半导体衬底300用于为后续工艺提供工作平台，所述的半导体衬底200为硅衬底。
需要说明的是，在本实施例中，所述对半导体衬底300进行N阱掺杂，形成N型浮置阱区（未示出）；在所述N型浮置阱区内进行P型掺杂，形成第一阱区301和第二阱区302。
所述第一栅极304、第二栅极307和栅极连接层309的材料为多晶硅；所述第一栅介质层303、第二栅介质层306和第一绝缘层310的材料为氧化硅；所述第一栅介质层303、第二栅介质层306和第一绝缘层310的形成工艺为本领域技术人员所熟知，在此不作赘述。
所述第一栅极304、第二栅极307和栅极连接层309通过低压化学气相沉积工艺（LPCVD）和刻蚀工艺同时形成，从而能够简化工艺。
在本实施例中，在形成第一栅极304、第二栅极307和栅极连接层309之后，在第一栅极304和第一栅介质层303两侧进行N型离子注入，形成第一源/漏区305，从而与第一栅介质层303和第一栅极304形成NMOS晶体管；在第二栅极307和第二栅介质层306两侧进行N型离子注入，形成第二源/漏区308，从而与第二栅介质层306和第二栅极307形成NMOS晶体管；而NMOS晶体管的载流子为电子，电子的迁移率较空穴高，因此存储器的性能更为优良。
在本实施例中，所述第一栅极304与第一栅介质层303的接触面积大于第二栅极307与第二栅介质层306的接触面积，则第一栅极304与第一栅介质层303之间的电容小于第二栅极307与第二栅介质层306之间的电容，使第二栅极与第一栅极之间的电压耦合系数较小，而第二源/漏区302与栅极连接层309之间的电势差较大，存储器的电子遂穿几率较大，存储器的性能较好。
需要说明的是，在所述第一栅极304、第二栅极307和栅极连接层309内形成自对准硅化物层320，且所述自对准硅化物层320的表面与第一栅极304、第二栅极307和栅极连接层309的表面齐平；所述自对准硅化物层320的材料为钴化硅；所述自对准硅化物层320能够使第一栅极304、第二栅极307和栅极连接层309的电阻变小；当存储器工作时，所述第一栅极304、第二栅极307和栅极连接层309内的电势差极小，而第二源/漏区302与栅极连接层309之间的电势差较大，存储器的性能提高。
所述自对准硅化物层320的形成工艺为：在所述第一栅极304、第二栅极307和栅极连接层309表面覆盖硅外延层，形成覆盖所述硅外延层的钴金属层；采用第一退火工艺在所述第一栅极304、第二栅极307和栅极连接层309表面和所述硅外延层内形成第一金属硅化物层；去除未反应的钴金属层；采用第二退火工艺对第一金属硅化物层进行退火，在所述第一栅极304、第二栅极307和栅极连接层309内形成自对准硅化物层320。
请参考图14，在所述第一栅极305表面形成层间介质层311，在所述层间介质层311表面形成金属层312。
所述层间介质层311电学厚度为300~500埃，的所述层间介质层311的材料为氮化硅或高K材料，较佳的为氮化硅；所述氮化硅具有较高电容系数，从而使所述金属层312与层间介质层311中间具有较高的附加电容；而且所述层间介质层311的厚度较厚，因此电子难以遂穿所述层间介质层311，因而不会影响存储器的性能；在本实施例中，所述层间介质层311的材料为氮化硅。
所述金属层312的厚度为1000~4000埃，所述金属层312的材料包括铜、钨或铝，且所述层间介质层211和金属层212形成附加电容。当后续工艺形成第一导电插塞使金属层312与第一阱区301电性连接后，所述附加电容与第一栅介质层303和第一栅极304之间形成的第一电容并联，导致第一源/漏区201与栅极连接层209之间的电容值提高，因此存储器的电压耦合系数减小，使存储器的性能改善。
在本实施例中，所述层间介质层311和金属层312的形成工艺为：在所述半导体衬底300、第一栅极304、第二栅极307和栅极连接层309表面通过沉积工艺形成氮化硅薄膜，在所述氮化硅薄膜表面形成金属薄膜；在所述金属薄膜表面形成光刻胶层，并通过曝光显影图形化所述光刻胶层，并以曝光后的光刻胶为掩膜刻蚀所述金属薄膜和氮化硅薄膜，形成层间介质层311和金属层312。
请参考图15，在所述第一栅介质层303、第一栅极304、第二栅介质层306、第二栅极307、栅极连接层309、层间介质层311、金属层312以及半导体衬底300表面形成第二绝缘层314；在所述绝缘层314内形成第一导电插塞313，使所述金属层312通过第一导电插塞313与第一阱区301电性连接。
所述第二绝缘层314的材料为氧化硅，所述第二绝缘层314的形成工艺为沉积工艺；形成第二绝缘层314后，所述第一栅极304、第二栅极307和栅极连接层309周围被第一绝缘层310和第二绝缘层314所覆盖，呈无导线外引的悬浮状态，因此第一栅极304、第二栅极307和栅极连接层309构成浮置栅。
形成第二绝缘层314后，刻蚀所述第二绝缘层314并在所述第二绝缘层314内形成第一导电插塞313的通孔直至暴露出第一阱区301；在所述通孔内通过沉积工艺填充满金属，使第一导电插塞313与金属层312电性连接，且所述金属为铜、钨或铝。
需要说明的是，在所述第二绝缘层314内形成第二导电插塞（未示出），使第一阱区301通过第二导电插塞与第一接触点连接，且所述第一接触点位于第二绝缘层314表面；在所述第二绝缘层314内形成第三导电插塞（未示出），使第二阱区302通过第三导电插塞与第二接触点连接，且所述第二接触点位于第二绝缘层314表面；所述第一接触点用于在存储器工作时对第一源/漏区305和第一阱区301施加偏压；所述第二接触点用于在存储器工作时对第二源/漏区308和第二阱区302施加偏压。
本实施例的存储器的形成方法，在第一栅极304表面形成层间介质层311，在所述层间介质层311表面形成金属层312，且所述金属层312与第一阱区301电性连接，所形成的存储器的第二栅极307与第一栅极304之间的电压耦合系数减小，存储器的载流子迁移率提高；所述电压耦合系数减小，因此第二源/漏区302与栅极连接层309之间的电势差变大，因此第二栅极307与第二栅介质层306之间电子遂穿第二栅介质层306的几率提高，第一栅极304、第二栅极307和栅极连接层309内的存储电荷的数量增加，所形成的存储器性能提高。
综上所述，本发明实施例提供的存储器，通过引入位于第一栅极表面的层间介质层，以及位于所述层间介质层表面的金属层，且所述金属层与第一阱区电性连接，增加了第一源/漏区与第一栅极之间的总电容值，进而减小了第二栅极与第一栅极之间的电压耦合系数，提高了电子隧穿第二栅介质层的几率，提高了存储器的性能；其中，所述第一栅极与第二栅极之间的电压耦合系数为：第二源/漏区与第二栅极之间的电容值，和第一栅极与第一源/漏区之间的电容值之间的比值；所述电压耦合系数减小是由于：层间介质层与金属层之间形成附加电容，而所述第一栅极与第一栅介质层之间形成第一电容，且所述附加电容与第一电容并联，导致第一源/漏区与第一栅极之间的总电容值变大，于是电压耦合系数减小；由于电压耦合系数减小，而存储器工作电压不变，于是第二源/漏区与第二栅极之间的电势差变大，进而第二栅极与第二栅介质层之间的电势差增加，则电子遂穿第二栅介质层的几率提高，第一栅极、第二栅极和栅极连接层内的存储电荷的数量增加，存储器的性能提高。
本发明实施例提供的存储器的形成方法，在第一栅极表面形成层间介质层，在所述层间介质层表面形成金属层，且所述金属层与第一阱区电性连接，所形成的存储器的第二栅极与第一栅极之间的电压耦合系数减小，电子隧穿第二栅介质层的几率提高，存储器的性能提高；由于所述电压耦合系数减小，因此第二源/漏区与栅极连接层之间的电势差变大，因此第二栅极与第二栅介质层之间的电子遂穿第二栅介质层的几率提高，第一栅极、第二栅极和栅极连接层内的存储电荷的数量增加，所形成的存储器性能提高。
虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (24)
1.一种存储器，其特征在于，包括：
半导体衬底，位于所述半导体衬底内的第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；位于所述第一阱区表面的第一栅介质层；位于所述第一栅介质层表面的第一栅极；位于所述第一栅介质层和第一栅极两侧的第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；位于所述第二阱区表面的第二栅介质层；位于所述第二栅介质层表面的第二栅极；位于所述第二栅介质层和第二栅极两侧的第二阱区内的第二源/漏区，且所述第二源/漏区为第二导电类型；位于所述第一栅极与第二栅极之间的栅极连接层，所述栅极连接层使第一栅极与第二栅极电性连接，且所述栅极连接层通过第一绝缘层与半导体衬底表面电性隔离；位于所述第一栅极表面的层间介质层；位于所述层间介质层表面的金属层；位于所述第一阱区表面的第一导电插塞使所述金属层与第一阱区电性连接。
2.如权利要求1所述存储器，其特征在于，所述层间介质层的材料为氮化硅或高K材料。
3.如权利要求1所述存储器，其特征在于，所述层间介质层的电学厚度为300~500埃。
4.如权利要求1所述存储器，其特征在于，所述金属层的材料为铜、钨或铝。
5.如权利要求1所述存储器，其特征在于，所述金属层的厚度为1000~4000埃。
6.如权利要求1所述存储器，其特征在于，所述第一栅极、第二栅极和栅极连接层的材料为多晶硅。
7.如权利要求1所述存储器，其特征在于，位于所述第一栅极、第二栅极和栅极连接层内的自对准硅化物层，且所述自对准硅化物层的表面与第一栅极、第二栅极和栅极连接层的表面齐平。
8.如权利要求7所述存储器，其特征在于，所述自对准硅化物层的材料为钴化硅。
9.如权利要求1所述存储器，其特征在于，所述第一栅极与第一栅介质层的接触面积大于第二栅极与第二栅介质层的接触面积。
10.如权利要求1所述存储器，其特征在于，所述第一栅介质层、第二栅介质层的材料和第一绝缘层的材料为氧化硅。
11.如权利要求1所述存储器，其特征在于，覆盖所述第一栅介质层、第一栅极、第二栅介质层、第二栅极、栅极连接层、层间介质层、金属层、第一导电插塞以及半导体衬底表面的第二绝缘层。
12.如权利要求11所述存储器，其特征在于，所述第二绝缘层的材料为氧化硅。
13.如权利要求1所述存储器，其特征在于，位于所述半导体衬底内的浮置阱区，第一阱区和第二阱区位于所述浮置阱区内，且所述浮置阱区为第二导电类型。
14.一种存储器的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底内形成第一阱区，以及与所述第一阱区隔离的第二阱区，且所述第一阱区和第二阱区均为第一导电类型；
在所述第一阱区表面形成第一栅介质层；
在所述第二阱区表面形成第二栅介质层；
在所述第一栅介质层和第二栅介质层之间的半导体衬底表面形成第一绝缘层；
在所述第一栅介质层表面形成第一栅极；
在所述第二栅介质层表面形成第二栅极；
在所述第一绝缘层表面形成栅极连接层，使所述第一栅极与第二栅极电性连接，且所述第一绝缘层使所述栅极连接层与半导体衬底电性隔离；
在所述第一栅介质层和第一栅极两侧形成第一阱区内的第一源/漏区，且所述第一源/漏区为第二导电类型；
在所述第二栅介质层和第二栅极两侧的第二阱区内形成第二源/漏区，且所述第二源/漏区为第二导电类型；
在所述第一栅极表面形成层间介质层；
在所述层间介质层表面形成金属层；
在所述第一栅介质层、第一栅极、第二栅介质层、第二栅极、栅极连接层、层间介质层、金属层以及半导体衬底表面形成第二绝缘层；
在所述第二绝缘层内形成第一导电插塞，使所述金属层通过第一导电插塞与第一阱区电性连接。
15.如权利要求14所述存储器的形成方法，其特征在于，所述层间介质层的材料为氮化硅或高K材料。
16.如权利要求14所述存储器的形成方法，其特征在于，所述层间介质层的电学厚度为300~500埃。
17.如权利要求14所述存储器的形成方法，其特征在于，所述金属层的材料为铜、钨或铝。
18.如权利要求14所述存储器的形成方法，其特征在于，所述金属层的厚度为1000~4000埃。
19.如权利要求14所述存储器的形成方法，其特征在于，所述第一栅极、第二栅极和栅极连接层的材料为多晶硅。
20.如权利要求14所述存储器的形成方法，其特征在于，在形成层间介质层之前，在所述第一栅极、第二栅极和栅极连接层内形成自对准硅化物层，且所述自对准硅化物层的表面与第一栅极、第二栅极和栅极连接层的表面齐平。
21.如权利要求20所述存储器的形成方法，其特征在于，所述自对准硅化物层的材料为钴化硅。
22.如权利要求14所述存储器的形成方法，其特征在于，所述第一栅极与第一栅介质层的接触面积大于第二栅极与第二栅介质层的接触面积。
23.如权利要求14所述存储器的形成方法，其特征在于，所述第一栅介质层、第二栅介质层、第一绝缘层和第二绝缘层的材料为氧化硅。
24.如权利要求14所述存储器的形成方法，其特征在于，在所述半导体衬底内形成浮置阱区，在所述浮置阱区内形成第一阱区和第二阱区，且所述浮置阱区为第二导电类型。
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