CN101471346A - 单层多晶型eeprom及其制造方法 - Google Patents

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CN101471346A CNA200810187357XA CN200810187357A CN101471346A CN 101471346 A CN101471346 A CN 101471346A CN A200810187357X A CNA200810187357X A CN A200810187357XA CN 200810187357 A CN200810187357 A CN 200810187357A CN 101471346 A CN101471346 A CN 101471346A
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Abstract

本发明实施例涉及一种单层多晶型EEPROM及其制造方法。根据本发明实施例，单层多晶型EEPROM可以包括多个单位单元。一个单位单元可以包括位于控制节点一侧的浮置栅极，该浮置栅极形成在具有有源区和器件隔离区的半导体衬底上和/或上方，并且该浮置栅极不与器件隔离区重叠而仅与有源区的顶部重叠。可以在有源区的顶部上和/或上方形成选择栅极。根据本发明实施例，控制节点侧的电容量与位线侧的电容量的比率可以增加，这可以提高耦合比。根据本发明实施例，可以不通过用杂质掺杂浮置栅极来使结电容量最大化，这样可以通过确保设计余量来允许芯片尺寸减小。

Description

单层多晶型EEPROM及其制造方法
本申请基于35U.S.C 119要求第10-2007-0138323号(于2007年12月27日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种诸如非易失性存储器(non volatile memory)的半导体器件，并且更具体地，涉及一种单层多晶型EEPROM(singlepoly type EEPROM)及其制造方法，其中单层多晶型EEPROM适用于可多次编程(MTP)(multi-time programmable)的用法(usage)等。
背景技术
非易失性存储器可以分为不同的种类。例如单层多晶EEPROM(single poly EEPROM)可以具有多晶硅层，该多晶硅层可以起到栅极的作用，并且可以形成于单层中。层叠栅极(stack gate)(ETOX)可以包括两个多晶硅层，这两个多晶硅层可以垂直层叠。双层多晶EEPROM(dual poly EEPROM)可以对应于单层多晶EEPROM与层叠栅极的中间体(intermediate)、分裂栅极(split gate)等。
层叠栅极可以具有最小的单元尺寸和相对复杂的电路。层叠栅极可以适合于高密度和高性能，但是可能不适合于低密度。EEPROM可以用于低密度。为了举例，在逻辑处理(logic process)期间可以通过增加大约两个掩膜工艺来制造单层多晶EEPROM。
在单层多晶型EEPROM中，施加到浮置栅极的电压与施加到选择栅极的电压之比可以称为耦合比(coupling ratio)。随着耦合比增加，编程效率可以提高。已经提出多种方法来提高耦合比。
例如，作为一种提高单层多晶EEPROM的耦合比的方法，可以用杂质来掺杂电容区。也就是，可以用N型杂质离子对浮置栅极的底部进行掺杂。然而，这种方法可能使EEPROM的制造过程变得复杂，并且单位单元的尺寸可能不是很小。这可能导致EEPROM的整个尺寸可能增加的问题。
发明内容
本发明实施例涉及一种诸如非易失性存储器的半导体器件。本发明实施例涉及一种单层多晶型EEPROM及其制造方法，其中该单层多晶型EEPROM可以适用于可多次编程(MTP)的用法等。
本发明实施例涉及一种单层多晶型EEPROM及其制造方法，其中相比于位线侧的电容量(capacitance)，该单层多晶型EEPROM可以提高浮置栅极侧的电容量，并且该单层多晶型EEPROM可以通过确保足够的耦合比来减小芯片尺寸。
根据本发明实施例，一种单层多晶型EEPROM可以具有多个单位单元(unit cell)，单位单元可以包括下述中的至少一个：在控制节点处的浮置栅极(floating gate)，该浮置栅极形成在被限定为有源区(activation region)和器件隔离区的半导体衬底上和/或上方，并且该浮置栅极不与器件隔离区重叠而仅与有源区的顶部重叠；选择栅极，形成于有源区的顶部上和/或上方。
根据本发明实施例，一种制造单层多晶型EEPROM的方法可以包括下述中的至少之一：在限定为有源区和器件隔离区的半导体衬底上和/或上方形成多晶硅层；通过光刻工艺和刻蚀工艺来图样化该多晶硅层以在控制节点的一侧形成浮置栅极，其中浮置栅极不与器件隔离区重叠而可以仅与有源区的顶部重叠。
附图说明
实例图1是单层多晶型EEPROM常用的单元阵列的电路图。
实例图2示出了根据本发明实施例的单层多晶型EEPROM的单位单元的版图。
实例图3是示出了根据本发明实施例的单层多晶型EEPROM的擦除操作的原理图(schematic drawing)。
实例图4是示出了根据本发明实施例的单层多晶型EEPROM的编程操作的原理图。
实例图5是示出了根据本发明实施例的使用热电子注入(hotelectron injection)法来编程的EEPROM的横截面图。
具体实施方式
实例图1是单层多晶型EEPROM常用的单元阵列的电路图。参照实例图1，单元阵列可以具有一种结构，在该结构中可以重复多个单位单元。字线可以垂直于位线。控制节点可以连接至控制电压Vcn。源极线(source line)可以连接至源极电压Vss。字线可以连接至选择电压(select voltage)Vsg。位线可以连接至漏极电压Vdd。
由于实例图1中所示的单元阵列可以具有一种形状，在该形状中单位单元可以重复，所以将参照附图来描述本发明实施例的器件的一个单位单元。
实例图2示出了根据本发明实施例的器件的单位单元的版图。参照实例图2，可以限定半导体衬底以使其具有有源区(activationregion)和器件隔离区。根据本发明实施例，可以在半导体衬底中形成阱5。可以通过器件隔离膜50来限定有源区20、30和40，其中器件隔离膜50可以通过普通很薄的浅沟槽隔离(STI)膜来实现。
有源区在字线WL方向上可以从实例图2中所示的有源区20、30和40处延伸。有源区20可以对应于源极线20，并且可以与有源区40形成为一个整体，其中有源区40可以对应于位线40。可以通过位线40的接触件(contact)42来连接漏极电压Vdd。根据本发明实施例，有源区30可以对应于控制节点30，并且可以具有连接至控制电压Vcn的接触件32。根据本发明实施例，在单位单元10中，可以在字线方向上形成源极线20，并且可以在位线方向上平行地形成控制节点30和位线40。
根据本发明实施例，字线60可以延伸，并且其在字线方向上可以很长以形成作为选择栅极60。在字线方向上，选择栅极60可以在器件隔离区50以及有源区30和40顶部上和/或上方延伸，并且可以可选地横跨器件隔离区50以及有源区30和40。
浮置栅极80和82可以形成在字线方向上，并且可以在位线方向上与选择栅极60平行。控制节点侧(control node side)30的浮置栅极82可以不与器件隔离区50重叠而可以与有源区30的顶部重叠。在相关技术中，控制节点侧30的浮置栅极可以与有源区30的顶部以及器件隔离区50的顶部两者重叠。换句话说，不同于实例图2中所示的本发明实施例，相关技术的浮置栅极可以在左侧字线方向上凸出更多，并且可以与器件隔离区50重叠。此外，相关技术的浮置栅极可以在下部位线方向上凸出更多，并且可以与器件隔离区50重叠。也就是，间隔B和f可以具有负(-)值。然而，根据本发明实施例，位于控制节点30一侧的浮置栅极82可以不与器件隔离区50重叠而可以与有源区30重叠。
基于单位单元10，如表1中所示，可以实现版图中的各个层之间的间隔，其中上述版图是依照本发明实施例的并在实例图2中示出。
表1
Figure A200810187357D00091
根据本发明实施例，分别地，X轴可以代表字线方向，而Y轴可以代表位线方向。根据本发明实施例，单位单元的区域可以大约为9.61μm2，而选择栅极60与非自对准金属硅化物(non-salicide)区70之间的间隔i或者源极线20与非自对准金属硅化物区70之间的间隔i可以大约为0.2μm。参照实例图1，间隔B可以大约为0.1μm到1.0μm，其中间隔B可以表示位于控制节点30一侧的浮置栅极82在字线方向上可以与器件隔离区50相隔的距离。根据本发明实施例，间隔B可以大约为0.32μm。根据本发明实施例，间隔f可以大约为0.1μm到1.0μm，其中间隔f可以表示位于控制节点30一侧的浮置栅极82在位线方向上与器件隔离区50相隔的距离。根据本发明实施例，间隔f可以大约为0.32μm。根据本发明实施例，距离B可以基本上和距离f相同，其中距离B是位于控制节点30一侧的浮置栅极在字线方向上与器件隔离区50相隔的距离，而距离f是位于控制节点30一侧的浮置栅极82在位线方向上与器件隔离区50相隔的距离。
根据本发明实施例，基于浮置栅极82，可以在位于控制节点一侧的区域100中形成结电容器(junction capacitor)C1，并且结电容器C1可以大于结电容器C2，其中结电容器C2可以形成在位线侧(bit line side)的区域110上。根据本发明实施例，为了使结电容器C1的电容量(capacitance)大于结电容器C2的电容量，可以将浮置栅极82形成具有指形(fingerform)。根据本发明实施例，具有指形的浮置栅极82的电容量可以增加。将电容器制造成指形的方法可以是已知的，从而在此将省略对其的描述。
将参照附图来描述本发明实施例的器件的编程操作和擦除操作。首先，将描述擦除操作。
实例图3是示出了根据本发明实施例的单层多晶型EEPROM的擦除操作的原理图。根据本发明实施例，浮置栅极200可以对应于实例图2中所示的浮置栅极82。根据本发明实施例，实例图2中所示的结电容器C1的电容量与实例图2中所示的结电容器C2的电容量的比率可以大约为0.2:0.8。根据本发明实施例，可以使用其它的比率。
在擦除操作期间，可以发射电子e，该电子e可以存储在浮置栅极200中。根据本发明实施例，单元晶体管的阈值电压可以降低到以前的阈值电压。根据本发明实施例，在选择单元晶体管中，可以将大约为7V的漏极电压Vdd施加给位线40，可以将大约为7V的控制电压Vcn施加给控制节点30，可以将大约为7V的选择电压Vsg施加给选择栅极60，以及可以将大约为0V的源极电压Vss施加给源极线20。根据本发明实施例，浮置栅极200的电压Vfloat可以变为大约1.4V。因此，在结之间可能出现大约-5.6V的电压差Vfloat-Vdd。根据本发明实施例，这可能导致隧穿现象(tunnelingphenomenon)，即电子e穿过隧道氧化膜202。这种现象可以称为Flower-Nordheim(FN)遂穿法。根据本发明实施例，电子e可以隔离在浮置栅极200中，并可以穿过隧道氧化膜202发射到源极或者沟道。
根据本发明实施例，单层多晶型EEPROM可以使用FN遂穿法来进行编程。根据本发明实施例，单层多晶型EEPROM可以使用热电子注入(HEI)(hot electron injection)法来进行编程。
将参照实例图4来描述根据FN遂穿法的编程操作。实例图4是示出了根据本发明实施例的器件的编程操作的原理图。根据本发明实施例，浮置栅极200可以对应于实例图2中所示的浮置栅极82。根据本发明实施例，实例图2中所示的结电容器C1的电容量与实例图2中所示的结电容器C2的电容量的比率可以是大约0.05到0.6:0.95到0.4。根据本发明实施例，实例图2中所示的结电容器C1的电容量与实例图2中所示的结电容器C2的电容量的比率可以大约为0.2:0.8。根据本发明实施例，可以存在其它的比率。
根据本发明实施例，在用于执行编程操作的FN遂穿法中，可以将相同的正电压施加给选择栅极60和控制节点30，而可以施加基准电压，例如接地电压，来作为漏极电压和源极电压。
根据本发明实施例，为了使用FN遂穿法来执行编程操作，可以通过施加单元晶体管所必需的电压来增加阈值电压。根据本发明实施例，在编程操作期间，可以将7V的选择电压Vsg施加给选择栅极60，可以将7V的控制电压Vcn施加给控制节点30，可以将0V的漏极电压Vdd施加给位线40，以及可以将0V的源极电压Vss施加给源极线20。根据本发明实施例，浮置栅极200的电压Vfloat可以变为大约5.6V。根据本发明实施例，在结之间可能出现大约为+5.6V的电压差Vfloat-Vdd，并且该电压差Vfloat-Vdd可以导致FN遂穿现象。根据本发明实施例，电子e可以穿过隧道氧化膜202流入到浮置栅极200内。
根据本发明实施例，将描述使用热电子注入法的编程操作。实例图5是根据本发明实施例的EEPROM的横截面图，该横截面图描述了使用热电子注入法的编程方法。参照实例图5，可以在半导体衬底中形成P型阱220，并且可以在P型阱220中形成高浓度N+杂质离子区230和250。根据本发明实施例，可以形成隧道氧化膜240，并且可以在隧道氧化膜240的顶部上和/或上方形成栅极200和210。根据本发明实施例，浮置栅极FG 200可以对应于实例图2中所示的浮置栅极82，而选择栅极SG 210可以对应于实例图2中所示的选择栅极60。
根据本发明实施例，在用于执行编程操作的热电子注入法中，漏极电压可以高于施加给控制节点的正电压。根据本发明实施例，可以将高于漏极电压的正电压施加给选择栅极210，而根据本发明实施例，可以施加基准电压，例如接地电压，来作为源极电压。
根据本发明实施例，在编程操作期间，可以将10V的选择电压Vsg施加给选择栅极210，可以将3V的控制电压Vcn施加给控制节点，可以将5.5V的漏极电压Vdd施加给漏极区230，以及可以将0V的源极电压Vss施加给源极区250。根据本发明实施例，晶体管可以导通，并且可以允许电流流过沟道。根据本发明实施例，通过所形成的垂直于栅极的电场，可以将产生的一些热电子穿过栅极氧化膜240注入到浮置栅极200中。根据本发明实施例，由于热电子的注入，单元晶体管的阈值电压可以从以前的电压往上增加。
表2示出了根据本发明实施例的上述的单层多晶型EEPROM的操作条件。
表2
 
分类 Vcn Vdd Vsg Vss
读取 3 l 5 0
擦除 0 7 7 0
FN编程 7 0 7 0
HEI编程 3 5.5 10 0
根据本发明实例，可以通过表2中所示的操作条件来检验(check)读取特性、擦除特性、FN编程特性以及HEI编程特性。
将参照实例图2至图5来描述一种制造根据本发明实施例的单层多晶型EEPROM的方法。
根据本发明实施例，可以在半导体衬底的器件隔离区上和/或上方形成器件隔离膜50。根据本发明实施例，可以通过任意方法来形成器件隔离膜。根据本发明实施例，参照实例图5，可以在半导体衬底中形成阱。可以通过在半导体衬底上和/或上方形成沟槽并且在沟槽中设置介电材料来形成器件隔离膜50。根据本发明实施例，可以由器件隔离膜50来限定有源区20、30和40。根据本发明实施例，可以在半导体衬底的顶部上和/或上方形成诸如氧化膜的介电层以及多晶硅层。
根据本发明实施例，可以通过光刻工艺和刻蚀工艺来图样化介电层和多晶硅层，并且介电层和多晶硅层可以形成隧道氧化膜和各种栅极。根据本发明实施例，可以图样化多晶硅层，以便可以形成如实例图2中所示的选择栅极60以及浮置栅极80和82。根据本发明实施例，位于控制节点30一侧的浮置栅极82可以形成不与器件隔离区50相重叠，但是可以形成与有源区30的顶部相重叠。根据本发明实施例，位于控制节点30一侧的浮置栅极82可以形成仅与有源区30的顶部重叠。
根据本发明实施例，一种单层多晶型EEPROM及其制造方法可以不同于相关技术的器件及其方法。例如，根据相关技术，位于控制节点一侧的浮置栅极可以形成与器件隔离区和有源区两者相重叠。根据本发明实施例，控制节点侧的浮置栅极可以形成以致不与器件隔离区相重叠，而仅与有源区的顶部相重叠。根据本发明实施例，控制节点侧的电容量与位线侧的电容量的比率可以增加。根据本发明实施例，可以提高耦合比。
根据本发明实施例，浮置栅极可以形成具有各种形状，诸如指形。这可以最大化结电容量(junction capacitance)。
根据相关技术，可以将N型杂质离子注入到浮置栅极的底部中以增加结电容量。这可能增大芯片并可能增加过程的复杂度。然而，根据本发明实施例，可以不通过用杂质掺杂浮置栅极来提高结电容量。这可以通过确保设计余量(design margins)来减小芯片尺寸。
在本发明所披露的实施例中可以作各种修改及变形，这对于本领域的技术人员而言是显而易见的。因此，如果这些修改和变化落在所附权利要求和其等同替换的范围内，本发明所披露的实施例旨在覆盖这些明显和显而易见的修改和变形。

Claims (20)

1.一种器件，包括：
半导体衬底，包括有源区和器件隔离区；
浮置栅极，位于所述半导体衬底上方的控制节点的一侧，所述浮置栅极与所述有源区的顶部重叠而不与所述器件隔离区重叠；以及
选择栅极，形成于所述有源区的顶部的上方。
2.根据权利要求1所述的器件，其中，所述浮置栅极包括指形。
3.根据权利要求1所述的器件，包括单层多晶型EEPROM，其中，所述单层多晶型EEPROM使用热电子注入法来执行编程操作。
4.根据权利要求3所述的器件，其中，在所述热电子注入法中，漏极电压高于施加给所述控制节点的正电压，将高于所述漏极电压的正电压施加给所述选择栅极，以及施加基准电压来作为源极电压。
5.根据权利要求1所述的器件，包括单层多晶型EEPROM，其中，所述单层多晶型EEPROM使用Flower-Nordheim(FN)遂穿法来执行编程操作。
6.根据权利要求5所述的器件，其中，在所述FN遂穿法中，将相同的正电压施加给所述选择栅极和所述控制节点，并且施加基准电压来作为漏极电压和源极电压。
7.根据权利要求1所述的器件，包括单层多晶型EEPROM，其中，所述单层多晶型EEPROM使用Flower-Nordheim(FN)遂穿法来执行擦除操作。
8.根据权利要求1所述的器件，其中，所述浮置栅极在字线方向上与所述器件隔离区相隔的距离基本上和所述浮置栅极在位线方向上与所述器件隔离区相隔的距离相同。
9.根据权利要求1所述的器件，其中，所述浮置栅极在字线方向上与所述器件隔离区相隔大约0.1μm到1.0μm。
10.根据权利要求1所述的器件，其中，所述浮置栅极在位线方向上与所述器件隔离区相隔大约0.1μm到1.0μm。
11.一种方法，包括：
形成包括有源区和器件隔离区的半导体衬底；
在所述半导体衬底上方形成一个多晶硅层；以及
通过光刻工艺和刻蚀工艺来图样化所述多晶硅层以在控制节点的一侧形成浮置栅极，其中，所述浮置栅极与所述有源区的顶部重叠而不与所述器件隔离区重叠。
12.根据权利要求11所述的方法，其中，所述浮置栅极包括指形。
13.根据权利要求12所述的方法，包括在位于所述控制节点一侧的区域中形成第一结电容器，而在与所述控制节点平行的位线的一侧形成第二结电容器，其中，所述第一结电容器的第一电容量大于所述第二结电容器的第二电容量。
14.根据权利要求13所述的方法，其中，所述第一电容量与所述第二电容量的比率在大约0.05到0.6:0.95到0.4的范围内。
15.根据权利要求11所述的方法，其中，无需将离子杂质注入到所述浮置栅极的底部中来形成所述浮置栅极。
16.根据权利要求11所述的方法，其中，形成所述浮置栅极以使其在字线方向上与所述器件隔离区相距大约0.1μm到1.0μm。
17.根据权利要求11所述的方法，其中，形成所述浮置栅极以使其在位线方向上与所述器件隔离区相距大约0.1μm到1.0μm。
18.根据权利要求11所述的方法，其中，所述浮置栅极在字线方向上与所述器件隔离区相隔的距离和所述浮置栅极在位线方向上与所述器件隔离区相隔的距离相同。
19.根据权利要求19所述的方法，其中，形成所述浮置栅极以使其在所述字线方向和所述位线方向上都与所述器件隔离区相距大约0.32μm。
20.根据权利要求11所述的方法，包括在所述有源区的所述顶部上方形成选择栅极。
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