KR20100013136A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 있어서, 특히 이이피롬(EEPROM)과 같은 비휘발성 메모리를 PIP (Polysilicon-Insulator-Polysilicon) 공정을 이용하여 제조하는데 적당한 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막; 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 형성되는 하부 폴리실리콘막; 상기 하부 폴리실리콘막 상에서 상기 터널링 영역에 형성되는 유전막; 상기 유전막 상에 형성되는 상부 폴리실리콘막을 포함하여 구성되며, 그러한 반도체 메모리 소자를 제조하는 방법이 특징인 발명이다.
이이피롬(EEPROM), 웰(well), 터널링(tunneling) 영역, 리드(read) 트랜지스터 영역, 컨트롤 게이트 영역, PIP(Polysilicon-Insulator-Polysilicon)

Description

반도체 메모리 소자 및 그 제조 방법 {semiconductor memory device, and method of fabricating thereof}
본 발명은 반도체 기술에 관한 것으로서, 특히 이이피롬(EEPROM)과 같은 비휘발성 메모리를 PIP (Polysilicon-Insulator-Polysilicon) 공정을 이용하여 제조하는데 적당한 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리(non volatile Memory)의 종류로서, 게이트로 작용하는 다결정(poly) 실리콘층이 단일 층인 단일 폴리 이이프롬(single poly EEPROM), 두 개의 다결정 실리콘층이 수직으로 적층된 적층 게이트(stack gate, ETOX), 단일 폴리 EEPROM과 적층 게이트의 중간에 해당하는 듀얼 폴리(dual poly) EEPROM 및 분리 게이트(split gate) 등이 있다.
일반적으로, 적층 게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도나 고성능용으로 적합하지만, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일 예로 단일 폴리형 EEPROM은 로직 공정에서 2개 정도의 마스크 공정을 추가하면 제작 가능하다.
일반적인 단일 폴리형 EEPROM에 대해 다음과 같이 설명한다.
도 1은 일반적인 단일 폴리형 EEPROM 셀(cell)을 나타내는 평면도이고, 도 2는 도 1에 도시된 EEPROM에서 Y-Y' 단면도를 나타낸다.
도 1에 도시된 일반적인 단일 폴리형 EEPROM은 F-N 터널링(tunneling) 방식을 이용하여 프로그램(program) 동작과 소거(erase) 동작을 수행한다.
도 1을 참조하면, 단일 폴리형 EEPROM은 터널링 영역(50), 리드 트랜지스터(Read Transistor) 영역(52) 및 컨트롤 게이트(control gate) 영역(54)으로 구분된다.
상기 각 영역(50, 52 및 54)은 활성 영역(20A, 20B 및 20C)과 웰(10A, 30 및 10B)을 포함하며, 패터닝된 폴리실리콘(40)이 전 영역(50, 52 및 54)에 걸쳐 형성된다.
도 1에 도시된 EEPROM에서, N-MOS를 사용할 경우 터널링 영역(50)과 컨트롤 게이트 영역(54)의 웰(10A 및 10B)은 모두 N형인 반면, 리드 트랜지스터 영역(52)의 웰(30)만 P형이 된다. 이 경우 P형인 반도체 기판(미도시)과 EEPROM을 서로 분리(isolation)시킬 필요가 있다.
한편, 터널링 영역(50)의 캐패시턴스(Capacitance)(A)와 컨트롤 게이트 영역(54)의 캐패시턴스(B) 간 차이(Coupling ratio)를 이용하여 터널링 영역(50)에서의 전자(electron)의 터널링 현상을 발생시킴으로써 프로그램/소저 동작을 수행한다.
프로그램/소저 동작 시에 두 캐패시턴스들(A,B) 간의 차이(Coupling ratio)를 적당히 크게 하기 위해서는 컨트롤 게이트 영역(54)의 면적을 크게 하여 컨트롤 게이트 영역(54)의 활성 영역(20C)과 폴리실리콘(40)이 오버랩(overlap)되는 면적을 증가시켜야한다. 그러므로, 전체 셀 크기가 커지게 된다.
결국, 수십 비트 이상의 EEPROM의 경우, EEPROM 셀의 전체 면적이 커지게 되어 셀 밀도가 저하되는 문제가 있었다.
또한 셀 밀도 향상을 위해 듀얼 폴리(dual poly) EEPROM 셀을 제작하는 경우에는 컨트롤 게이트 영역의 캐패시턴스를 위해 별도의 절연막을 형성하는 공정이나 별도의 컨트롤 게이트 제작 공정이 요구되어 공정이 복잡해 지는 문제가 따른다.
본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, 셀의 면적을 증가시키지 않고 또한 단순한 공정만으로 높은 셀 밀도를 보장해주는 반도체 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, PIP 공정 이외의 별도의 추가 공정 없이 높은 셀 밀도를 보장해주는 반도체 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 특징은, 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막; 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 형성되는 하부 폴리실리콘막; 상기 하부 폴리실리콘막 상에서 상기 터널링 영역에 형성되는 유전막; 상기 유전막 상에 형성되는 상부 폴리실리콘막을 포함하여 구성되는 것이다.
바람직하게, 상기 하부 폴리실리콘막은 플로팅 게이트(Floating gate) 동작하며, 상기 유전막은 축전(charge) 동작하며, 상기 상부 폴리실리콘막은 컨트롤 게이트(control gate) 동작한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 일특징은, 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막들을 형성하는 단계; 상기 터널링 영역에 제1 웰과 상기 리드 트랜지스터 영역에 제2 웰을 형성하는 단계; 상기 터널링 영역에 형성된 소자 분리막들의 사이 영역과 상기 리드 트랜지스터 영역에 형성된 소자 분리막들의 사이 영역에 각각 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함하는 상기 반도체 기판 상에서 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 플로팅 게이트 폴리를 형성하는 단계; 상기 플로팅 게이트 폴리 상의 상기 터널링 영역에 캐패시터 유전막을 형성하는 단계; 상기 캐패시터 유전막 상에 컨트롤 게이트 폴리를 형성하는 단계로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 다른특징은, 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막들을 형성하는 단계; 반도체 기판 상에서 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 플로팅을 위한 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막 상의 상기 터널링 영역에 축전을 위한 유전막을 형성하는 단계; 상기 유전막 상에 컨트롤을 위한 제2 폴리실리콘막을 형성하는 단계로 이루어지는 것이다.
본 발명에 의하면, PIP 공정만을 이용하는 단순한 공정 추가로 EEPROM의 셀 밀도를 높일 수 있으며, 셀 밀도의 향상을 위한 셀 면적을 증가도 없다는 장점을 갖는다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조 방법에 대한 실시 예를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 특히, 이하 설명에서는 반도체 메모리 소자로써 EEPROM 셀을 하나의 예로써 설명된다.
도 3은 본 발명에 따른 EEPROM 셀(cell)을 나타내는 평면도이고, 도 4a 내지 4f는 본 발명에 따른 EEPROM 셀(cell)의 제조 방법을 나타내는 공정단면도이다. 특히 도 4f는 도 3에 도시된 EEPROM 셀(cell)에서 Z-Z' 단면도이다.
도 3, 4a 내지 4f를 참조하여 본 발명에 따른 EEPROM 셀과, 그를 제조하는 공정을 설명한다.
본 발명에 따른 EEPROM 셀은 터널링 영역(500), 리드 트랜지스터(Read Transistor) 영역(520) 및 컨트롤 게이트(control gate) 영역(540)으로 구분된다. 특히, 본 발명에서는 게이트 폴리(Gate poly)를 PIP 구조로 형성함으로써, 컨트롤 게이트 영역(540)이 터널링 영역(500)에 중첩되는 구조가 된다.
리드 트랜지스터 영역(520)은 활성 영역(200B)과 웰(300)을 포함하며, 서로 중첩되는 터널링 영역(500)과 컨트롤 게이트 영역(540)에서는 터널링 영역(500)의 활성 영역(A')을 정의하고, 컨트롤 게이트 영역(540)에 대해서는 정의가 요구되지 않는다. 또한 터널링 영역(500)과 컨트롤 게이트 영역(540)가 중첩된 구조임에 따 라, 컨트롤 게이트 영역(540)을 위한 웰(Well)이 요구되지 않으며, 단지 터널링 영역(500)이 웰(100A)을 포함한다.
컨트롤 게이트 영역(540)이 중첩된 터널링 영역(500)의 웰(100A)은 N형 이온을 주입하여 형성되는 N형 웰이고, 리드 트랜지스터 영역(520)의 웰(300)은 P형 이온을 주입하여 형성되는 P형 웰일 수 있다.
한편, 터널링 영역(500)의 캐패시턴스(Capacitance)(A')와 컨트롤 게이트 영역(540)의 캐패시턴스(B') 간 차이(Coupling ratio)를 이용하여 터널링 영역(500)에서의 전자(electron)의 터널링 현상을 발생시킴으로써 프로그램/소저 동작을 수행한다.
본 발명에 따른 EEPROM 셀은 반도체 기판(100)과 소자 분리막(110)을 포함하며, PIP 구조를 형성하는 하부 폴리실리콘막(400)과 캐패시트 유전막(440)과 상부 폴리실리콘막(460)을 또한 포함한다.
상기 반도체 기판(100)은 P형 기판일 수 있다.
소자 분리막(110)은 반도체 기판(100)에 터널링 영역(500)과 리드 트랜지스터 영역(520)을 정의하기 위해 형성된다.
PIP 구조에서 하부 폴리실리콘막(400)은 터널링 영역(500)과 리드 트랜지스터 영역(520)에 걸쳐 형성된다. 하부 폴리실리콘막(400)은 플로팅 게이트(Floating gate) 동작하는 플로팅 게이트 폴리이다.
다음 캐패시터 유전막(440)은 하부 폴리실리콘막(400) 상에 형성되며, 특히 하부 폴리실리콘막(400)의 상부 중에서 터널링 영역(500)에 해당하는 영역에 형성 된다. 캐패시터 유전막(440)은 축전(charge) 동작한다. 그리고 캐패시터 유전막(440)은 ONO(Oxide-Nitride-Oxide)막일 수 있다.
마지막 상부 폴리실리콘막(460)은 캐패시터 유전막(440) 상에 형성된다. 상부 폴리실리콘막(460)은 컨트롤 게이트(control gate) 동작하는 컨트롤 게이트 폴리이다.
상기에서 하부 폴리실리콘막(400)와 터널링 영역의 활성 영역(A')이 중첩되는 영역에서 FN 터널링 동작이 일어난다.
도 4a를 참조하면, 반도체 기판(100)에 터널링 영역(500)과 리드 트랜지스터 영역(520)을 정의하기 위한 소자 분리막(110)을 형성한다. 소자 분리막(110)은 LOCOS 또는 STI(Swallow Trench Isolation) 공정을 통해 형성된다.
도 4b를 참조하면, 상기와 같이 소자 분리막(110)에 의해 터널링 영역(500)과 리드 트랜지스터 영역(520)으로 구분되는 반도체 기판(100)에 이온 주입으로 웰들(100A,300)을 형성한다. 예로써, 터널링 영역(500)에 N형 이온을 주입하여 N형의 제1 웰(100A)을 형성하고, 리드 트랜지스터 영역(520)에 P형 이온을 주입하여 P형의 제2 웰(300)을 형성한다.
도 4c를 참조하면, 터널링 영역(500)과 리드 트랜지스터 영역(520)의 각 활성 영역(A',200B)에 게이트 산화막(120)을 형성한다. 즉, 터널링 영역(500)에 형성되는 소자 분리막들의 사이 영역과 리드 트랜지스터 영역(520)에 형성되는 소자 분리막들의 사이 영역에 각각 게이트 산화막(120)을 형성한다.
이후에 도 4d 내지 4e를 통해 PIP 구조의 게이트 폴리(Gate poly)를 형성한 다.
도 4d를 참조하면, 상기 게이트 산화막(120)을 포함하는 반도체 기판(100) 전면 상에서 터널링 영역(500)과 리드 트랜지스터 영역(520)에 걸쳐 플로팅을 위한 플로팅 게이트 폴리인 하부 폴리실리콘막(400)을 형성한다.
한편, 본 발명에서는 하부 폴리실리콘막(400)의 양측부에 스페이서(420)를 더 형성할 수 있다.
도 4e를 참조하면, 하부 폴리실리콘막(400) 상에 축전을 위한 캐패시터 유전막(440)을 형성한다. 예로써, 반도체 기판(100)의 터널링 영역(500)에 산화막을 증착하여 캐패시터 유전막(440)을 형성할 수 있으며, 또는 제1 산화막, 질화막 및 제2 산화막을 적층한 ONO 막으로 캐패시터 유전막(440)을 형성할 수 있다. 그리고, 캐패시터 유전막(440) 상에 컨트롤을 위한 컨트롤 게이트 폴리인 상부 폴리실리콘막(460)을 형성한다.
상기한 캐패시터 유전막(440) 및 상부 폴리실리콘막(460)의 형성 과정을 상세하면, 먼저 하부 폴리실리콘막(400)의 상부 또는 하부 폴리실리콘막(400)을 포함하는 반도체 기판(100) 전면에 산화물 및/또는 질화물 등과 같은 유전물질을 증착한다.
캐패시터 유전막(440)을 ONO막으로 형성하는 예로써, 열산화 공정에 의해 제1 산화막을 성장시킨 후 그 상부에 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)으로 질화막을 증착하고, 다시 열산화 공정에 의해 제2 산화막을 성장시킨다. 다른 예로써, 제1 산화막, 질화막 및 제2 산화막을 LPCVD으 로 형성하고, 제1 산화막의 형성을 위한 LPCVD 공정 후 제1 어닐링을 실시하여 제1 산화막들에 대한 치밀화(densification)를 진행한다. 또한 제2 산화막의 형성을 위한 LPCVD 공정 후 제2 어닐링을 실시하여 제2 산화막들에 대한 치밀화(densification)도 진행할 수 있다.
이어, 캐패시터 유전막(440)을 위한 유전물질 상에 상부 폴리실리콘막(460)을 위한 폴리실리콘을 증착한다.
이후에 폴리실리콘 상에서 터널링 영역(500)에 해당하는 영역에 마스크 패턴을 형성하고, 그 마스크 패턴을 이용한 식각 공정을 통해 폴리실리콘과 유전 물질을 차례로 패터닝하여 캐패시터 유전막(440)과 상부 폴리실리콘막(460)을 형성한다.
다른 예로써, ONO막으로 캐패시터 유전막(440)을 형성함에 있어서, 상부 폴리실리콘막(460)과 함께 식각하는 방식 이외에 아래와 같은 다른 방식을 적용할 수도 있다.
즉, 반도체 기판(100)의 터널링 영역(500)에 제1 산화막을 증착하고, 제1 산화막 상에 질화막을 증착하고, 질화막 상에 제2 산화막을 증착함으로써 캐패시터 유전막(440)을 형성할 수 있다. 그 이후에 상부 폴리실리콘막(460)을 증착 및 식각을 통해 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 단일 폴리형 EEPROM 셀(cell)을 나타내는 평면도
도 2는 도 1에 도시된 EEPROM에서 Y-Y' 단면도
도 3은 본 발명에 따른 EEPROM 셀(cell)을 나타내는 평면도
도 4a 내지 4f는 본 발명에 따른 EEPROM 셀의 제조 방법을 나타내는 공정 단면도이고, 특히 도 4f는 도 3에 도시된 EEPROM 셀에서 Z-Z' 단면도
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 110 : 소자 분리막
100A : N- 웰 120 : 게이트 산화막
300 : P-웰 400 : 하부 폴리실리콘막
420, 480 : 스페이서 440 : 캐패시터 유전막
460 : 상부 폴리실리콘막
500 : 터널링 영역 520 : 리드 트랜지스터 영역

Claims (11)

  1. 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막;
    상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 형성되는 하부 폴리실리콘막;
    상기 하부 폴리실리콘막 상에서 상기 터널링 영역에 형성되는 유전막;
    상기 유전막 상에 형성되는 상부 폴리실리콘막을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 터널링 영역에 이온 주입으로 형성되는 N형 웰과, 상기 리드 트랜지스터 영역에 이온 주입으로 형성되는 P형 웰을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 하부 폴리실리콘막은 플로팅 게이트(Floating gate) 동작하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서, 상기 유전막은 축전(charge) 동작하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 상부 폴리실리콘막은 컨트롤 게이트(control gate) 동작하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막들을 형성하는 단계;
    상기 터널링 영역에 제1 웰과 상기 리드 트랜지스터 영역에 제2 웰을 형성하는 단계;
    상기 터널링 영역에 형성된 소자 분리막들의 사이 영역과 상기 리드 트랜지스터 영역에 형성된 소자 분리막들의 사이 영역에 각각 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 포함하는 상기 반도체 기판 상에서 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 플로팅 게이트 폴리를 형성하는 단계;
    상기 플로팅 게이트 폴리 상의 상기 터널링 영역에 캐패시터 유전막을 형성하는 단계;
    상기 캐패시터 유전막 상에 컨트롤 게이트 폴리를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  7. 제 6 항에 있어서, 상기 터널링 영역에 N형 이온 주입하여 상기 제1 웰을 형성하고, 상기 리드 트렌지스터 영역에 P형 이온 주입하여 상기 제2 웰을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  8. 제 6 항에 있어서, 상기 캐패시터 유전막을 형성하는 단계는,
    상기 반도체 기판의 상기 터널링 영역에 산화막을 증착하여 상기 캐패시터 유전막을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  9. 제 6 항에 있어서, 상기 캐패시터 유전막을 형성하는 단계는,
    상기 반도체 기판의 상기 터널링 영역에 제1 산화막을 증착하는 단계와,
    상기 제1 산화막 상에 질화막을 증착하는 단계와,
    상기 질화막 상에 제2 산화막을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  10. 제 6 항에 있어서, 상기 캐패시터 유전막 및 상기 컨트롤 게이트 폴리를 형성하는 단계는,
    상기 플로팅 게이트 폴리를 포함하는 상기 반도체 기판 전면에 유전물질을 증착하는 단계와,
    상기 증착된 유전물질 상에 게이트 폴리를 증착하는 단계와,
    상기 게이트 폴리를 패터닝하여 상기 컨트롤 게이트 폴리를 형성하고, 상기 유전물질을 패터닝하여 상기 캐패시터 유전막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  11. 반도체 기판에 터널링 영역과 리드 트랜지스터 영역을 정의하기 위한 소자 분리막들을 형성하는 단계;
    반도체 기판 상에서 상기 터널링 영역과 상기 리드 트랜지스터 영역에 걸쳐 플로팅을 위한 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막 상의 상기 터널링 영역에 축전을 위한 유전막을 형성하는 단계;
    상기 유전막 상에 컨트롤을 위한 제2 폴리실리콘막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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